TW409323B - Semiconductor device having liner spacer gates and its manufacture - Google Patents
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Description
409323 五、發明說明（1) 本發明係有關於一種半導體裝置及其製造，例如金氧 半導體電晶體（M0SFET/IGFET)裝置及其製造。 本發明在此係顯示一動態隨機存取記憶體（Dr A Μ) M0SFET/IGFET的應用β然而’熟悉此技藝之人士應能瞭解 本發明對於其他電晶體技術和其他積體電路裝置的應用。 特別地’增加半導體記憶裝置如DRAM的儲存電容已是 目前的趨勢’而其可透過新技術的結合來達成，此新技術 能夠減少構成DRAM元件之尺寸。值得注意的是，幾種在裝 置結構和製造上之新技術已經被引用來減少])RAM記憶陣列 之各儲存單元的尺寸大小。各儲存單元一般係以一連接電 容之M0SFET形成，此M0SFET的閘極連接到列導電層，如一 字元線，M0SFET的汲極則連接到行導電層’如一位元線。 M0SFET的源極則連接到電容的電極板，電容的帶電荷狀態 和空電荷狀態各自對應著存於儲存單元之不同邏輯值。而 經由選擇性驅動（亦即以提供電壓或進行電壓感測的方式） 特疋儲存单元之子元線和位元線，一特定的邏輯值能被寫 入此儲存單元，或者讀出存在儲存單元之邏輯值。 當儲存單元之M0SFET尺寸減少，則M0SFET的閘極阻值 會增加到超出所欲的數值’ DRAM的操作速度則是儲存單元 之閘極阻值的函數，因此，減少閘極阻值有其必要性。 如第1-2圖所顯示之次微米製程，其用來形成—種由 複晶石夕金屬材質組成之低阻值M0SFET閘極。在第1圖中， 閘極氧化層1 2藉由氧化或沈積形成於一基底丨〇上，一結晶 矽或複晶矽層14隨之沈積於閘極氧化層12上，其次，二=
409323 五、發明說明（2) 晶石夕金屬鎢或矽化鎢層（Wsi X layer)16被濺鍍或沈積於複 晶石夕層14上’ 一頂部（cap)氮化矽層18隨後形成於矽化鎢 層16上。接著’如第2圖所示，氮化矽層μ、矽化鎢層16 和複晶矽層1 4可以微影製程和蝕刻技術來定義形成閘極區 20 〇 而包含紗化鶴層1 6’之閘極2〇雖然具有低閘極阻值， 但此種閘極也有缺點’例如，在第3圖中，一般會形成一 與閘極20鄰接之導電層。如圖所示，—金屬栓塞μ填入一 位於絕緣材料24中之通道，換言之，其目的在於對M〇SFET 的源極或汲極形成電性連接。而所形成的結構典型地係需 要一或更多道的高溫操作（例如大於750乞）。然而，隨著 自閘極20的各層14、16和18蝕刻而進行的高溫操作的結 果，經常會有突出物（extrusi〇n)從矽化鎢區16，暴露之側 壁形成，這些突出物會使閘極2〇和鄰接（橫方向）之栓塞22 短路’即使在製程中形成氮化物間隙壁26，仍不足以充分 阻止此種突出物鄰接到栓塞22而造成短路。結果傳統的矽 化鎢區會使良率大幅下降。 為達成本發明之上述和其他目的，首先根據第一實施 例，係提供一種製造半導體結構的方法，其步驟為在一矽 區（silicon)如複晶矽區上形成—矽化鎢區，其次以一矽 墊層覆蓋矽化鎢區之至少一側表面，隨之氧化此矽墊層以 形成一覆蓋矽化鎢區之側表面的二氧化矽（s i D墊層。 而根據本發明之另一實施例，係提供一種半導體電晶 體結構，其包括一源極，一汲極，一隔離汲極和源極之通
409323
道區，和一閘極，此閉極包括一複晶矽區，其覆 區上，以及包括一矽化鎢閘極區，其位於複晶矽 氧化之二氧化矽墊層，則覆蓋矽化鎢問極區之至 面。 此種碎塾層可穩定石夕化鶴區亦即石夕塾層可 列效，（1)阻止矽化鎢區氧化；及（2)減少在矽化鶴 力。這些效果可藉由含蓋具有矽化鎢區之堆疊閘極 墊層所提供豐富的矽含量而達成。 圈示說明 至2圖顯示一傳統矽化鎢閘極形成製程。 第3圖顯示一傳統半導體結構，其包括一矽化雀 和側向鄰接的栓塞。 第4至7圖顯示一根據本發明之第一實施例中， 成具有矽化鎢閘極之半導體結構製程。 第8至1 0圖顯示一根據本發明之第二實施例中 形成具有矽化鎢閘極之半導體結構製程。 第11圖顯示一根據本發明之第一實施例中，具 鎢閘極和側向鄰接之栓塞的半導體結構。 第1 2圖顯示一根據本發明之第二實施例中具 鎢閘極和側向鄰接之栓塞的半導體結構。 符號說明 矽基底〜1 0 ’ 1 1 〇 ;閘極氧化層~丨2，丨丨2 ;複晶 -14，114 ;矽化鎢區〜16，116 ;頂層氮化鎢區〜18 閘極~20 ’ 120 ;拴塞〜22，122 ;突出物〜26 ;絕緣， 在通道 上，一 一側表 達成下 區的應 區之矽 ^閘極 用來形 用來 有矽化 有矽化 石夕區 ，118 ; 1-24 -
C:\ProgramFiles\Patent\0593-3894-E.ptd第 6 頁
409323 五、發明說明（4) 1 2 4 ;矽墊層〜1 5 0 ;二氧化矽墊層~ 1 5 2 ;氮化物間隙壁 〜126 ’ 126’ ；矽墊間隙壁〜154 ;二氧化矽墊間隙壁〜156 ; 源極〜101 ;汲極〜103 ;通道區〜130 ;M0SFET〜102 ;鄰接检 塞之MOSFET結構~100，1〇〇’ 。實施例 本發明係說明如下之深次微米製程，用以在6 4百萬位 元（64Mbit)DRAM中形成一儲存單元之MOS裝置，然而本發 明尚可應用於其他MOS和非MOS技術，記憶和非記憶積體電 路，和其他記憶積體電路之裝置。而根據本發明之製程則 能夠合併特定的傳統步驟，如圖卜2所示。第4圖則顯示一 於中段製程步驟中，MOSFET附近的半導體晶圓橫剖面圖， 如圖所示’ 一以沈積或氧化形成於基底11〇上之閘極氧化 層112 ’例如是二氧化矽層，其厚度約為5〇至120埃；複晶 矽區11 4係從定義閘極氧化層11 2上沈積之複晶矽層而來， 其厚度約為800至1500埃；矽化鎢區116係從定義複晶矽層 上濺鍍或沈積之矽化鎢層而來，其厚度約為6〇〇至1000 埃，頂層氣化物區118(cap nitride region)則從定義妙 化鎢層上沈積之含氮化矽的氮化物層而來，其厚度約為 1500至2500。而頂層氮化物區118、矽化鎢區116和複晶矽 區114係一起形成閘極區120，如所示之閘極區係具有一約 為0.3 /zm的橫向寬度，在考慮蝕刻閘極120之114、116和 118區所用定義圖案製程之光學微影解析度下，此寬度應 儘可能的予以縮小。因此如上所述，其顯示之閘極120係 藉垂直蝕刻氮化物層、矽化鎢層和厚的複晶矽層形成。 其次，如第5圖所示，一薄的矽墊層150沈積於閘極
C:\Program Files\Patent\0593-3894-E.ptd第 7 頁 409323 五、發明說明（5) 1 20的上表面和侧面，以及未被閘極1 20覆蓋之閘極氧化層 112上’此種薄梦墊層150能藉由在化學氣相沈積反應室進 行沈積，而以精確的控制方式形成（如應用材料公司的HTF 型複晶矽或矽化鎢反應室或其等效裝置），例如在沈積製 程中，矽甲烷（Si H4)氣體係在溫度約500至600 t、壓力約 0.5至5托爾（torr)以及反應時間約60至120秒的條件下導 入，進而形成一厚度約50至150埃之薄矽墊層150。 薄矽墊層1 5 0接觸到所有在矽化鎢區11 6側（橫方向）表 面暴露的部份，如此可使矽化鎢區116趨向穩定，亦即， 其可防止矽化鎢區116氧化並解除在矽化鎢區116的應力。 其中，由於此含蓋閘極堆疊結構120之薄矽墊層150能提供 豐富之石夕含量’因此可產生如上所述的結果。換句話說， 若缺少薄矽墊層150，則可知當矽化鎢區116暴露在750 t 或更高的溫度時’其狀態即有所改變而此種現象會產生 所不欲形成的產物’如一具有導電性之矽化鎢突出物，此 種突出物能電性連接閘極120和鄰接的導電體（如導電栓 塞）。由於矽墊層150能提供足夠和矽化鎢區116反應的 矽，因此在這樣的方式下，矽墊層150會對此製造突出物 之異常反應造成阻礙，進而顯著的減少矽化鎢突出物因鄰 接導電體而短路的可能。 其次，如第6圖所示，矽墊層150於快速熱氧化製程 (RT0)中氧化而產生二氧化矽層152，例如可藉在一含氧環 境中加熱晶圓而達成，其溫度約為9 5 0至11 0 0 °C，反應時 間約為80至1 0 〇秒，所形成的二氧化矽墊層丨52厚度約為
C:\Program Fi1es\Patent\0593-3894-E. ptd第 8 頁 409323 五、發明說明（6) 100至200埃。故以此方式所增加的好處是，不和矽化鎢區 116反應之矽墊層150的;e夕材料，會被氧化以增加鄰接閘極 1 2 0形成之間隙壁的側向厚度。 請參閲第7圖’一氮化物間隙壁126如包含氮化梦者， 係以侧向鄰接到二氧化矽墊層丨5 2之側壁表面而形成，在 第7圖所示之實施例中，二氧化矽墊層152覆蓋閘極12〇所 有暴露的表面’包括頂層氮化物區118的上面和每個側 面’因此，間隙壁1 26不會碰觸到頂層氮化物區1丨8，更確 切地說’二氧化矽墊層丨52將隔離氮化物間隙壁丨26和頂層 氮化物區118。舉例而言，氮化物間隙壁126可使用傳統製 程形成’例如先沈積一氮化物層於整個晶圓表面，然後非 等向性回蝕刻該氮化物層以形成側間隙壁1 2 6 (另從閘極 120之上表面非等向性钱刻除去整層152之二氧化石夕材 料）’間隙壁126之寬度約為400至5 0 0埃，而間隙壁126之 寬度則為閘極1 2 0高度的函數。 第8至10圖顯示上述製程的另一變化，參考第8圖，在 形成矽墊層1 50後（圖5 )，晶圓被施予一垂直蝕刻，例如以 溴化氫/氣化氫/氣（HBr/HCl/Cl2)之化學物實施非等向性触 刻製程’其中犯1~/11(：1/(：12之化學蝕刻氣體對氧化物具有— 高的姑刻選擇比，並能提供良好的控制以姓刻石夕塾層 150，此種製程能在一 TCP 960 0TM反應室中實施，室壁和電 極板之溫度設定為50 °C，功率約為2 00到3 0 0瓦，瘦力設定 為5至10托爾（或等效設定於其他形式之反應室），在閉極 120側表面則產生矽墊間隙壁154，此矽墊間隙壁154如圖
C:\Program Files\Patent\0593-3894-E.ptd第 9 頁 409323 五、發明說明（7) ，整個覆蓋矽化鎢區116的側表面，以儘可能的提供 ^化鎢區116和矽墊間隙壁154之矽材料的接觸然而，石夕 墊間隙壁154並未完全覆蓋頂層氮化物區 覆蓋頂層氮化物區U8的上表面。 的彳】面且未 其次，如第9圖所示，矽墊間隙壁154被氧化，其中關 於描述於第6圖之相同製程亦能予以使用，以產生二氧化 矽墊間隙壁156，二氧化矽墊間隙壁156之寬度約為1〇(}至 20 0 埃。 一如第圖所示，一氮化物間隙壁126,係以鄰接及接觸 一氧化石夕墊間隙壁1 5 6而形成’此氮化物間隙壁12 6 ’不同 於第7圖所示之氮化物間隙壁126，其中，氮化物間隙壁 1 2 6與頂層氮化物區11 8之至少一部份側面區域接觸，此 部份侧面區域並未被二氧化矽墊間隙壁丨5 6覆蓋，結果， 氣化矽間隙壁1 2 6 ’具有一不同於氮化梦間隙壁1 2 6的形狀 (第7圖）’其寬度則約為4〇〇至5〇〇埃，而用於形成氮化矽 間隙壁1 2 6的相同製程則可以用來形成氮化矽間隙壁 126’ 。 第11和12圖顯示一合併有矽化鎢區116之結構1〇〇或 1 0 0 ’’此矽化鎢區116則因使用本發明之矽墊層而穩定， 特別地，結構100是利用第4至7圖所示製程形成，而結構 100’是利用第4-5和8-10圖所示製程形成。例如每個結構 100或100’ ，是一種與一導電（如金屬）栓塞122側向鄰接的 MOSFET 102，導電栓塞122則形成於穿過覆蓋絕緣層124之 通道中，MOSFET的源極1〇1和汲極1〇3、絕緣層124和栓塞
C:\Prograra Files\Patent\0593-3894-E.ptd第 10 頁 409323 五、發明說明（8) 122的形成方式在此並未描述，然而任何傳統製程的結合 能予以使用，最值得注意的是，其包括等於或超過750 °C 以上的高溫製程，在結構1〇〇與1〇〇，中，形成之閘極12〇係 覆蓋著一分隔源極101和汲極1〇3的通道區丨3〇 ,栓塞122亦 能在閘極1 20之另一側，亦即可連接到汲極丨〇3或其他區 域’此外，鄰接閘極1 20之導電層亦不以栓塞為限。 雖然本發明已以一較佳實施例揭露如下，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本^明 神和範圍内，當可做些許之更動與潤飾，因此本發明 護範圍當視後附之申請專利範圍所界定者為準。 〃
C:\ProgramFiles\Patent\0593-3894-E.ptd第 11 頁
Claims (1)
- 六、申請專利範圍 案SJ包 1. 一種具有墊間隙壁閘極之半導體結構製造方法 括下列步驟： (a) 在一矽區上形成一矽化鎢區； (b) 以一矽墊層覆蓋該矽化鎢區之至少一侧表面. (c) 氧化該矽墊層，形成一覆蓋該矽化鎢區之側表及 的二氧化矽墊層。 $ 2. 如申請專利範圍第1項所述之方法，其中該石夕塾 用以在高溫下減少自矽化鎢區產生之矽化鎢突出物。 3. 如申請專利範圍第1項所述之方法，其中嗜 Γ成步驟（a) 更包括濺鍍該矽化鎢區於矽區上之步驟。 4. 如申請專利範圍第1項所述之方法，其中該步驟（a 更包括沈積該矽化鎢區於矽區上之步驟。 5. 如申請專利範圍第1項所述之方法，更包括下 驟： lj步 形成一閘極氧化層於一石夕基底上； 形成該矽區於該閘極氧化層上；及 形成一氮化碎區於該jg夕化鎢區上。 6_如申請專利範圍第1項所述之方法，更包括下列步 形成一鄰接該二氧化矽墊層之導電區，該二氧化碎塾 層係用以阻止該石夕化鶴區和導電區間形成之短路突出物。 7.如申請專利範圍第6項所述之方法，其中該導 包括一導電栓塞。 °° 8_如申請專利範圍第〗項所述之方法，更包括下列步六、申請專利範圍 案SJ包 1. 一種具有墊間隙壁閘極之半導體結構製造方法 括下列步驟： (a) 在一矽區上形成一矽化鎢區； (b) 以一矽墊層覆蓋該矽化鎢區之至少一侧表面. (c) 氧化該矽墊層，形成一覆蓋該矽化鎢區之側表及 的二氧化矽墊層。 $ 2. 如申請專利範圍第1項所述之方法，其中該石夕塾 用以在高溫下減少自矽化鎢區產生之矽化鎢突出物。 3. 如申請專利範圍第1項所述之方法，其中嗜 Γ成步驟（a) 更包括濺鍍該矽化鎢區於矽區上之步驟。 4. 如申請專利範圍第1項所述之方法，其中該步驟（a 更包括沈積該矽化鎢區於矽區上之步驟。 5. 如申請專利範圍第1項所述之方法，更包括下 驟： lj步 形成一閘極氧化層於一石夕基底上； 形成該矽區於該閘極氧化層上；及 形成一氮化碎區於該jg夕化鎢區上。 6_如申請專利範圍第1項所述之方法，更包括下列步 形成一鄰接該二氧化矽墊層之導電區，該二氧化碎塾 層係用以阻止該石夕化鶴區和導電區間形成之短路突出物。 7.如申請專利範圍第6項所述之方法，其中該導 包括一導電栓塞。 °° 8_如申請專利範圍第〗項所述之方法，更包括下列步409323 修正 案號 六'申請專利範圍 驟 Cd)於該矽化鎢區上表面形成一頂層區，其中該步驟 (b)更包括以該;g夕势層覆蓋該梦化鎢區之各暴露的侧表 面，以及該頂層區之上面和侧面。 9 ·如申請專利範圍第8項所述之方法，更包括下列步 驟： (bl)在該步驟（c)之前，垂直回蝕刻該矽墊層，及 (e)在該步驟（c)之後，形成一間隙壁，其鄰接該二 氧化矽墊層之至少一側壁。 1 0 *如申請專利範圍第8項所述之方法，更包括下列步 驟： (e)在忒步驟（c)之後，形成一間隙壁，其鄰接該二 氧化矽墊層之至少一側壁。 11. 一種具有墊間隙壁閘極之半導體結構，包括： 一源極； 汲極； 閘極，包括 r曰矽區上；及 —氧化之二氧化 少一側表面。 矽墊層，其覆蓋該矽化鎢閘極區之至 之結構，其中該閘極 12.如申請專利範圍第n項所 更包括： 一閘極氧化層 配置在該通道區之上以及在該複晶矽曰 --- 銮號 87118813 40932gk H 六、申請專利範固 區之下；及 —氮化物區’位於該石夕化鎮閘極區上° 1 3.如申請專利範圍第1 2項所述之結構，更包括： —氮化物間隙壁，其鄰接該氧化之二氧化矽墊層之_ 第一侧表面’其中該第一側表面係相對於該氧化之二氧化 妙墊層之一第二側表面，該第二側表面係鄰接該由氧化之 一氧化矽墊層覆蓋之矽化鎢閘極區側表面。 14.如申請專利範圍第13項所述之結構’其中該氧化 之二氧化矽墊層與該氮化物區之至少一侧表面接觸，且其 中’該氮化物間隙壁與該氮化物區之側表面係藉該氧化之 二氧化矽墊層隔離。 _ ·如申請專利範圍第1 3項所述之結構，其中該氧化 之一氧化梦塾層不完全覆蓋該氮化物區之侧表面，該氮化 物間隙壁與該未被氧化之二氧化矽墊層覆蓋之氮化物區之 至少—部份側表面接觸。 16.如申請專利範圍第11項所述之結構，其中該氧化 氧化矽墊層係以一沈積於該矽化鎢閘極區之矽墊層氧第14頁 2000. 07. 28.014
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