JP2010157305A - 相変化メモリデバイスの低電力アクセス方法 - Google Patents

Abstract

【課題】相変化メモリデバイスの低電力アクセス方法を提供する。
【解決手段】相変化メモリデバイスにアクセスする方法において、第１のサブ複数のビットラインを第１グループにグループ分けし、第２のサブ複数のビットラインを第２グループにグループ分けする。第１及び第２グループ内で少なくとも１つのビットラインを選択し、選択されたビットラインへ電流を供給し、選択されたワードラインをバイアスする。第１グループ内で第１ビットラインを選択し、そしてその第１ビットラインが選択されている間に、第１グループ内の第１ビットラインとは対称的にその選択されたワードラインに配列された第２グループ内の第２ビットラインを選択することにより、ビットラインを選択する。
【選択図】図５

Description

本発明の実施形態は、相変化メモリデバイスの低電力アクセス方法に係る。

既に知られたように、相変化メモリは、ビットライン及びワードラインの交点に接続されたメモリセルによって形成され、これらメモリセルは、メモリ素子及び選択素子を各々備えている。メモリ素子は、相変化材料、即ち完全アモルファス状態と完全結晶状態との間の全スペクトルを横切って一般的にアモルファスな状態と一般的に結晶の状態との間で電気的にスイッチできる材料、で作られた相変化領域を備えている。

メモリ素子の相変化領域に適した典型的な材料は、種々のカルコゲナイド素子を含む。相変化材料の状態は、１５０℃以上といった過剰な温度が加えられないと、長時間にわたって不揮発性である。それ故、メモリ素子が、各々異なる抵抗値に関連した結晶状態、半結晶状態、アモルファス状態又は半アモルファス状態のいずれかにセットされると、電力が取り去られても、その値が再プログラミングまで保持される。従って、相変化材料の異なる相に関連した各抵抗レベルの形態でデータをメモリ素子に記憶することができる。

選択素子は、異なる技術に基づいて形成することができ、例えば、ダイオード、ＭＯＳトランジスタ又はバイポーラトランジスタによって具現化することができる。

図１を参照すれば、相変化メモリデバイス１は、行列に配列されて、列デコーダ５及び行デコーダ段６に接続されたＰＣＭセル３のアレイ２を備え、書き込み／読み取りセレクタ８は、相変化メモリデバイス１の動作相に依存する値をもつコントロール信号（図示せず）により制御されて、列デコーダ５をセンス段９又は書き込み段１０のいずれかに接続する。

又、図１は、アレイ１の１つのＰＣＭセル３も例示している。全てのＰＣＭセル３は、同一であり、直列結合された相変化メモリ素子１１及びセルセレクタ１２を備えている。図１において、相変化メモリ素子１１は、可変抵抗レベルを有する抵抗器として示されている。図示された実施形態では、セルセレクタ１２は、読み取り及びプログラミング／検証オペレーション中に各相変化メモリ素子１１に電流を通流できるよう制御されるＰＮＰバイポーラトランジスタである。各相変化メモリ素子１１は、各ビットライン１５に直結され、セルセレクタ１２を通して各ワードライン１６に接続される。

ＰＣＭセル３のグループは、列デコーダ５及び行デコーダ段６によって選択的にアドレスできる。特に、行デコーダ段６は、選択されたワードライン１６を低い電圧（Ｖｓｓにできるだけ近い）に接続すると共に、選択されないワードライン１６を比較的高い電圧（典型的に読み取り中には１．３Ｖ、書き込み中には３．８Ｖ）に接続する。

図２は、メモリアレイ２の更に詳細な図である。この実施形態では、メモリアレイ２は、複数のタイル２０に分割され（明瞭化のために図２には２つしか示されていない）、その各々は、例えば、１０２４本のワードラインを含む。各タイル２０は、行デコーダ段６に属する自分のローカル行デコーダ２１に接続される。グローバルな行デコーダ２２は、タイル２０から離れて形成され、ローカル行デコーダ２１のためのアドレス信号を発生する。各ビットライン１５は、選択解除されると、各ローカル行デコーダ２１により制御される自分のプルダウントランジスタ２３を通して低い電圧Ｖｓｓに接続される。

図３に示すように、各タイル２０は、ワードライン１６ごとに複数のデータを記憶することができる。図示された例では、ワードライン１６ごとに２つのデータ（Ｄ０、Ｄ１）が記憶され、各データは、ｎ本のビットライン１５に接続されたｎ個のセル３に記憶される。より詳細には、この例では、ビットラインＢＬ＜０＞からＢＬ＜ｎ−１＞が各ワードラインのＤ０に関連され、ビットラインＢＬ＜ｎ＞からＢＬ＜２ｎ１＞がＤ１に関連される。簡単化のために、各セル３がビットを記憶すると仮定し、これは、ビットラインＢＬ＜０＞からＢＬ＜ｎ−１＞がＤ０のビット（０）からビット（ｎ−１）に関連され、又、ビットラインＢＬ＜ｎ＞からＢＬ＜２ｎ１＞がＤ１のビット（０）からビット（ｎ−１）に関連されることを意味する。

このような状況では、Ｄ０、Ｄ１をワードラインに並列に書き込むことは、高い書き込み電流を必要とし、選択されたワードラインに高い電圧降下を引き起こす。実際に、ビットの書き込みは、選択されたビットライン１５に書き込み電流を供給することにより実行され、この電流を、アクセスされたセルセレクタ１２の利得で除算したものが、選択されたワードライン１６に流れる。セルセレクタ１２の利得は低い（２から３の程度）ので、選択されたワードラインに流れる電流は、書き込み電流の無視できない一部分であり、従って、かなり高くなる。このワードライン電流は、選択されたセルの位置に依存する電圧降下をワードライン１６に引き起こし、従って、アドレスされたセレクタのコントロール端子の電圧は、ローカル行デコーダ２１により選択されたワードライン１６へ供給されるドライバ電圧Ｖｄｒと、選択されたワードライン１６における電圧降下との和に等しくなる。

両データを同時に書き込むべき場合には、選択されたワードラインにおけるワードライン電流が加算され、以下に述べるように、電圧降下を更に増加させる。

例えば、図３に示すように、両Ｄ０及びＤ１のビット（０）をワードラインＷＬ＜０＞に同時に書き込むことを考える。従って、ビットラインＢＬ＜０＞及びＢＬ＜ｎ＞に書き込み電流が供給される。

このような状況では、ビットラインＢＬ＜０＞に接続されたセル３₀のコントロール端子の電圧は、このセルがローカル行デコーダ２１に非常に接近しているので、ドライバ電圧Ｖｄｒに等しく、一方、ビットラインＢＬ＜ｎ＞に接続されたセル３₁のコントロール端子の電圧Ｖ１は、
Ｖ１＝Ｖｄｒ＋1/2 Ｒ＊Ｉ_W／β
但し、Ｒは、ワードライン１６の抵抗であり、Ｉ_Wは、選択されたビットライン１５に供給される書き込み電流であり、そしてβは、セルセレクタ１２を形成するトランジスタの利得である。

ここで、図４に示すように、両Ｄ０及びＤ１のビット（ｎ−１）を同時に書き込むことを考える。このような状況では、ビットラインＢＬ＜ｎ−１＞からワードラインＷＬ＜０＞を経てローカル行デコーダ２１へと流れる電流は、両ビットラインＢＬ＜ｎ−１＞及びＢＬ＜２ｎ−１＞により注入される電流の和を利得β（２Ｉ_W／β）で除算したものである。このような状況では、ビットラインＢＬ＜ｎ−１＞に接続されたセル３₂のコントロール端子の電圧Ｖ２は、ドライバ電圧Ｖｄｒと、ローカル行デコーダとビットラインＢＬ＜ｎ−１＞との間に含まれるワードラインの部分にまたがる電圧降下との和によるものであり、従って、次のようになる。
Ｖ２＝Ｖｄｒ＋1/2 Ｒ(２Ｉ_W／β)＝Ｖｄｒ＋Ｒ＊Ｉ_W／β

ビットラインＢＬ＜２ｎ−１＞に接続されたセル３₃のコントロール端子の電圧Ｖ３は、電圧Ｖ２と、電流Ｉ_W／βによってビットラインＢＬ＜２ｎ−１＞とビットラインＢＬ＜ｎ−１＞との間に含まれる選択されたワードラインＷＬ＜０＞の部分にまたがって生じる電圧降下と、の和に等しい。従って、次のようになる。
Ｖ３＝Ｖｄｒ＋Ｒ＊Ｉ_W／β＋1/2 Ｒ＊Ｉ_W／β＝Ｖｄｒ＋(３／２)Ｒ＊Ｉ_W／β

従って、書き込まれるべきセル３が各データに対してローカル行デコーダ２１から最も離れた位置にあるという上述した最悪の場合に、選択されたワードラインに沿って流れる電流が、その選択されたワードラインに非常に高い電圧降下を発生することがある。

それ故、２つのデータの並列書き込みは、受け容れられない浪費をメモリアレイに招くことがあり、実際に、２つ以上のデータの並列書き込みを妨げることがある。

従って、本発明の目的は、上述した問題を解消すると共に、特に、２つ以上のデータの並列書き込みをそのたびに許すことである。

本発明の実施形態によれば、相変化メモリデバイスにアクセスする方法、及び相変化メモリデバイスが提供される。

本発明を理解するために、添付図面を参照して、幾つかの実施形態を単なる一例として以下に説明するが、これに限定されるものではない。

相変化メモリデバイスの一般的構造を示す。 図１のメモリデバイスのメモリアレイの構造を示す。 図２のメモリアレイの一部分で、書き込み中の異なるセルの選択を示す。 図２のメモリアレイの一部分で、書き込み中の異なるセルの選択を示す。 図２のメモリアレイの一部分で、本発明の方法の一実施形態による書き込み中の異なるセルの選択を示す。 図２のメモリアレイの一部分で、本発明の方法の一実施形態による書き込み中の異なるセルの選択を示す。 異なるメモリアレイの一部分で、本発明の方法の一実施形態による書き込み中の異なるセルの選択を示す。 ２つのデータを同時に書き込む場合に本発明の方法の実施形態により書き込まれるべきセルをアドレスするための基本的ステップを示すフローチャートである。 メモリアレイをある動作条件において示す。 メモリアレイを異なる動作条件において示す。 本発明の別の実施形態のシステム図である。

図５及び６によれば、アレイ２内のメモリセル３に並列アクセスする本発明の方法は、アドレスされるセルの相対的な位置をデータごとに変化させて、選択されたワードラインに流れる最悪の場合の電流を最小にすることをベースとしている。

より詳細には、各データ内の同じ相対的位置でセルに同時にアクセスするのではなく、順序が逆転され、図５に示すように、（ビットラインＢＬ＜０＞に接続された）Ｄ０の最至近セル３₀がアクセスされるときに、（ビットラインＢＬ＜２ｎ＋１＞に接続された）Ｄ１の最遠方セル３₃がアクセスされるようにする。

更に、図６に示すように、（ビットラインＢＬ＜ｎ−１＞に接続された）Ｄ０の最遠方セル３₂がアクセスされるときに、Ｄ１の最至近セル３₁がアクセスされる。

このような場合も、ビットラインＢＬ＜０＞に接続されたセル３₀のコントロール端子の電圧は、ドライバ電圧Ｖｄｒに等しい。ビットラインＢＬ＜２ｎ−１＞に接続されたセル３₃のコントロール端子の電圧Ｖ４は、ここでは、ドライバ電圧Ｖｄｒと、セル３₃を通して注入されて、ビットラインＢＬ＜２ｎ−１＞からワードラインＷＬ＜０＞を経てローカル行デコーダ２１へと流れる信号電流Ｉ_W／βによる電圧降下との和によるものに過ぎない。従って、
Ｖ４＝Ｖｄｒ＋Ｒ＊Ｉ_W／β＝Ｖ２

ビットラインＢＬ＜ｎ−１＞及びＢＬ＜ｎ＞に接続されたセル３₂及び３₃のコントロール端子の電圧Ｖ５は、ワードラインＷＬ＜０＞の半分のみに沿って流れる２つの電流Ｉ_W／βの和によるものである。従って、
Ｖ５＝Ｖｄｒ＋1/2 Ｒ(２Ｉ_W／β)＝Ｖｄｒ＋Ｒ＊Ｉ_W／β＝Ｖ４＜Ｖ３

一般的に、ビットラインＢＬ＜ｉ＞に関連したビットを書き込むことは、ビットラインＢＬ＜２ｎ−１−ｉ＞に関連したビットを書き込むことと同時に行うことができる。実際に、ワードラインの中間点に対して対称的に配列されたセルは、同時にアクセスされる。

図８は、上述した方法によりタイル内に２つのデータの全てのビットを書き込むように使用できるステップを示すフローチャートである。

読み取り中に、メモリセル３は、対称的なセル３を選択する同じ方法を使用してアクセスされるのが好ましい。

このような解決策では、選択されたワードラインにおける最悪の場合の電圧は、図３及び４の書き込み技術より小さい。より詳細には、電圧減少ＤＶは、次の通りである。
ＤＶ＝Ｖ３−Ｖ４＝Ｖｄｒ＋(3/2)Ｒ＊Ｉ_W／β−(Ｖｄｒ＋Ｒ＊Ｉ_W／β)
＝1/2 Ｒ＊Ｉ_W／β

例えば、Ｖｄｒ＝０．３Ｖ、Ｒ＝１０００Ω、Ｉ_W＝５００μＡ、及びβ＝２の場合には、得られる電圧減少ＤＶは、０．１２５ｍＶである。

図７に示すように、２つのローカル行デコーダ２１ａ、２１ｂがタイル２０の各側に配列されたメモリデバイスに同じ解決策を適用することができる。

この状況では、セル３₀及び３₃のコントロール端子の電圧が両方ともＶｄｒに等しく、そしてセル３₂及び３₁のコントロール端子の電圧Ｖ６は、次のようになる。
Ｖ６＝Ｖｄｒ＋1/2 ＲＩ_W／β＜Ｖ４

この場合には、電圧減少ＤＶは、次のようになる。
ＤＶ＝ＲＩ_W／β

又、同じワードラインに３つ以上のデータを書き込むのにも、同じ技術を適用することができる。例えば、３つのデータＤ０、Ｄ１及びＤ２を書き込むためには、Ｄ０のビットラインＢＬ＜ｉ＞に関連したビットが書き込まれるときに、Ｄ１のビットラインＢＬ＜２ｎ−１−ｉ＞及びＤ２のＢＬ＜３ｎ−１−ｉ＞に関連したビットを同時に書き込むことができる。或いは又、Ｄ０のビットラインＢＬ＜ｉ＞に関連したビットが書き込まれるときには、Ｄ１のビットラインＢＬ＜２ｎ−１−ｉ＞及びＤ２のＢＬ＜２ｎ＋ｉ＞に関連したビット（又はＤ１のビットラインＢＬ＜ｎ＋ｉ＞及びＤ２のＢＬ＜３ｎ−１−ｉ＞に関連したビット）を同時に書き込み、この場合も、選択されたワードラインにおける最大電圧降下を減少することができる。

前記で示したように、本発明のアクセス方法は、選択されたワードラインに沿って流れる電流、ひいては、このようなワードラインにまたがる電圧降下を減少することができる。その結果、本メモリデバイスは、浪費が少ない。

図９及び１０は、ビットラインについて上述した同じ解決策を使用して、相変化メモリデバイス１の異なるタイル２０をアドレスする仕方を示す。ここでは、ローカル行デコーダ２１が示されておらず、周辺ブロック２５は、相変化メモリデバイス１のオペレーションに必要な他の回路、行及び列デコーダを含む、を表している。タイル２０の対が、同じ水平線上に配列され、又、タイル２０の多数の対が、互いにオーバーレイされている。ここでは、各タイル２０は、いかなる数のワードラインを含んでもよく、タイル２１の各対で一度に１本のワードラインがアドレスされる。

より詳細には、図９において、周辺ブロック２５に最も近いタイル２０の対がアクセスされると、周辺ブロック２５から最も遠いタイル２０の対もアクセスされる。図１０において、２番目に近いタイル２０の対がアクセスされると、他の中間のタイル対（周辺ブロック２５から３番目の行）もアクセスされる。一般的に、ｍ対のタイル２０が設けられた場合には、ｉ番目の対（周辺ブロック２５からの順序で）がアクセスされると、（ｍ−ｉ＋１）番目の対もアクセスされる。

従って、必要な電力のために又は他の理由で、全てのタイルに同時にアクセスできないときには、ビットラインに沿った電圧降下を減少することができる。

図１１を参照すれば、本発明の一実施形態によるシステム５００の一部分について説明する。このシステム５００は、例えば、パーソナルデジタルアシスタント（ＰＤＡ）、ワイヤレス能力を伴うラップトップ又はポータブルコンピュータ、ウェブタブレット、ワイヤレス電話、ページャー、インスタントメッセージング装置、デジタル音楽プレーヤ、デジタルカメラ、或いは情報をワイヤレスで送信し及び／又は受信するように適応された他の装置、等のワイヤレス装置に使用することができる。又、システム５００は、次のシステム、即ちワイヤレスローカルエリアネットワーク（ＷＬＡＮ）システム、ワイヤレスパーソナルエリアネットワーク（ＷＰＡＮ）システム、セルラーネットワーク、のいずれに使用することもできるが、本発明の範囲は、これらに限定されない。

システム５００は、コントローラ５１０と、入力／出力（Ｉ／Ｏ）装置５２０（例えば、キーボード、ディスプレイ）と、スタティックランダムアクセスメモリ（ＳＲＡＭ）５６０と、メモリ５３０と、ワイヤレスインターフェイス５４０とを備え、これらは、バス５５０を経て互いに結合される。ある実施形態では、バッテリ５８０が使用される。本発明の範囲は、これらコンポーネントのいずれか又は全部を有する実施形態に制限されないことに注意されたい。

コントローラ５１０は、例えば、１つ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、等で構成することができる。メモリ５３０は、システム５００へ又はシステム５００により送信されるメッセージを記憶するのに使用される。又、メモリ５３０は、システム５００のオペレーション中にコントローラ５１０によって実行されるインストラクションを記憶するのに使用されるのも任意であるし、ユーザデータを記憶するように使用されてもよい。メモリ５３０は、１つ以上の異なる形式のメモリによって設けられてもよい。例えば、メモリ５３０は、いかなる形式のランダムアクセスメモリ、揮発性メモリ、不揮発性メモリ、例えば、フラッシュメモリ、及び／又はここに述べるメモリアレイ１を含む相変化メモリで構成されてもよい。

Ｉ／Ｏ装置５２０は、メッセージを発生するのに使用できる。システム５００は、ワイヤレスインターフェイス５４０を使用して、高周波（ＲＦ）信号でワイヤレス通信ネットワークへメッセージを送信し及びそこからメッセージを受信する。ワイヤレスインターフェイス３４０は、例えば、アンテナ又はワイヤレストランシーバを含むが、本発明の範囲はこれに限定されない。

最後に、図示してここに述べた相変化メモリセル及び書き込みプロセスに対して、特許請求の範囲に規定される本発明の範囲内で種々の変更や修正がなされ得ることが明らかであろう。特に、「同時に選択」という語は、選択が厳密に同時に生じる必要はなく、第１のビットライン又タイルの第１ラインがまだ選択されている間に第２のビットライン又はタイルの第２ラインが選択されるという状況を含むことも意味すると強調される。

１：相変化メモリデバイス
２：メモリアレイ
３：ＰＣＭセル
５：列デコーダ
６：行デコーダ段
８：書き込み／読み取りセレクタ
９：センス段
１０：書き込み段
１１：相変化メモリ素子
１２：セルセレクタ
１６：ワードライン
２０：タイル
２１：ローカル行デコーダ
２５：周辺ブロック
５００：システム
５１０：コントローラ
５２０：Ｉ／Ｏ装置
５３０：メモリ
５４０：ワイヤレスインターフェイス
５５０：バス
５６０：ＳＲＡＭ
５８０：バッテリ

Claims (13)

1. 相変化メモリデバイスにアクセスする方法において、
   複数のビットライン及び複数のワードラインの交点に接続された複数の相変化メモリセルを準備するステップと、
   第１のサブ複数のビットラインを第１グループに、第２のサブ複数のビットラインを第２グループにグループ分けするステップと、
   前記第１及び第２グループ内で少なくとも１つのビットラインを選択するステップと、
   前記選択されたビットラインへ電流を供給するステップと、
   選択されたワードラインをバイアスするステップと、
   を備え、前記第１及び第２グループ内で少なくとも１つのビットラインを選択する前記ステップは、前記第１グループ内で第１ビットラインを選択し、そしてその第１ビットラインが選択されている間に、前記第１グループ内の前記第１ビットラインとは対称的に前記選択されたワードラインに配列された前記第２グループ内の第２ビットラインを選択することを含む、方法。
2. 第１のサブ複数をグループ分けし第２のサブ複数をグループ分けする前記ステップは、各サブ複数内のｎ本のビットラインをグループ分けすることを含み、前記第１グループ内で第１ビットラインを選択することは、前記第１グループ内でビットラインＢＬ＜ｉ＞を選択することを含み、そして前記第２ビットラインを選択することは、前記第２グループ内でビットラインＢＬ＜２ｎ−１−ｉ＞を選択することを含む、請求項１に記載の方法。
3. 前記第１及び第２ビットラインを選択解除し、前記第１グループ内で前記第１ビットラインとは異なる第３ビットラインを選択し、この第３ビットラインがまだ選択されている間に、前記第１グループ内の第３ビットラインに対して対称的に配列された前記第２グループ内の第４ビットラインを選択する、というステップを更に備えた、請求項１に記載の方法。
4. 第１のサブ複数をグループ分けし第２のサブ複数をグループ分けする前記ステップは、各サブ複数内のｎ本のビットラインをグループ分けすることを含み、前記方法は、更に、前記第１グループ内のｎ本のビットラインに到達するまで、前記第１及び第２のサブ複数内で対称的なビットラインを選択するステップを繰り返すことを含む、請求項１に記載の方法。
5. 第３のサブ複数のビットラインを前記第１及び第２グループに隣接する第３グループにグルプ分けするステップを更に備え、前記第１及び第２のビットラインがまだ選択されている間に、その第３グループ内のビットラインを選択し、この第３グループ内のビットラインは、前記第１又は第２グループ内のビットラインと対称的に配列されたものである、請求項１に記載の方法。
6. 前記選択されたビットラインに接続された相変化メモリセルに書き込みを行うステップを更に備えた、請求項１に記載の方法。
7. 前記選択されたビットラインに接続された相変化メモリセルの読み取りを行うステップを更に備えた、請求項１に記載の方法。
8. 少なくとも１つのワードラインを各々含んでいて、ある方向に沿って整列され且つ周辺回路に結合された複数のタイルを準備するステップと、
   第１のタイルをアドレスし、そして第１のタイルがまだ選択されている間に、前記方向に沿って前記第１のタイルに対称的に配列された第２のタイルを選択するステップと、
   を更に備えた請求項１に記載の方法。
9. 第１グループのビットライン及び第２グループのビットラインを含む複数のビットライン（ＢＬ）と、
   前記ビットラインに交差する複数のワードライン（ＷＬ）と、
   前記ビットライン及びワードラインの交点に接続された複数の相変化メモリセルと、
   前記第１及び第２グループ内の少なくとも１つのビットラインを選択するための選択段と、
   前記選択されたビットラインへアクセス電流を供給するための電流発生器と、
   前記選択されたワードラインをバイアスするためのバイアス段と、
   を備え、前記選択段は、前記第１グループ内の第１ビットラインを選択し、そしてその第１ビットラインがまだ選択されている間に、前記第１グループ内の前記第１ビットラインとは対称的に配列された前記第２グループ内の第２ビットラインを選択するための手段を含む、相変化メモリデバイス。
10. 前記第１及び第２グループは、各々、ｎ本のビットラインを含み、前記選択段は、前記第１グループ内のビットラインＢＬ＜ｉ＞及び前記第２グループ内のビットラインＢＬ＜２ｎ−１−ｉ＞を順次選択するための手段を含む、請求項９に記載の相変化メモリ。
11. 前記電流発生器は、書き込み段を含む、請求項９に記載の相変化メモリ。
12. 前記電流発生器は、感知段を含む、請求項９に記載の相変化メモリ。
13. 前記ワードラインは、ある方向に沿って整列され且つ周辺回路に結合された複数のタイルにおいてグループ分けされ、前記メモリは、第１のタイルをアドレスし、そして第１のタイルがまだアドレスされている間に、前記方向に沿って対称的に配列された第２のタイルをアドレスするための手段を含む、請求項９に記載の相変化メモリ。

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