DE102009050745B4

DE102009050745B4 - Verfahren zum Zugreifen auf eine Phasenwechselspeichervorrichtung und Phasenwechselspeichervorrichtung

Info

Publication number: DE102009050745B4
Application number: DE102009050745.0A
Authority: DE
Inventors: Claudio Resta; Ferdinando Bedeschi
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2008-12-29
Filing date: 2009-10-27
Publication date: 2015-06-03
Anticipated expiration: 2029-10-28
Also published as: US20100165713A1; KR101273979B1; CN101923894A; CN101923894B; JP2010157305A; TW201027537A; DE102009050745A1; US7869267B2; TWI456574B; JP5518441B2; KR20100080349A

Abstract

Verfahren zum Zugreifen auf ein Phasenwechsel-Speichergerät, umfassend:
Bereitstellen mehrerer Phasenwechsel-Speicherzellen, die an Kreuzungen mehrerer Bitleitungen und mehrerer Wortleitungen verbunden sind;
Gruppieren einer ersten Untermenge von Bitleitungen in eine erste Gruppe und einer zweiten Untermenge von Bitleitungen in eine zweite Gruppe;
Auswählen wenigstens einer Bitleitung aus der ersten und der zweiten Gruppe;
Zuführen von Strömen an die wenigstens eine Bitleitung, die aus der ersten und der zweiten Gruppe ausgewählt ist;
Auswählen einer Wortleitung; und
Vorspannen der ausgewählten Wortleitung,
wobei das Auswählen wenigstens einer Bitleitung in der ersten und der zweiten Gruppe das Auswählen einer ersten Bitleitung in der ersten Gruppe und, während die erste Bitleitung ausgewählt ist, das Auswählen einer zweiten Bitleitung in der zweiten Gruppe umfasst, die an der ausgewählten Wortleitung symmetrisch zur ersten Bitleitung in der ersten Gruppe in Bezug auf einen Mittelpunkt der ausgewählten Wortleitung angeordnet ist.

Description

HINTERGRUND DER ERFINDUNG
1) Gebiet der Erfindung
Ausführungsformen der vorliegenden Erfindung betreffen ein Verfahren zum Zugreifen auf ein Phasenwechsel-Speichergerät bei niedrigem Strom.
2) Beschreibung von verwandtem Stand der Technik
Wie bekannt ist, werden Phasenwechselspeicher aus Speicherzellen gebildet, die an Kreuzungen von Bitleitungen und Wortleitungen angeschlossen sind, und die jeweils ein Speicherelement und ein Auswahlelement umfassen. Ein Speicherelement umfasst einen Phasenwechselbereich, der aus einem Phasenwechselmaterial hergestellt ist, das heißt, aus einem Material, das zwischen einem im Wesentlichen amorphen und einem im Wesentlichen kristallinen Zustand über das gesamte Spektrum zwischen vollständig amorphen und vollständig kristallinen Zuständen hinweg elektrisch geschaltet werden kann.
Typische, für den Phasenwechselbereich des Speicherelements geeignete Materialien umfassen verschiedene Chalcogenid-Elemente. Der Zustand des Phasenwechselmaterials ist nicht-flüchtig, solange keine überhöhten Temperaturen, beispielsweise solche über 150°C, über ausgedehnte Zeiträume hinweg angewendet werden. Wenn ein Speicherelement daher entweder in einen kristallinen, semikristallinen, amorphen oder semiamorphen Zustand versetzt wird, die jeweils mit einem unterschiedlichen Widerstandswert verbunden sind, wird dieser Wert sogar bei einem Wegnehmen des Stroms bis zu einer Neuprogrammierung beibehalten. Daher können Datenelemente in Form entsprechender Widerstandslevel, die zu verschiedenen Phasen des Phasenwechselmaterials gehören, in den Speicherelementen gespeichert werden.
Auswahlelemente können gemäß verschiedenen Technologien ausgebildet werden, beispielsweise können sie durch Dioden, durch MOS-Transistoren oder Bipolartransistoren implementiert werden.
In Bezug auf 1 umfasst ein Phasenwechsel-Speichergerät 1 einen Array 2 von PWS-Zellen 3, die in Reihen und Spalten angeordnet sind und mit einem Spaltendekodierer 5 und einer Reihendekodierstufe 6 verbunden sind; eine Schreib-/Leseauswahleinheit 8 verbindet den Spaltendekodierer 5 entweder mit einer Lesestufe 9 oder einer Schreibstufe 10, wie durch (nicht gezeigte) Steuersignale vorgegeben, deren Werte von der Betriebsphase des Phasenwechsel-Speichergeräts 1 abhängen.
1 zeigt auch eine beispielhafte PWS-Zelle 3 des Arrays 1. Alle PWS-Zellen 3 sind identisch und umfassen ein Phasenwechsel-Speicherelement 11 und eine Zellen-Auswahleinheit 12, die in Reihe geschaltet sind. In 1 ist das Phasenwechsel-Speicherelement 11 als ein Widerstand mit einem variablen Widerstandslevel dargestellt. In der gezeigten Ausführungsform ist die Zellenauswahleinheit 12 ein PNP-Bipolartransistor, der gesteuert wird, um das Fließen von Strom durch das jeweilige Phasenwechsel-Speicherelement 11 während Lese- und Programmier-/Vertfizieroperationen zu ermöglichen. Jedes Phasenwechsel-Speicherelement 11 ist direkt mit einer entsprechenden Bitleitung 15 verbunden, und ist mit einer entsprechenden Wortleitung 16 durch die Zellenauswahleinheit 12 verbunden.
Gruppen von PWS-Zellen 3 sind selektiv adressierbar durch den Spaltendekodierer 5 und die Reihendekodierstufe 6. Insbesondere verbindet die Reihendekodierstufe 6 ausgewählte Wortleitungen 16 mit einer niedrigen Spannung (so dicht wie möglich an Vss) und nicht ausgewählte Wortleitungen 16 mit einer relativ hohen Spannung (typischerweise 1,3 Volt während eines Lesevorgangs und 3,8 Volt während eines Schreibvorgangs).
2 zeigt ein detaillierteres Diagramm des Speicherarrays 2. In dieser Ausführungsform ist der Speicherarray 2 in eine Vielzahl von Kacheln (tiles) 20 geteilt (von denen in 2 aus Klarheitsgründen nur zwei gezeigt sind), die jeweils beispielsweise 1024 Wortleitungen umfassen. Jede Kachel 20 ist mit einem eigenen lokalen Reihendekodierer 21 verbunden, der zur Reihendekodierstufe 6 gehört. Ein globaler Reihendekodierer 22 ist weiter entfernt von den Kacheln 20 ausgebildet und erzeugt Adresssignale für die lokalen Reihendekodierer 21. Jede Bitleitung 15 wird, wenn sie deselektiert ist, über einen eigenen Pulldown-Transistor 23, der durch den jeweiligen lokalen Reihendekodierer 21 gesteuert wird, mit einer niedrigen Spannung Vss verbunden.
Wie in 3 gezeigt, kann jede Kachel 20 mehrere Datenelemente für jede Wortleitung 16 speichern. Im gezeigten Beispiel werden zwei Datenelemente (D0, D1) für jede Wortleitung 16 gespeichert, und jedes Datenelement wird in n Zellen 3 gespeichert, die mit n Bitleitungen 15 verbunden sind. Insbesondere gehören in dem Beispiel Bitleitungen BL<0> bis BL<n – 1> zu D0 und Bitleitungen BL<n> bis BL<2n1> zu D1 jeder Wortleitung. Es wird beispielsweise aus Gründen der Einfachheit angenommen, dass jede Zelle 3 ein Bit speichert; dies bedeutet, dass die Bitleitungen BL<0> bis BL<n – 1> mit Bit(0) bis Bit(n – 1) von D0 und die Bitleitungen BL<n> bis BL<2n – 1> mit Bit(0) bis Bit(n – 1) von D1 verknüpft sind.
In einer solchen Situation kann das parallele Schreiben von D0, D1 auf einer Wortleitung einen hohen Schreibstrom erfordern und einen hohen Spannungsabfall an der ausgewählten Wortleitung verursachen. Tatsächlich wird das Schreiben eines Bits durch Zuführen eines Schreibstroms an die ausgewählte Bitleitung 15 durchgeführt; dieser Strom fließt, geteilt durch die Verstärkung der Auswahleinheit 12 der Zelle, auf die zugegriffen wird, durch die ausgewählte Wortleitung 16. Da die Verstärkung der Zellenauswahleinheit 12 gering ist (in der Größenordnung von 2 bis 3), ist der durch die ausgewählte Wortleitung fließende Strom ein nicht vernachlässigbarer Bruchteil des Schreibstroms, und ist daher ziemlich hoch. Dieser Wortleitungsstrom verursacht einen Spannungsabfall an der Wortleitung 16, der von der Position der ausgewählten Zelle abhängt; daher ist die Spannung am Steueranschluss der adressierten Auswahleinheit gleich der Summe der Ansteuerspannung Vdr, die der ausgewählten Wortleitung 16 durch den lokalen Reihendekodierer 21 zugeführt wird, plus dem Spannungsabfall an der ausgewählten Wortleitung 16.
Wenn beide Datenelemente gleichzeitig geschrieben werden, summieren sich die Wortleitungsströme an der ausgewählten Wortleitung auf, was den Spannungsabfall, wie unten diskutiert, weiter erhöht.
Beispielhaft wird angenommen, dass, wie in 3 gezeigt, gleichzeitig Bit(0) von sowohl D0 als auch D1 auf Wortleitung WL<0> geschrieben wird. Daher werden Schreibströme an die Bitleitungen BL<0> und BL<n> zugeführt.
In einer solchen Situation ist die Spannung am Steueranschluss von Zelle 3 ₀, die mit Bitleitung BL<0> verbunden ist, gleich der Ansteuerspannung Vdr, da diese Zelle sehr nahe am lokalen Reihendekodierer 21 liegt, während die Spannung V1 am Steueranschluss von Zelle 3 ₁, die mit Bitleitung BL<n> verbunden ist, ist: V1 = Vdr + ½R·Iw/β, wobei R der Widerstand der Wortleitung 16 ist, Iw der Schreibstrom, welcher der ausgewählten Bitleitung 15 zugeführt wird, und β die Verstärkung des Transistors, der die Zellenauswahleinheit 12 bildet.
Nun wird davon ausgegangen, dass Bits(n – 1) sowohl von D0 als auch von D1 gleichzeitig geschrieben werden, wie in 4 gezeigt. In einer solchen Situation ist der auf der Wortleitung WL<0> von Bitleitung BL<n – 1> zum lokalen Reihendekodierer 21 fließende Strom die Summe der Ströme, die von beiden der Bitleitungen BL<n – 1> und BL<2n – 1> injiziert werden, geteilt durch die Verstärkung β (2Iw/β). In einer solchen Situation ergibt sich die Spannung V2 am Steueranschluss von Zelle 3 ₂, die mit Bitleitung BL<n – 1> verbunden ist, aus der Ansteuerspannung Vdr plus dem Spannungsabfall über dem Teil der Wortleitung, der zwischen dem lokalen Reihendekodierer und Bitleitung BL<n – 1> umfasst ist, daher: V2 = Vdr + ½R(2Iw/β) = Vdr + R·Iw/β.
Die Spannung V3 an dem Steueranschluss von Zelle 3 ₃, die mit Bitleitung BL<2n – 1> verbunden ist, ist gleich V2 plus dem Spannungsabfall wegen des Stroms Iw/β über dem Teil der ausgewählten Wortleitung WL<0>, der zwischen Bitleitung BL<2n – 1> und Bitleitung BL<n – 1> umfasst ist. Daher: V3 = Vdr + R·Iw/β + ½R·Iw/β = Vdr + (3/2)R·Iw/β.
Daher kann im eben diskutierten schlimmsten Fall, in dem die zu beschreibenden Zellen 3 an den für jedes Datenelement vom lokalen Reihendekodierer 21 am weitesten entfernten Positionen liegen, der entlang der ausgewählten Wortleitung fließende Strom einen sehr hohen Spannungsabfall an der ausgewählten Wortleitung erzeugen.
Daher kann das parallele Schreiben von zwei Datenelementen eine unakzeptable Verlustleitung im Speicherarray verursachen, was in der Praxis das parallele Schreiben von mehr als einem Datenelement verhindert.
US 2008/0068875 A1 beschreibt eine variable Widerstandsspeichervorrichtung. Die variable Widerstandsspeichervorrichtung umfasst Speichersektoren mit Speicherzellen in jedem der Speichersektoren, die an Schnittstellen der Speichersektoren mit Speicherblöcken gebildet sind. Die Speichersektoren werden über eine Hauptwortleitung angesteuert. Verschiedene Bitleitungen steuern die Speicherblöcke an.
Es ist ein Ziel der Erfindung, das oben skizzierte Problem zu lösen, und insbesondere jedes Mal das parallele Schreiben von mehr als einem Datenelement zu ermöglichen.
Kurze Beschreibung der Erfindung
Nach einem ersten Aspekt stellt die Erfindung ein Verfahren nach dem Gegenstand des unabhängigen Anspruchs 1 bereit. Nach einem weiteren Aspekt stellt die Erfindung ein Phasenwechsel-Speichergerät nach dem Gegenstand des unabhängigen Anspruchs 9 bereit. Weitere Aspekte und Merkmale der Erfindung ergeben sich aus den abhängigen Ansprüchen, der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele und der beigefügten Zeichnung.
Kurze Beschreibung der Zeichnungen
Für das Verständnis der vorliegenden Erfindung werden nunmehr, ausschließlich als nicht beschränkende Beispiele, Ausführungsformen davon in Bezug auf die beigefügten Zeichnungen beschrieben, in denen:
1 die allgemeine Struktur eines Phasenwechsel-Speichergeräts zeigt;
2 die Struktur eines Speicherarrays des Speichergeräts aus 1 zeigt;
3 und 4 Diagramme eines Teils des Speicherarrays aus 2 sind, die eine Auswahl verschiedener Zellen während eines Schreibvorgangs zeigen;
5 und 6 Diagramme eines Teils des Speicherarrays aus 2 sind, die eine Auswahl verschiedener Zellen während eines Schreibvorgangs gemäß einer Ausführungsform des vorliegenden Verfahrens zeigen;
7 ein Diagramm eines Teils eines unterschiedlichen Speicherarrays ist, das eine Auswahl verschiedener Zellen während eines Schreibvorgangs gemäß einer Ausführungsform des vorliegenden Verfahrens zeigt;
8 ein Flussdiagramm ist, das die grundlegenden Schritte für ein Adressieren von zu beschreibenden Zellen gemäß einer Ausführungsform des vorliegenden Verfahrens für den Fall des zeitgleichen Schreibens von zwei Datenelementen zeigt;
9 und 10 schematische Darstellungen eines Speicherarrays in zwei verschiedenen Betriebszuständen sind; und
11 eine Systemdarstellung für eine andere Ausführungsform der Erfindung ist.
Detaillierte Beschreibung der Erfindung
Gemäß 5 und 6 basiert das vorliegende. Verfahren eines parallelen Zugriffs auf Speicherzellen 3 in einem Array 2 auf dem Variieren der relativen Position der adressierten Zellen für jedes Datenelement, um den im schlimmsten Fall in der ausgewählten Wortleitung fließenden Strom zu minimieren.
Insbesondere wird, anstatt auf Zellen in derselben relativen Position innerhalb des jeweiligen Datenelements gleichzeitig zuzugreifen, die Reihenfolge umgekehrt, so dass, wenn auf die am nächsten liegende Zelle 3 ₀ von D0 (verbunden mit Bitleitung BL<0>) zugegriffen wird, auf die entfernteste Zelle 3 ₃ von D1 (verbunden mit Bitleitung BL<2n + 1>) zugegriffen wird, wie in 5 gezeigt.
Außerdem wird, wenn auf die entfernteste Zelle 3 ₂ von D0 (verbunden mit Bitleitung BL<n – 1>) zugegriffen wird, auf die am nächsten liegende Zelle 3 ₁ von D1 zugegriffen, wie in 6 gezeigt.
In einem solchen Fall ist die Spannung am Steueranschluss von Zelle 3 ₀, die mit Bitleitung BL<0> verbunden ist, wiederum gleich der Ansteuerspannung Vdr. Die Spannung V4 am Steueranschluss von Zelle 3 ₃, die mit Bitleitung BL<2n – 1> verbunden ist, ergibt sich hier nur aus der Summe der Ansteuerspannung Vdr und dem Spannungsabfall aufgrund des einzelnen Stroms Iw/β, der auf der Wortleitung WL<0> von Bitleitung BL<2n – 1> zum lokalen Reihendekodierer 21 fließt, wie durch Zelle 3 ₃ injiziert. Daher: V4 = Vdr + R·Iw/β = V2.
Die Spannung V5 an den Steueranschlüssen der Zellen 3 ₂ und 3 ₃, die mit Bitleitungen BL<n – 1> und BL<n> verbunden sind, ergibt sich aus der Summe der beiden Ströme Iw/β, die lediglich entlang der Hälfte der Wortleitung WL<0> fließen. Daher: V5 = Vdr + ½R(2Iw/β) = Vdr + R·Iw/β = V4 < V3.
Allgemein gesprochen, kann das Schreiben des Bitleitung BL zugeordneten Bits gleichzeitig mit dem Schreiben des Bitleitung BL<2n – 1 – i> zugeordneten Bits durchgeführt werden. In der Praxis wird auf Zellen, die in Bezug auf einen Mittelpunkt der Wortleitung symmetrisch angeordnet sind, gleichzeitig zugegriffen.
8 zeigt ein Flussdiagramm, das die Schritte darstellt, die zum Schreiben aller Bits von zwei Datenelementen in einer Kachel gemäß dem oben diskutierten Verfahren verwendet werden können.
Während eines Lesevorgangs wird auf die Speicherzellen 3 vorzugsweise unter Verwendung desselben Verfahrens zum Auswählen symmetrischer Zellen 3 zugegriffen.
Mit einer solchen Lösung ist die Spannung auf der ausgewählten Wortleitung im schlimmsten Fall kleiner als bei der Schreibtechnik aus 3 und 4. Im Einzelnen ist die Spannungsreduktion DV: DV = V3 – V4 = Vdr + (3/2)R·Iw/β – (Vdr + R·Iw/β) = ½R·w/β.
Wenn beispielsweise Vdr = 0,3 V, R = 1000 Ω, Iw = 500 μA und β = 2, ist die erhaltbare Spannungsreduktion DV 0,125 mV.
Dieselbe Lösung kann bei Speichergeräten mit zwei lokalen Reihendekodierern 21a, 21b, die, wie in 7 gezeigt, auf jeder Seite der Kachel 20 angeordnet sind, angewendet werden.
In dieser Situation sind die Spannungen an den Steueranschlüssen der Zellen 3 ₀ und 3 ₃ jeweils gleich Vdr, und die Spannungen V6 an den Steueranschlüssen der Zellen 3 ₂ und 3 ₁ sind: V6 = Vdr + ½R·Iw/β < V4.
In diesem Fall ist die Spannungsreduktion DV: DV = RIw/β.
Dieselbe Technik kann auch beim Schreiben von drei oder mehreren Datenelementen auf derselben Wortleitung angewendet werden. Beispielsweise können für das Schreiben von drei Datenelementen D0, D1 und D2, wenn das mit Bitleitung BL von D0 verknüpfte Bit geschrieben wird, die mit Bitleitungen BL<2n – 1 – i> von D1 und BL<3n – 1 – i> von D2 verknüpften Bits gleichzeitig geschrieben werden. Alternativ können, wenn das mit Bitleitung BL von D0 verknüpfte Bit geschrieben wird, die mit Bitleitungen BL<2n – 1 – i> von D1 und BL<2n + i> von D2 verknüpften Bits (oder die mit Bitleitungen BL<n + i> von D1 und BL<3n – 1 – i> von D2 verknüpften Bits) gleichzeitig geschrieben werden, was wiederum den maximalen Spannungsabfall an der ausgewählten Wortleitung reduziert.
Wie oben gezeigt, ermöglicht das vorliegende Zugriffsverfahren eine Verringerung des entlang der ausgewählten Wortleitungen fließenden Stroms und dadurch des Spannungsabfalls über solche Wortleitungen. Dementsprechend hat das vorliegende Speichergerät eine geringe Verlustleistung.
9 und 10 zeigen mögliche Wege des Adressieren verschiedener Kacheln 20 eines Phasenwechsel-Speichergeräts 1 unter Verwendung desselben Ansatzes, der oben für die Bitleitungen diskutiert wurde. Hier sind die lokalen Reihendekodierer 21 nicht gezeigt, und ein Peripherieblock 25 repräsentiert die anderen für den Betrieb des Phasenwechsel-Speichergeräts 1 notwendigen Schaltungen, einschließlich der Reihen- und Spaltendekodierer. Paare von Kacheln 20 sind an derselben horizontalen Leitung angeordnet, und etliche Paare von Kacheln 20 sind übereinander gelegt. Hier kann jede Kachel 20 jede Anzahl von Wortleitungen umfassen, wobei eine Wortleitung in jedem Paar von Kacheln 21 nach der anderen angesprochen wird.
Im Einzelnen wird in 9, wenn auf das Paar von Kacheln 20, das am nächsten am Peripherieblock 25 liegt, zugegriffen wird, auch auf das Paar von Kacheln 20 zugegriffen, das am weitesten vom Peripherieblock 25 entfernt liegt. Wenn stattdessen auf das zweinächste Paar von Kacheln 20 zugegriffen wird, 10, wird auch auf das andere mittlere Paar von Kacheln (dritte Leitung vom Peripherieblock 25) zugegriffen. Allgemein wird, wenn m Paare von Kacheln 20 bereitgestellt sind, bei einem Zugriff auf das i-te Paar (in der Reihenfolge vom Peripherieblock 25) auch auf das (m – i + 1)-te Paar zugegriffen.
Dadurch kann der Spannungsabfall entlang der Bitleitungen reduziert werden, wenn es aufgrund der erforderlichen Leistung oder aus anderen Gründen nicht möglich ist, auf alle Kacheln gleichzeitig zuzugreifen.
Nun in Bezug auf 11, ist ein Teil eines Systems 500 gemäß einer Ausführungsform der vorliegenden Erfindung beschrieben. Das System 500 kann in schnurlosen Geräten wie beispielsweise einem persönlichen digitalen Assistenten (PDA), einem Laptop oder tragbaren Computer mit schnurloser Funktionalität, einem Internet-Tablet, einem schnurlosen Telefon, einem Pager, einem Instant Messaging-Gerät, einem digitalen Musikspieler, einer Digitalkamera oder anderen Geräten verwendet werden, die zum schnurlosen Senden und/oder Empfangen von Information ausgelegt sein können. Das System 500 kann in jedem der folgenden Systeme verwendet werden: einem drahtlosen lokalen Netzwerk(WLAN)-System, einem drahtlosen persönlichen Netzwerk(WPAN)-System, einem Mobilfunknetz, obwohl der Bereich der vorliegenden Erfindung in dieser Beziehung nicht beschränkt ist.
Das System 500 umfasst eine Steuerung 510, ein Eingabe-/Ausgabe(I/O)-Gerät 520 (beispielsweise eine Tastatur, ein Display), einen statischen Speicher mit wahlfreiem Zugriff (SRAM) 560, einen Speicher 530 und eine schnurlose Schnittstelle 540, die über einen Bus 550 miteinander verbunden sind. Eine Batterie 580 wird in einigen Ausführungsformen verwendet. Es ist zu beachten, dass der Bereich der vorliegenden Erfindung nicht auf Ausführungsformen mit einer oder allen dieser Komponenten beschränkt ist.
Die Steuerung 510 umfasst beispielsweise einen oder mehrere Mikroprozessoren, digitale Signalverarbeitungseinheiten, Mikrocontroller o. ä. Der Speicher 530 kann zum Speichern von Nachrichten verwendet werden, die zu oder vom System 500 gesendet werden. Der Speicher 530 kann optional auch dazu verwendet werden, Befehle zu speichern, die von der Steuerung 510 während des Betriebs des Systems 500 ausgeführt werden, und er kann verwendet werden, um Bedienerdaten zu speichern. Der Speicher 530 kann durch einen oder mehrere verschiedene Speichertypen bereitgestellt werden. Beispielsweise kann der Speicher 530 jeden Typ von Speicher mit wahlfreiem Zugriff, einen flüchtigen Speicher, einen nicht-flüchtigen Speicher, wie beispielsweise einen Flash-Speicher und/oder einen Phasenwechselspeicher einschließlich des Speicherarrays 1, der hierin diskutiert wurde, umfassen.
Das I/O-Gerät 520 kann von einem Bediener zum Erzeugen einer Nachricht verwendet werden. Das System 500 verwendet die schnurlose Schnittstelle 540, um Nachrichten an und von einem schnurlosen Kommunikationsnetz mit einem Funkfrequenz(RF)-Signal zu senden und zu empfangen. Beispiele einer schnurlosen Schnittstelle 540 können eine Antenne oder einen schnurlosen Transceiver umfassen, obwohl der Bereich der vorliegenden Erfindung in dieser Beziehung nicht beschränkt ist.
Schließlich ist es klar, dass zahlreiche Variationen und Modifikationen an der bzw. dem hierin beschriebenen und dargestellten Phasenwechsel-Speicherzelle und Schreibverfahren vorgenommen werden können, die alle in den Bereich der Erfindung fallen, wie sie in den beigefügten Ansprüchen definiert ist. Insbesondere wird betont, dass der Begriff „gleichzeitiges Auswählen” hierin auch eine Situation umfassen soll, in der eine zweite Bitleitung oder eine zweite Leitung von Kacheln ausgewählt wird, während eine erste Bitleitung oder eine erste Leitung von Kacheln immer noch ausgewählt ist, wobei es nicht notwendig ist, dass die Auswahl exakt zum selben Zeitpunkt erfolgt.

Claims

Verfahren zum Zugreifen auf ein Phasenwechsel-Speichergerät, umfassend: Bereitstellen mehrerer Phasenwechsel-Speicherzellen, die an Kreuzungen mehrerer Bitleitungen und mehrerer Wortleitungen verbunden sind; Gruppieren einer ersten Untermenge von Bitleitungen in eine erste Gruppe und einer zweiten Untermenge von Bitleitungen in eine zweite Gruppe; Auswählen wenigstens einer Bitleitung aus der ersten und der zweiten Gruppe; Zuführen von Strömen an die wenigstens eine Bitleitung, die aus der ersten und der zweiten Gruppe ausgewählt ist; Auswählen einer Wortleitung; und Vorspannen der ausgewählten Wortleitung, wobei das Auswählen wenigstens einer Bitleitung in der ersten und der zweiten Gruppe das Auswählen einer ersten Bitleitung in der ersten Gruppe und, während die erste Bitleitung ausgewählt ist, das Auswählen einer zweiten Bitleitung in der zweiten Gruppe umfasst, die an der ausgewählten Wortleitung symmetrisch zur ersten Bitleitung in der ersten Gruppe in Bezug auf einen Mittelpunkt der ausgewählten Wortleitung angeordnet ist.
Verfahren gemäß Anspruch 1, bei dem das Gruppieren der ersten Untermenge von Bitleitungen und das Gruppieren der zweiten Untermenge von Bitleitungen das Gruppieren von n Bitleitungen in jeder Untermenge von Bitleitungen umfasst, und wobei das Auswählen der ersten Bitleitung in der ersten Gruppe das Auswählen einer Bitleitung BL in der ersten Gruppe umfasst und das Auswählen der zweiten Bitleitung das Auswählen einer Bitleitung BL<2n – 1 – i> in der zweiten Gruppe umfasst.
Verfahren nach Anspruch 1, das außerdem umfasst: Deselektieren der ersten und der zweiten Bitleitung; Auswählen einer dritten Bitleitung in der ersten Gruppe, die nicht die erste Bitleitung ist; und während die dritte Bitleitung immer noch ausgewählt ist, das Auswählen einer vierten Bitleitung in der zweiten Gruppe, die symmetrisch zu der dritten Bitleitung in der ersten Gruppe angeordnet ist.
Verfahren nach Anspruch 1, bei dem das Gruppieren der ersten Untergruppe von Bitleitungen und das Gruppieren der zweiten Untergruppe von Bitleitungen das Gruppieren von n Bitleitungen in jeder Untergruppe von Bitleitungen umfasst, wobei das Verfahren außerdem das Wiederholen des Schritts des Auswählen symmetrischer Bitleitungen in der ersten und zweiten Untergruppe von Bitleitungen umfasst, bis eine n-te Bitleitung in der ersten Gruppe erreicht ist.
Verfahren nach Anspruch 1, das außerdem umfasst: Gruppieren einer dritten Untergruppe von Bitleitungen in eine dritte, an die erste und zweite Gruppe angrenzende Gruppe, wobei, wenn die erste und zweite Bitleitung immer noch ausgewählt sind, eine Bitleitung in der dritten Gruppe ausgewählt wird, wobei die Bitleitung in der dritten Gruppe symmetrisch zu einer Bitleitung in der ersten oder der zweiten Gruppe angeordnet ist.
Verfahren nach Anspruch 1, das außerdem umfasst: Beschreiben von Phasenwechsel-Speicherzellen, die mit den ausgewählten Bitleitungen verbunden sind.
Verfahren nach Anspruch 1, das außerdem umfasst: Lesen von Phasenwechsel-Speicherzellen, die mit der wenigstens einen ausgewählten Bitleitung verbunden sind.
Verfahren nach Anspruch 1, das außerdem umfasst: Bereitstellen mehrerer Kacheln, die entlang einer Richtung ausgerichtet und mit einer Peripherieschaltung verbunden sind, wobei jede Kachel wenigstens eine Wortleitung umfasst; und Adressieren einer ersten Kachel und, während die erste Kachel immer noch ausgewählt ist, Auswählen einer zweiten Kachel, die entlang der Richtung symmetrisch zur ersten Kachel angeordnet sind.
Phasenwechsel-Speichergerät, umfassend: mehrere Bitleitungen (BL), umfassend eine erste Gruppe von Bitleitungen und eine zweite Gruppe von Bitleitungen; mehrere Wortleitungen (WL), welche die Bitleitungen kreuzen; mehrere Phasenwechsel-Speicherzellen, die an Kreuzungen der Bitleitungen und der Wortleitungen verbunden sind; eine erste Auswahlstufe zum Auswählen wenigstens einer Bitleitung aus der ersten und aus der zweiten Gruppe; einen Stromgenerator zum Zuführen eines Zugriffsstroms an die wenigstens eine Bitleitung, die aus der ersten und der zweiten Gruppe ausgewählt ist; eine zweite Auswahlstufe zum Auswählen einer Wortleitung; und eine Vorspannstufe zum Vorspannen der ausgewählten Wortleitung, wobei die erste Auswahlstufe Mittel zum Auswählen einer ersten Bitleitung in der ersten Gruppe und, während die erste Bitleitung immer noch ausgewählt ist, zum Auswählen einer zweiten Bitleitung in der zweiten Gruppe umfasst, welche symmetrisch zur ersten Bitleitung in der ersten Gruppe in Berg auf einen Mittelpunkt der ausgewählten Wortleitung angeordnet ist.
Phasenwechsel-Speichergerät gemäß Anspruch 9, bei dem die erste und die zweite Gruppe jeweils n Bitleitungen umfassen, und wobei die erste Auswahlstufe Mittel zum aufeinanderfolgenden Auswählen einer Bitleitung BL in der ersten Gruppe und einer Bitleitung BL<2n – 1 – i> in der zweiten Gruppe umfasst.
Phasenwechsel-Speichergerät gemäß Anspruch 9, bei dem der Stromgenerator eine Schreibstufe umfasst.
Phasenwechsel-Speichergerät gemäß Anspruch 9, bei dem der Stromgenerator eine Lesestufe umfasst.
Phasenwechsel-Speichergerät gemäß Anspruch 9, bei dem die Wortleitungen in mehrere Kacheln gruppiert sind, die entlang einer Richtung ausgerichtet und mit einer Peripherieschaltung verbunden sind, des weiteren umfassend: Mittel zum Adressieren einer ersten Kachel und zum Adressieren einer zweiten Kachel, die symmetrisch entlang der Richtung angeordnet ist, während die erste Kachel immer noch angesprochen wird.