KR101273979B1 - 저전력으로 상변화 메모리 장치에 액세스하기 위한 방법 - Google Patents

저전력으로 상변화 메모리 장치에 액세스하기 위한 방법 Download PDF

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Abstract

상변화 메모리 장치를 액세스하기 위한 방법이 제공되고, 여기서 제1 서브-다수의 비트라인들이 제1 그룹으로 그룹핑되고 제2 서브-다수의 비트라인들이 제2 그룹으로 그룹핑된다. 상기 제1 및 제2 그룹들에서 적어도 비트라인이 선택되고; 상기 선택된 비트라인들로 전류들이 공급되며, 선택된 워드라인이 바이어스된다. 상기 제1 그룹에서의 제1 비트라인을 선택하고, 상기 제1 비트라인이 선택되는 동안에 상기 선택된 워드라인 상에서 상기 제1 그룹에서의 상기 제1 비트라인과 대칭적으로 배열되는 상기 제2 그룹에서의 제2 비트라인을 선택함으로써, 비트라인들이 선택된다.

Description

저전력으로 상변화 메모리 장치에 액세스하기 위한 방법{METHOD FOR LOW POWER ACCESSING A PHASE CHANGE MEMORY DEVICE}
본 발명의 실시예들은 저전력으로 상변화 메모리 장치에 액세스하기 위한 방법에 관한 것이다.
알려진 바와 같이, 상변화 메모리들은 비트라인들과 워드라인들의 교차점에 연결된 메모리 셀들로 형성되고, 각각 메모리 요소 및 선택 요소를 포함한다. 메모리 요소는 상변화 물질, 즉 완전하게 비정질(amorphous)인 상태와 완전하게 결정질(crystalline)인 상태 사이의 전체 스펙트럼에 걸쳐서 일반적으로 전반적으로 비정질인 상태와 전반적으로 결정질인 상태 사이에서 전기적으로 스위치될 수 있는 물질로 구성된 상변화 영역을 포함한다.
상기 메모리 요소들의 상기 상변화 영역에 적합한 일반적인 물질들은 다양한 칼코겐화물(chalcogenide) 요소들이다. 오랜 시간 동안 150℃ 이상의 과도한 온도가 가해지는 경우가 아니라면, 상기 상변화 물질의 상태는 비휘발성이다. 그러므로, 메모리 요소가 결정질, 반-결정질, 비정질, 또는 반-비정질 상태로 설정되면 ― 이들 각각은 서로 다른 저항값과 관련됨 ―, 전력이 제거되더라도 재프로그램될 때까지 그 값이 유지된다. 따라서, 데이터가 상기 상변화 물질의 서로 다른 상들과 관련된 각각의 저항 레벨의 형태로 상기 메모리 요소들에 저장될 수 있다.
선택 요소들은 서로 다른 기술들에 따라 형성될 수 있고, 예컨대 그들은 다이오드들에 의해, MOS 트랜지스터들 및 바이폴라 트랜지스터들에 의해 구현될 수 있다.
도 1을 참조하면, 상변화 메모리 장치(1)는 행들 및 열들로 배열되고 열 디코더(5) 및 행 디코더(6)에 연결되는 PCM 셀들(3)의 어레이(2); 및 값들이 상기 상변화 메모리 장치(1)의 동작 상(operative phase)에 종속되는 제어 신호들(미도시)에 의해 제어될 때에 상기 열 디코더(5)를 감지 스테이지(9) 또는 기록 스테이지(10)에 연결시키는 기록/판독 선택기(8)를 포함한다.
또한, 도 1은 상기 어레이(2) 중 하나의 예시적인 PCM 셀(3)을 도시한다. 모든 PCM 셀들(3)은 동일하고, 직렬로 결합된 상변화 메모리 요소(11) 및 셀 선택기(12)를 포함한다. 도 1에서, 상기 상변화 메모리 요소(11)는 가변 저항 레벨을 갖는 저항으로서 예시된다. 도시된 실시예에서, 상기 셀 선택기(12)는 판독 및 프로그래밍/검증 동작들 동안에 각각의 상변화 메모리 요소(11)를 통해 전류가 흐르게 하도록 제어되는 PNP 바이폴라 트랜지스터이다. 각각의 상변화 메모리 요소(11)는 각각의 비트라인(15)에 직접적으로 연결되고, 상기 셀 선택기(12)를 통해 각각의 워드라인(16)에 연결된다.
PCM 셀들(3)의 그룹들은 상기 열 디코더(5) 및 행 디코더(6)에 의해서 선택적으로 어드레싱(addressing)이 가능하다. 특히, 상기 행 디코더(6)는 선택된 워 드라인들(16)을 저전압(가능한 Vss에 가깝게)에 연결하고, 선택되지 않은 워드라인을 상대적으로 고전압(일반적으로, 판독 동안에는 1.3V 및 기록 동안에는 3.8V)에 연결한다.
도 2는 상기 메모리 어레이(2)의 보다 상세한 다이어그램을 도시한다. 상기한 실시예에서, 상기 메모리 어레이(2)는 다수의 타일(tile)들(20)로 분할되고(명확성을 위해, 도 2에서는 두 개의 타일들만을 도시함), 이들 각각은 1024개의 워드라인들을 포함한다. 각각의 타일(20)은 상기 행 디코더 스테이지(6)에 속하는 고유의 로컬 행 디코더(21)에 연결된다. 전체 행 디코더(global row decoder)(22)는 상기 타일들(20)로부터 더 멀리 떨어져서 형성되고, 상기 로컬 행 디코더(21)에 대한 어드레스 신호들을 생성한다. 선택 해제될 때에, 각각의 워드라인(15)은, 상기 각각의 로컬 행 디코더(21)에 의해 제어되는 고유의 풀-다운 트랜지스터(23)를 통해서 저전압(Vss)에 연결된다.
도 3에 도시된 바와 같이, 각각의 타일(20)은 각각의 워드라인(16)에 대한 다수의 데이터를 저장할 수 있다. 도시된 예에서, 두 개의 데이터(D0, D1)가 각각의 워드라인(16)에 대해 저장되고, 각 데이터는 n 개의 비트라인들(15)에 연결된 n 개의 셀들(3)에 저장된다. 특히, 이 예에서, 비트라인들 BL<0> - BL<n-1>은 각 워드라인의 D0와 관련되고, 비트라인들 BL<n> - BL<2n-1>은 각 워드라인의 D1과 관련된다. 명료함을 위해, 각 셀(3)이 비트를 저장하는 것으로 가정하고; 이것은 비트라인들 BL<0> - BL<n-1>이 D0의 bit(0) - bit(n-1)과 관련되고, 비트라인들 BL<n> - BL<2n-1>이 D1의 bit(0) - bit(n-1)과 관련되는 것을 의미한다.
이러한 상황에서, 워드라인 상에 D0, D1을 병렬로 기록하는 것은 높은 기록 전류를 필요로 하고, 선택된 워드라인 상에 높은 전압 강하를 야기한다. 사실상, 기록 전류를 선택된 비트라인(15)에 공급함으로써 비트의 기록이 수행되고; 액세스된 셀 선택기(12)의 이득에 의해 분할되는 이러한 전류는 상기 선택된 워드라인(16)을 통해서 흐른다. 상기 셀 선택기(12)의 이득이 낮기 때문에(대략 2-3), 상기 선택된 워드라인 상에서 흐르는 전류는 상기 기록 전류 중 무시할 수 없는 부분이고, 따라서 매우 높다. 이러한 워드라인 전류는 선택된 셀의 위치에 종속되는 상기 워드라인(16) 상에서의 전압 강하를 야기하고; 따라서 어드레싱된 선택기의 제어 단자 상에서의 전압은, 선택된 워드라인(16)으로 상기 로컬 행 디코더(21)에 의해 제공되는 드라이버 전압(Vdr)에 상기 선택된 워드라인(16) 상에서의 전압 강하를 더한 것과 동일하다.
데이터 모두가 동시에 기록되려면, 선택된 워드라인 상에서의 워드라인 전류들이 합쳐지고, 이는 후술할 바와 같이 전압 강하를 더욱 증가시킨다.
예컨대, 도 3에 도시된 바와 같이, 워드라인 WL<0> 상에서 D0 및 D1 모두의 bit(0)을 동시에 기록하는 것을 고려한다. 따라서, 기록 전류들이 비트라인들 BL<0> 및 BL<n>로 공급된다.
이러한 상황에서, 비트라인 BL<0>에 연결된 셀(30)의 제어 단자 상에서의 전압이 드라이버 전압(Vdr)과 동일하게 되는데, 그 이유는 이 셀이 상기 로컬 행 디코더(21)에 매우 근접하기 때문이고, 그에 반해 비트라인 BL<n>에 연결된 셀(31)의 제어 단자 상에서의 전압은:
V1 = Vdr + ½R*Iw/β이고,
여기서, R은 상기 워드라인(16)의 저항이고, Iw는 선택된 비트라인(15)에 공급되는 기록 전류이며, β는 상기 셀 선택기(12)를 형성하는 트랜지스터의 이득이다.
이제, 도 4에 도시된 바와 같이, D0 및 D1의 bit(n-1)을 동시에 기록하는 것을 고려한다. 이러한 상황에서, 워드라인 WL<0> 상에서 비트라인 BL<n-1>로부터 상기 로컬 행 디코더(21)로 흐르는 전류는, 비트라인들 BL<n-1> 및 BL<2n-1> 모두에 의해 주입되는 전류들의 합을 상기 이득 β로 나눈 것(2Iw/β)이다. 이러한 상황에서, 비트라인 BL<n-1>에 연결된 셀(32)의 제어 단자 상에서의 전압(V2)은 상기 드라이버 전압(Vdr)과, 상기 로컬 행 디코더 및 비트라인 BL<n-1> 사이에서 포함된 워드라인의 부분에 걸친 전압 강하를 합한 것이고, 따라서:
V2 = Vdr + ½R(2Iw/β) = Vdr + R*Iw/β.
비트라인 BL<2n-1>에 연결된 셀(33)의 제어 단자 상에서의 전압(V3)은 V2와, 전류 Iw/β 때문에 비트라인 BL<2n-1> 및 비트라인 BL<n-1> 사이에서 포함된 선택된 워드라인 WL<0>의 부분에 걸친 전압 강하를 합한 것과 동일하다. 따라서:
V3 = Vdr + R*Iw/β + ½R*Iw/β = Vdr + (3/2)R*Iw/β.
따라서, 상기한 최악의 경우에는, 기록될 셀들(3)이 각각의 데이터에 대한 상기 로컬 행 디코더(21)로부터 가장 먼 위치에 있을 때에, 상기 선택된 워드라인 을 따라 흐르는 전류는 상기 선택된 워드라인 상에서 매우 높은 전압 강하를 발생시킬 수도 있다.
그러므로, 두 개의 데이터를 병렬로 기록하는 것은 메모리 어레이에서 상당한 소실(dissipation)을 야기할 수 있고, 이는 하나 이상의 데이터를 동시에 기록하는 것을 방해한다.
따라서, 본 발명의 목적은 상기한 문제를 해결하기 위한 것이고, 특히 각 시간에 둘 이상의 데이터를 병렬로 기록할 수 있도록 하는 것이다.
본 발명의 실시예에 따르면, 상변화 메모리 장치에 액세스하기 위한 방법들 및 상변화 메모리 장치가 제공된다.
상기의 기술적 과제를 해결하기 위한 상변화 메모리 장치에 액세스하기 위한 방법은, 다수의 비트라인들 및 다수의 워드라인들의 교차점들에 연결된 다수의 상변화 메모리 셀들을 제공하는 단계; 제1 서브-다수의 비트라인들을 제1 그룹으로, 그리고 제2서브-다수의 비트라인들을 제2 그룹으로 그룹핑하는 단계; 상기 제1 및 제2 그룹들에서 적어도 비트라인을 선택하는 단계; 상기 선택된 비트라인들에 전류들을 공급하는 단계; 및 선택된 워드라인을 바이어싱하는 단계를 포함하고, 상기 제1 및 제2 그룹들에서 적어도 비트라인을 선택하는 단계는, 상기 제1 그룹에서 제1 비트라인을 선택하는 단계, 및 상기 제1 비트라인이 선택되는 동안에 상기 선택된 워드라인 상에서 상기 제1 그룹에서의 상기 제1 비트라인과 대칭적으로 배열되는 상기 제2 그룹에서의 제2 비트라인을 선택하는 단계를 포함한다.
또한, 상기의 기술적 과제를 해결하기 위한 상변화 메모리 장치는, 비트라인들의 제1 그룹 및 비트라인들의 제2 그룹을 포함하는 다수의 비트라인들(BL); 상기 비트라인들과 교차하는 다수의 워드라인들(WL); 상기 비트라인들 및 상기 워드라인 들의 교차점들에 연결된 다수의 상변화 메모리 셀들; 상기 제1 및 제2 그룹들에서 적어도 비트라인을 선택하기 위한 선택 스테이지; 상기 선택된 비트라인들에 액세스 전류를 공급하는 전류 발생기; 및 선택된 워드라인을 바이어싱하기 위한 바이어싱 스테이지를 포함하고, 상기 선택 스테이지는, 상기 제1 그룹에서 제1 비트라인을 선택하고 상기 제1 비트라인이 여전히 선택되는 동안에 상기 제1 그룹에서의 상기 제1 비트라인과 대칭적으로 배열되는 제2 비트라인을 상기 제2 그룹에서 선택하기 위한 수단을 포함한다.
도 5 및 도 6을 참조하면, 어레이(2)의 메모리 셀들(3)을 병렬로 액세스하는 본 발명은, 선택된 워드라인에 흐르는 최악의 경우의 전류를 최소화하기 위해서 각 데이터에 대해 어드레싱된 셀들의 상대적 위치를 가변시키는 것을 기초로 한다.
특히, 각각의 데이터 내에서 동일한 상대적 위치에 있는 셀들을 동시에 액세스하는 대신에, 도 5에 도시된 바와 같이 D0(비트라인 BL<0>에 연결됨)의 가장 가까운 셀(30)이 액세스될 때에 D1(비트라인 BL<2n-1>에 연결됨)의 가장 먼 셀(33)이 액세스되도록 순서가 역전된다.
또한, 도 6에 도시된 바와 같이, D0(비트라인 BL<n-1>에 연결됨)의 가장 먼 셀(32)이 액세스될 때에 D1의 가장 가까운 셀(31)이 액세스된다.
이러한 경우에, 비트라인 BL<0>에 연결된 셀(30)의 제어 단자 상에서의 전압 은 다시 드라이버 전압(Vdr)과 동일하다. 비트라인 BL<2n-1>에 연결되는 셀(33)의 제어 단자 상에서의 전압(V4)은, 드라이버 전압(Vdr)과, 워드라인 WL<0> 상에서 비트라인 BL<2n-1>으로부터 상기 로컬 행 디코더(21)로 흐르는 단일의 전류(Iw/β) － 셀(33)을 통해 주입됨 － 에 기인한 전압 강하를 합한 것에 불과하다. 따라서:
V4 = Vdr + R*Iw/β = V2
비트라인들 BL<n-1> 및 BL<n>에 연결된 셀(32 및 33)의 제어 단자들 상에서의 전압(V5)은 워드라인 WL<0>의 오직 절반을 따라 흐르는 두 전류들(Iw/β)의 합이다. 따라서:
V5 = Vdr + ½R(2Iw/β) = Vdr + R*Iw/β = V4 < V3.
일반적으로, 비트라인 BL<i>와 관련된 비트를 기록하는 것은 비트라인 BL<2n-i>와 관련된 비트를 기록하는 것과 동시에 수행될 수 있다. 실제로, 워드라인의 중간점에 대해 대칭적으로 배열된 셀들이 동시에 액세스된다.
도 8은 상기한 방법에 따라서 타일 내의 두 개의 데이터의 비트들 모두를 기록하기 위해 이용가능한 단계들을 나타내는 순서도를 도시한다.
바람직하게, 판독 동안에 상기 메모리 셀들(3)은 대칭적인 셀들(3)을 선택하는 동일한 방법을 이용하여 액세스된다.
이러한 해결책을 이용하면, 선택된 워드라인 상에서의 최악의 경우의 전압이 도 3 및 도 4에서의 기록 기술을 이용하는 경우보다 더 작아진다. 상세하게, 전압 감소(DV)는:
DV = V3 - V4 = Vdr + (3/2)R*Iw/β - (Vdr+R*Iw/β) = ½R*Iw/β.
예컨대, Vdr = 0.3V, R = 1000Ω, Iw = 500μA 및 β= 2이면, 획득 가능한 전압 감소(DV)는 0.125mV이다.
동일한 해결책이, 도 7에 도시된 바와 같이 타일(20)의 양쪽에 배열된 두 개의 로컬 행 디코더들(21a, 21b)을 갖는 메모리 장치들에도 적용될 수 있다.
이러한 상황에서, 셀들(30 및 33)의 제어 단자들 상에서의 전압들은 모두 Vdr과 동일하고, 셀들(32 및 31)의 제어 단자들 상에서의 전압들(V6)은:
V6 = Vdr + ½RIw/β < V4
이 경우에, 전압 감소(DV)는:
DV = RIw/β.
동일한 기술이 동일한 워드라인 상에서 세 개 이상의 데이터를 기록하는 것에 또한 적용될 수 있다. 예컨대, D0의 비트라인 BL<i>와 관련된 비트가 기록될 때에, 세 개의 데이터(D0, D1 및 D2)를 기록하기 위해서, D1의 BL<2n-1-i> 및 D2의 BL<3n-1-i>과 관련된 비트들이 동시에 기록될 수 있다. 대안적으로, D0의 비트라인 BL<i>과 관련된 비트가 기록될 때에, D1의 BL<2n-1-i> 및 D2의 BL<2n+i>과 관련된 비트들(또는, D1의 BL<n+i> 및 D2의 BL<3n-1-i>와 관련된 비트들)이 동시에 기록될 수 있고, 이는 선택된 워드라인 상에서의 최대 전압 강하를 감소시킨다.
상기 입증된 바와 같이, 본 발명에 따른 액세스 방법은 선택된 워드라인들을 따라 흐르는 전류, 및 이러한 워드라인들에 걸친 전압 강하를 감소시킨다. 결과적 으로, 본 발명에 따른 메모리 장치는 낮은 소실(dissipation)을 갖는다.
도 9 및 도 10은, 비트라인들에 대해 상기한 동일한 접근법을 이용하여, 상변화 메모리 장치(1)의 서로 다른 타일들(20)에 어드레싱하는 가능한 방법들을 도시한다. 여기서, 로컬 행 디코더들(21)은 도시되지 않았으며, 주변 블록(25)은 상기 상변화 메모리 장치(1)의 동작을 위해 필요한 다른 회로들 － 행 및 열 디코더들을 포함함 － 을 나타낸다. 타일들(20) 쌍이 동일한 수평선 상에 배열되고, 몇몇 타일들(20) 쌍은 서로 중첩된다. 여기서, 각 타일(20)은 임의의 개수의 워드라인들을 포함할 수 있고, 타일들(20) 쌍 각각의 하나의 워드라인은 한 번에 어드레싱된다.
구체적으로, 도 9에서, 상기 주변 블록(25)에 가장 근접한 타일들(20) 쌍이 액세스될 때에, 주변 블록(25)으로부터 가장 먼 타일들(20) 쌍이 또한 액세스된다. 대신 두 번째로 근접한 타일들(20) 쌍이 액세스될 때에(도 10), 타일들의 다른 중간 쌍(상기 주변 블록(25)으로부터 세 번째 라인)이 또한 액세스된다. 일반적으로, 타일들(20)의 m 개의 쌍들이 제공되면, i번째 쌍(상기 주변 블록(25)으로부터 순서로)이 액세스될 때에 (m-i+1) 번째 쌍이 액세스된다.
그 결과, 필요한 전력 또는 다른 이유들 때문에, 모든 타일들에 동시에 액세스하는 것이 가능하지 않을 때에 비트라인들을 따른 전압 강하가 감소될 수 있다.
도 11을 참조하면, 본 발명의 실시예에 따른 시스템(500)의 일부가 도시된다. 시스템(500)은 무선 장치들, 예컨대 개인 휴대 단말(PDA), 무선 능력이 구비된 랩탑 또는 휴대용 컴퓨터, 웹 타블렛, 무선 전화기, 페이저, 인스턴트 메시징 장치, 디지털 음악 재생기, 디지털 카메라, 또는 정보를 전송하거나 그리고/또는 수신하도록 적용가능할 수 있는 다른 장치들에서 이용될 수 있다. 시스템은 다음의 시스템들 중 임의의 것에서 이용될 수 있다: 무선 로컬 영역 네트워크(WLAN) 시스템, 무선 개인 영역 네트워크(WPAN) 시스템, 셀룰러 네트워크 －본 발명의 범위가 이에 한정되지는 않음 －.
시스템(500)은 컨트롤러(510), 입력/출력(I/O) 장치(520)(예컨대, 키패드, 디스플레이), 정적 랜덤 액세스 메모리(SRAM)(560), 메모리(530), 및 버스(550)를 통해 서로 결합된 무선 인터페이스(540)를 포함한다. 몇몇 실시예들에서는 배터리(580)가 이용된다. 본 발명의 범위가 이러한 요소들 중 임의의 것 또는 모두를 포함하는 실시예들에 한정되지 않음을 유념해야 한다.
예컨대, 컨트롤러(510)는 하나 이상의 마이크로프로세서들, 디지털 신호 프로세서들, 마이크로컨트롤러들 등을 포함한다. 메모리(530)는, 시스템(500)으로 전송되거나 또는 시스템(500)에 의해 전송되는 메시지들을 저장하는데에 이용될 수 있다. 또한, 메모리(530)는, 시스템(500)의 동작 동안에 컨트롤러(510)에 의해 실행되는 명령들을 저장하는데에 이용될 수 있고, 사용자 데이터를 저장하는데에 이용될 수 있다. 메모리(530)는 하나 이상의 서로 다른 타입의 메모리에 의해 제공될 수 있다. 예컨대, 메모리(530)는 임의의 타입의 랜덤 액세스 메모리, 휘발성 메모리, 플래시 메모리 및/또는 상기한 메모리 어레이(1)를 포함하는 상변화 메모리와 같은 비 휘발성 메모리를 포함할 수 있다.
I/O 장치(520)는 메시지를 생성하기 위해 사용자에 의해 이용될 수 있다. 시스템(500)은, 무선 주파수(RF) 신호를 이용하여 무선 통신 네트워크로부터 메시지들을 수신하고 무선 통신 네트워크로 메시지들을 전송하기 위해서 무선 인터페이스(540)를 이용한다. 무선 인터페이스(540)의 예들은 안테나 또는 무선 트랜시버를 포함할 수 있지만, 본 발명의 범위가 이것들에 제한되는 것은 아니다.
마지막으로, 본 명세서에서 기술된 상변화 메모리 셀 및 기록 프로세스에 다양한 변화들 및 수정들이 만들어질 수 있고 이것들 모두가 첨부된 청구항들에서 정의되는 바와 같이 본 발명의 범위 내에 있음이 명백하다. 특히, 본 명세서에서 용어 "동시에 선택함"은 타일들의 제1 비트라인 또는 제1 라인이 여전히 선택되는 동안 타일들의 제2 비트라인 또는 제2 라인이 선택되는 상황을 포함하는 것으로 의도되고, 필수적으로 이러한 선택이 정확하게 동일한 시간에 발생하는 것을 포함하려는 의도는 아니다.
본 발명의 이해를 위해, 첨부된 도면들을 참조하여 비 제한적인 예로서 본 발명의 실시예들이 기술된다.
도 1은 상변화 메모리 장치의 일반적인 구조를 도시한다.
도 2는 도 1의 메모리 장치의 메모리 어레이의 구조를 도시한다.
도 3 및 도 4는 도 2의 메모리 어레이의 일 부분의 다이어그램이고, 기록 동안에 서로 다른 셀들의 선택을 도시한다.
도 5 및 도 6은 도 2의 메모리 어레이의 일 부분의 다이어그램이고, 본 발명의 실시예에 따라 기록 동안에 서로 다른 셀들의 선택을 도시한다.
도 7은 서로 다른 메모리 어레이의 일 부분의 다이어그램이고, 본 발명의 실시예에 따라 기록 동안에 서로 다른 셀들의 선택을 도시한다.
도 8은 두 개의 데이터를 동시에 기록하는 경우에, 본 발명의 실시예에 따라 기록될 셀들을 어드레싱하기 위한 기본적 단계들을 설명하는 순서도이다.
도 9 및 도 10은 두 개의 서로 다른 동작 상태들에서, 메모리 어레이를 개략적 도시한다.
도 11은 본 발명의 다른 실시예의 시스템을 도시한다.

Claims (13)

  1. 상변화 메모리 장치에 액세스하기 위한 방법으로서,
    다수의 비트라인들 및 다수의 워드라인들의 교차점들에 연결된 다수의 상변화 메모리 셀들을 제공하는 단계;
    제1 서브-다수의 비트라인들을 제1 그룹으로, 그리고 제2 서브-다수의 비트라인들을 제2 그룹으로 그룹핑하는 단계;
    상기 제1 및 제2 그룹들로부터 적어도 하나의 비트라인을 선택하는 단계;
    상기 제1 및 제2 그룹들로부터 선택된 상기 적어도 하나의 비트라인에 전류들을 공급하는 단계;
    워드라인을 선택하는 단계; 및
    상기 선택된 워드라인을 바이어싱하는 단계
    를 포함하고,
    상기 제1 및 제2 그룹들로부터 적어도 하나의 비트라인을 선택하는 단계는, 상기 제1 그룹에서 제1 비트라인을 선택하는 단계, 및 상기 제1 비트라인이 선택되는 동안에 상기 선택된 워드라인 상에서 상기 제1 그룹에서의 상기 제1 비트라인과 대칭적으로 배열되는 상기 제2 그룹에서의 제2 비트라인을 선택하는 단계를 포함하는,
    상변화 메모리 장치에 액세스하기 위한 방법.
  2. 제1항에 있어서,
    제1 서브-다수의 비트라인들을 그룹핑하는 단계 및 제2 서브-다수의 비트라인들을 그룹핑하는 단계는, 각각의 서브-다수의 비트라인들에서 n 개의 비트라인들을 그룹핑하는 단계를 포함하고,
    상기 제1 그룹에서 상기 제1 비트라인을 선택하는 단계는 상기 제1 그룹에서 비트라인 BL<i>을 선택하는 단계를 포함하고, 상기 제2 비트라인을 선택하는 단계는 상기 제2 그룹에서 비트라인 BL<2n-1-i>을 선택하는 단계를 포함하는,
    상변화 메모리 장치에 액세스하기 위한 방법.
  3. 제1항에 있어서,
    상기 제1 및 제2 비트라인들을 선택 해제하는 단계, 상기 제1 그룹에서 상기 제1 비트라인과 상이한 제3 비트라인을 선택하는 단계, 및 상기 제3 비트라인이 여전히 선택되는 동안에 상기 제1 그룹에서의 상기 제3 비트라인과 대칭적으로 배열되는 상기 제2 그룹에서의 제4 비트라인을 선택하는 단계를 더 포함하는,
    상변화 메모리 장치에 액세스하기 위한 방법.
  4. 제1항에 있어서,
    제1 서브-다수의 비트라인들을 그룹핑하는 단계 및 제2 서브-다수의 비트라인들을 그룹핑하는 단계는, 각각의 서브-다수의 비트라인들에서 n 개의 비트라인들을 그룹핑하는 단계를 포함하고,
    상기 방법은, 상기 제1 그룹에서 n 번째의 비트라인에 도달할 때까지 상기 제1 및 제2 서브-다수의 비트라인들에서 대칭적인 비트라인들을 선택하는 단계를 반복하는 단계를 더 포함하는,
    상변화 메모리 장치에 액세스하기 위한 방법.
  5. 제1항에 있어서,
    상기 방법은, 상기 제1 및 제2 그룹들에 인접한 제3 그룹에서 제3 서브-다수의 비트라인들을 그룹핑하는 단계; 및 상기 제1 및 제2 비트라인들이 여전히 선택될 때에 상기 제3 그룹에서 비트라인을 선택하는 단계를 더 포함하고, 상기 제3 그룹에서의 상기 비트라인은 상기 제1 또는 제2 그룹에서의 비트라인에 대칭적으로 배열되는,
    상변화 메모리 장치에 액세스하기 위한 방법.
  6. 제1항에 있어서,
    상기 선택된 비트라인들에 연결된 상변화 메모리 셀들을 기록하는 단계
    를 더 포함하는,
    상변화 메모리 장치에 액세스하기 위한 방법.
  7. 제1항에 있어서,
    상기 선택된 적어도 하나의 비트라인에 연결된 상변화 메모리 셀들을 판독하는 단계
    를 더 포함하는,
    상변화 메모리 장치에 액세스하기 위한 방법.
  8. 제1항에 있어서,
    일 방향을 따라 정렬되고 주변 회로에 결합되는 다수의 타일들을 제공하는 단계 － 각각의 타일은 적어도 하나의 워드라인을 포함함 －; 및
    제1 타일을 어드레싱하고, 상기 제1 타일이 여전히 선택되는 동안에 상기 방향을 따라 상기 제1 타일과 대칭적으로 배열되는 제2 타일들을 선택하는 단계
    를 더 포함하는,
    상변화 메모리 장치에 액세스하기 위한 방법.
  9. 비트라인들의 제1 그룹 및 비트라인들의 제2 그룹을 포함하는 다수의 비트라인들(BL);
    상기 비트라인들과 교차하는 다수의 워드라인들(WL);
    상기 비트라인들 및 상기 워드라인들의 교차점들에 연결된 다수의 상변화 메모리 셀들;
    상기 제1 및 제2 그룹들로부터 적어도 하나의 비트라인을 선택하기 위한 제1 선택 스테이지;
    상기 제1 및 제2 그룹들로부터 선택된 상기 적어도 하나의 비트라인에 액세스 전류를 공급하는 전류 발생기;
    워드라인을 선택하기 위한 제2 선택 스테이지; 및
    상기 선택된 워드라인을 바이어싱하기 위한 바이어싱 스테이지
    를 포함하고,
    상기 제1 선택 스테이지는, 상기 제1 그룹에서 제1 비트라인을 선택하고 상기 제1 비트라인이 여전히 선택되는 동안에 상기 제1 그룹에서의 상기 제1 비트라인과 대칭적으로 배열되는 제2 비트라인을 상기 제2 그룹에서 선택하기 위한 수단을 포함하는,
    상변화 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 및 제2 그룹들은 각각 n 개의 비트라인들을 포함하고, 상기 제1 선택 스테이지는 상기 제1 그룹에서의 비트라인 BL<i> 및 상기 제2 그룹에서의 비트라인 BL<2n-1-i>을 순차적으로 선택하기 위한 수단을 포함하는,
    상변화 메모리 장치.
  11. 제9항에 있어서,
    상기 전류 발생기는 기록 스테이지를 포함하는,
    상변화 메모리 장치.
  12. 제9항에 있어서,
    상기 전류 발생기는 감지 스테이지를 포함하는,
    상변화 메모리 장치.
  13. 제9항에 있어서,
    상기 워드라인들은, 일 방향을 따라 정렬되고 주변 회로에 결합되는 다수의 타일들로 그룹핑되고,
    상기 상변화 메모리 장치는 제1 타일을 어드레싱하고 상기 제1 타일이 여전히 어드레싱되는 동안에 상기 방향을 따라 대칭적으로 배열되는 제2 타일들을 어드레싱하기 위한 수단을 더 포함하는,
    상변화 메모리 장치.
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