CN104718575B - 用于补偿单端感测放大器中pvt变化的参考电路 - Google Patents

Abstract

本发明涉及一种半导体存储器件，该半导体存储器件包括：‑用于读取从存储器阵列中选定的存储单元感测到的数据的单端感测放大器(SA)电路，该感测放大器具有用于馈入参考信号(REF)的第一节点(N1)、耦接到位线(BL)的第二节点(N2)以及负责在感测操作期间放大所选定的存储单元的内容的感测晶体管(T2、T3)；‑参考电路(R)，其具有感测晶体管(T2,T3)的复制晶体管(T’2,T’3)，并且还包括被设计为使得每个复制晶体管在稳定的操作点操作的调节网络(OP1、T’5；OP2)，并且其中，所述调节网络产生施加于感测放大器电路的控制电压。

Description

用于补偿单端感测放大器中PVT变化的参考电路

技术领域

本发明涉及一种包括单端感测放大器的半导体存储器件，并且更具体地，涉及提供一种参考电路，该参考电路产生要施加于感测放大器的控制信号以便将操作条件变化的影响减到最小。

背景技术

各种感测放大器中的内存读取操作都是通过将输入数据与参考信号进行比较以决定输入数据逻辑状态来实现的。传统的差分感测放大器与两个位线连接，一个位线提供要读取的数据，而另一个位线用于参考电压生成。被耦接到单个位线的单端感测放大器被用于诸如动态随机访问存储器(DRAM)设计的存储器设计中。

特定类型的单端感测放大器采用具有两个输入/输出节点的感测放大器，其中一个节点被耦接到输入数据线(位线)，并且另一个节点用于针对读操作过程馈入参考信号。图1示出了由申请人提出并且先前在公开EP 2 365 487 A2中描述的此种单端感测放大器的例子。它包括两个分支，每个分支都具有串联连接的PMOS晶体管和NMOS晶体管，形成交叉耦接的逆变器。晶体管是具有可单独控制的第一控制栅极和第二控制栅极的双栅晶体管。第一分支包括在电源V4和V3之间与NMOS晶体管T3串联的PMOS晶体管T4，并且第二分支包括在电源V1和V2之间与NMOS晶体管T2串联的PMOS晶体管T1。晶体管T1和T2的第一栅极连接在一起(由第二分支形成的逆变器的输入端)并且连接到晶体管T3和T4之间的中间节点(由第一分支形成的逆变器的输出端)，由此形成用于馈入参考信号REF的感测放大器的第一输入/输出节点N1。晶体管T3和T4的第一栅极连接在一起(由第一分支形成的逆变器的输入端)并且连接到晶体管T1和T2之间的中间节点(由第二分支形成的逆变器的输出端)，由此形成耦接到位线BL的感测放大器的第二输入/输出节点N2。

由于这样的电路是不对称的事实而产生问题。考虑到各自晶体管的尺寸(T1与T4相比，并且T2与T3相比)，确实两个分支可具有不同的设计。此外，第一节点N1和第二节点N2按照不同的方式操作，并且具有不同的负载(其中节点N1和节点N2二者都是输入或都是输出)。此外，在感测过程中，所有晶体管的操作点通常彼此不同(T1与T4相比，T2与T3相比)。因此，为了保证电路的正确操作，晶体管的宽度和长度必须被完全地设计(并且T1和T4、T2和T3可以分别有意地不同)。参考、偏差和电源电压也必须明确地定义和很好的控制。

然而，实际上，所有这些参数和晶体管性能(电流驱动能力、阈值电压、跨导、漏极电导等)很容易变化(PVT：工艺、电压、温度)。因为单端感测放大器是非对称电路，因此PVT诱发的变化在两个分支中彼此之间不补偿，并且可导致电路故障。

发明内容

本发明的目的在于提供一种不易于PVT变化的单端感测放大器。

在这方面，根据第一方面，本发明涉及一种半导体存储器件，该半导体存储器件包括：

-单端感测放大器电路，用于读取从在存储器阵列中选定的存储单元感测到的数据，该感测放大器具有用于馈入参考信号的第一节点、耦接到位线的第二节点以及在感测操作期间负责放大所选定的存储单元的内容的感测晶体管，

-参考电路，具有所述感测晶体管的复制晶体管，并且还包括被设计为在稳定的操作点操作每一个复制晶体管的调节网络，并且其中，所述调节网络产生被施加于所述感测放大器电路的控制电压。

尽管是非限制性的，所述存储器件的其他优选方面如下：

-所述参考电路的所述调节网络被设计用于将每一个复制晶体管的操作点设置为等于相应的感测晶体管在由所述感测放大器电路执行的选定的存储单元的感测操作开始时的操作点，所述感测操作开始时的操作点在以下条件下被限定，即，在所述位线上感测到的电压对应于如果逻辑“1”被存储在所选定的存储单元时在所述位线上感测到的电压与如果逻辑“0”被存储在所选定的存储单元时在所述位线上感测到的电压之间的平均值；

-由所述调节网络产生的所述控制电压被施加于所述参考电路中的复制晶体管的一个端子，并且被施加于所述感测放大器电路中的相应感测晶体管的相应端子；

-所述感测放大器电路和所述参考电路都具有第一电路分支和第二电路分支，每一个所述分支都具有串联连接的至少一个第一导电类型的第一晶体管和第二导电类型的第二导电晶体管，其中，所述感测放大器电路的各个分支的所述第二晶体管是感测晶体管，并且其中，所述参考电路的各个分支的所述第二晶体管是所述感测放大器的各个分支的所述第二晶体管的复制晶体管；

-所述参考电路的所述调节网络包括第一调节回路，该第一调节回路被设计为将所述参考电路中的所述第二分支的所述复制晶体管的漏极电压保持在与感测操作开始时数据线上的电压电平相对应的电压电平；

-所述感测晶体管和所述复制晶体管是具有第一控制栅极和第二控制栅极的双栅晶体管，并且所述参考电路的所述调节网络包括第二调节回路，该第二调节回路被设计为驱动所述第一分支的所述复制晶体管的所述第二控制栅极，以便使第一分支的复制晶体管与第二分支的复制晶体管之间的电流比等于感测操作开始时第一分支的感测晶体管与第二分支的感测晶体管之间的电流比；

-所述第二调节回路产生控制电压，该控制电源被施加于所述参考电路的所述第一分支的所述复制晶体管的所述第二控制栅极和所述感测放大器电路的所述第一分支的所述感测晶体管的所述第二控制栅极；

-在所述参考电路的所述分支中布置所述第一导电类型的至少一个第一晶体管以形成电流镜；

-所述复制晶体管与对应的感测晶体管具有相同的长度以及相同的宽度比；

-所述存储器件具有多个感测放大器电路，所述多个感测放大器电路被布置为感测放大器电路条带(STSA)。

本发明还涉及包括根据其第一方面的半导体器件的半导体存储器，并且还涉及操作根据其第一方面的半导体存储器件的过程，该过程包括以下步骤：

-在稳定的操作点操作每个复制晶体管，

-在所述参考电路中产生控制电压并且将所述控制电压施加于所述感测放大器电路。

附图说明

通过阅读下面对优选实施方式的详细描述，本发明的其他方面、目的和优点将变得更加明显，优选实施方式作为非限制性示例子并参照附图给出，其中：

-图1，如上所述，示出了在公开EP 2 365 487 A2中介绍的单端感测放大器；

-图2示出了根据本发明的、包括单端感测放大器电路和用于补偿PVT变化影响的参考电路的半导体存储器件的第一实施方式；

-图3示出了根据本发明的、包括单端感测放大器电路和用于补偿PVT变化影响的参考电路的半导体存储器件的第二实施方式；

-图4和图5示出了根据本发明的、包括单端感测放大器电路和用于补偿PVT变化影响的参考电路的半导体存储器件的可能布局；

-图6a和图6b示出了可在本发明的半导体存储器件中使用的级联电流镜；

-图7a、图7b和图7c示出了可在本发明的半导体存储器件中使用的简单的运算放大器，或可用作非常简单的运算放大器的基本差分级；

-图8示出了根据本发明的半导体存储器件的另一可能实施方式。

具体实施方式

本发明涉及一种包括参考电路和耦接到该参考电路的多个单端感测放大器电路的半导体存储器件。简而言之，该参考电路被设计和操作以产生馈送到感测放大器电路的控制信号以补偿各种PVT变化诱发的漂移并维持与PVT变化无关的感测放大器电路的正确操作。

为了便于表示，图2示出了被耦接到参考电路R的单个感测放大器电路SA。然而，应当理解，参考电路R被耦接到多个感测放大器电路(1000个感测放大器电路的量级或更多)。连接到一个参考电路的感测放大器的数量可根据PVT变化的局部梯度进行优化。

至于感测放大器电路SA，参考电路R的晶体管是具有可单独控制的第一控制栅极和第二控制栅极的双栅晶体管。

每个双栅晶体管都可以是具有后控制栅极(back control gate)的双栅晶体管，该后控制栅极在SeOI(绝缘体上半导体)衬底的掩埋的绝缘层下方。后控制栅极优选地充当用于前栅极相关的阈值电压修正的第二控制栅极。

在下面的描述中，参照前栅极和后栅极作为这种双栅晶体管第一控制栅极和第二控制栅极的示例。总之，本发明不限制于这种特定示例，并且包含其他双栅晶体管，诸如鳍式双栅晶体管。

因此，应当理解，本发明可以在以下技术上实现：PDSOI(部分耗尽绝缘体上硅)、FDSOI(全部耗尽绝缘体上硅)以及FinFET和其他类型的双栅晶体管。FDSOI证明是有益的，因为其允许比大块(bulk)小的每功能面积。

为了读取从在存储器阵列中选定的存储单元中感测到的数据而提供的感测放大器电路SA类似于图1的感测放大器电路。具体地，它包括两个输入/输出节点N1、N2，其中第一节点N1用于馈入参考信号REF，并且第二节点N2被耦接到位线BL。感测放大器电路SA还包括所谓的感测晶体管T2、T3，它们是那些在感测操作期间主要负责做决定的感测晶体管，特别是它们在感测操作期间负责放大选定的存储单元的内容并且数字化从那个过程中接收到的信号。

参考电路R是感测放大器电路SA的复本。它因此包括两个电路分支，所述分支中的每一个都具有串联连接的至少一个第一导电类型的第一晶体管T’1、T’4和第二导电类型的第二晶体管T’2、T’3。更具体地，参考电路R的每一个分支的第二晶体管T’2、T’3是感测放大器电路SA中的相应感测晶体管T2、T3的复制晶体管。优选地，复制晶体管T’2、T’3与相应的感测晶体管T2,T3具有相同的长度以及相同的宽度比(width(T’3)/width(T3)＝width(T’2)/width(T2))。

参考电路R与感测放大器的不同之处在于参考电路R的分支中的第一晶体管T’1、T’4被布置成形成电流镜。电流镜确保了在执行感测操作开始时，参考电路R的分支之间的电流比等于感测放大器电路SA的分支之间的电流比，条件是在所述开始时感测到的信号是与感测到逻辑“1”相关的信号和感测到逻辑“0”相关的信号的平均值。

晶体管T’1和T’4的尺寸和各自的宽度比可以与晶体管T1和T4的同一特性不同，这是因为考虑到它们的前栅电压，T’1和T’4在不同的操作点操作。然而，它们的宽度的选择是简单的，因为在没有PVT变化相关影响的感测放大器电路仿真中，分支之间期望的电流比是众所周知的。当T’2的操作点如下面要解释的那样被很好地限定时，电流本身的绝对值被很好地限定。晶体管的操作点是指所述晶体管的操作条件，尤其是前栅电压和漏极电压的值。

参考电路R与感测放大器电路SA的不同之处还在于它还包括被设计用来在稳定的操作点操作每个复制晶体管T’2、T’3的调节网络。更具体地，调节网络被设计成，为每个复制晶体管T’2、T’3设置等于由感测放大器电路SA执行的存储单元感测操作开始时的预充电操作之后相应的感测晶体管T2、T3的稳定操作点。在本公开的上下文中，所述“感测操作开始时的操作点”是在感测操作开始时在位线BL上感测到的电压对应于如果逻辑“1”存储在选定的存储单元中在位线上感测到的电压和如果逻辑“0”存储在选定的存储单元中在位线上感测到的电压之间的平均值的条件下定义的。

参考电路R的调节网络还被设计为产生被施加于感测放大器电路SA的控制电压。如下面所例示的，调节网络产生控制电压，该控制电压被施加于参考电路R的复制晶体管的一个端子并且被施加于耦接到参考电路R的感测放大器电路中的相应感测晶体管的相应端子。

调节网络包括具有第一运算放大器OP1和调节晶体管T’5的第一调节回路。第一运算放大器OP1具有非反相输入，该非反相输入被施加参考位线电压V_BL*并且耦接到复制晶体管T’3的前栅极。第一运算放大器OP1还包括耦接到复制晶体管T’2的漏极和调节晶体管T’5源极的反相输入。第一运算放大器OP1的输出施加于感测晶体管T’5的前栅极，感测晶体管T’5被插入到T’1和T’2的串联连接之间。参考位线电压V_BL*对应于在执行存储单元的内容的感测操作开始时的预充电操作之后的位线电压，即，如果逻辑“1”存储在所感测的存储单元中在位线上感测到的电压和如果逻辑“0”存储在所感测的存储单元中在位线上感测到的电压之间的平均值。

第一调节回路因此被设计为使施加于第一分支复制晶体管T’3的前栅极和施加于第二分支复制晶体管T’2的漏极的电压保持在电压电平V_BL*，该电压电平V_BL*对应于感测操作开始时位线上的电压电平，其中位线电压等于感测到逻辑“1”时的位线电压与感测到逻辑“0”时的位线电压之间的平均值。

调节网络包括具有第二运算放大器OP2的第二调节回路，第二运算放大器OP2带有被施加参考电压V_REF的非反相输入以及耦接到晶体管T’3漏极的反相输入。第二运算放大器OP2的输出施加于复制晶体管T’3的后栅极。参考电压V_REF对应于执行感测操作开始时的预充电操作之后感测放大器的第一节点N1处的电压。在图2的实施方式中，参考电压V_REF直接施加于复制晶体管T’2的前栅极。

这个第二调节回路因此被设计为使参考电路R的第一分支复制晶体管T’3的漏极处的电压保持在电压电平V_REF，该电压电平V_REF对应于执行感测操作开始时的预充电操作之后感测放大器电路SA的输入节点N1处的电压。这是通过驱动参考电路R第一分支复制晶体管T’3的后栅极以使得在感测开始时参考电路R的第一分支复制晶体管T’3和参考电路R的第二分支复制晶体管T’2之间的电流比等于感测放大器电路SA的第一分支感测晶体管T3和感测放大器电路SA的第二分支感测晶体管T2之间的电流比而完成的，条件是向位线BL施加电压，该电压对应于位线上从单元内存储的逻辑“1”获得的电压和位线上从单元内存储的逻辑“0”获得的电压之间的平均值。

在本发明的半导体存储器件中，调节网络产生施加于参考电路R的复制晶体管的一个端子并施加于感测放大器电路SA的相应感测晶体管的相应端子的控制电压。回到图2的示例实施方式，调节网络的第二调节回路驱动参考电路R中的复制晶体管T’3的后栅极BG’3，并且相同的信号施加于感测放大器电路SA的感测晶体管T3的后栅极BG3。

晶体管T’2和T2的后栅极BG’2和BG2也可以由相同的控制信号驱动。

因此，调节网络以静态的方式保持参考电路的操作点，并且由调节网络产生的信号中的至少一个被用作感测放大器电路的控制信号。

因此，可以理解，本发明还包含操作根据上面描述的半导体存储器件的过程，该过程包括以下步骤：

-在稳定的操作点操作每个复制晶体管，

○例如，通过将每个复制晶体管的稳定操作设置为等于在感测操作开始时的预充电操作后相应的感测晶体管的操作点，其条件是向位线BL施加位线电压，该位线电压等于感测到逻辑“1”时的位线电压与感测到逻辑“0”时的位线电压之间的平均值。

-在参考电路中产生控制电压并将所述控制电压施加于感测放大器电路，

○例如，将所产生的控制电压施加于复制晶体管的一个端子以及相应的感测晶体管的相应端子。

图3示出了根据本发明的半导体存储器件的另一实施方式。在图2的实施方式中，复制晶体管T’2和T’3的前栅极分别由与分别施加于运算放大器OP1、OP2的非反相输入相同的信号直接控制，在图3的实施方式中，这些前栅极分别交叉耦接到复制晶体管T’2和T’3的漏极节点，同样分别提供施加于运算放大器OP1、OP2反相输入的输入电压。

图4代表具有排成阵列的存储单元以使得各个单元可以被寻址和访问的半导体存储器。所述阵列可以被认为是多行和多列的单元。每一列都包含耦接到每一行中的至少一个单元的字线WL。类似地，每一行都包含耦接到每一列中的至少一个单元的位线BL。因此，字线和位线可以被控制为个别地访问阵列的各个单元。在图4中，存储单元阵列被分为块B1、B2，其中相邻的块被感测放大器电路SA的条带STSA1、STSA2隔开，每个条带都寻址相应的块。本发明提出通过与参考电路的调节网络产生的控制信号相对应的控制信号CSR将参考电路R耦接到条带的感测放大器SA。还提出将参考电路R布置在条带的顶部(如图4所示)或底部。当然，参考电路可以被布置在感测放大器电路条带的顶部和底部，或者被布置在两个条带之间。

在图5所示的本发明的优选实施方式中，使用了层叠技术(所谓的“交错(staggering)”技术)以将感测放大器电路与单元之间的高度(pitch)差异考虑在内。因此，多个感测放大器SA(图5中的两个)在位线的纵向上彼此错开在后面。

图6a和图6b示出了更先进的电流镜，该电流镜可以在本发明的半导体存储器件中使用以代替由图2和图3中的晶体管T’1和T’4形成的简单电流镜。图6a示出了级联电流镜，该级联电流镜使用四个晶体管T’11、T’12、T’41和T’42(参考电路的每个分支两个晶体管)，并且能够提供更高的电流比精度，尤其是关于电流镜输出电流对电流镜输出电压的依赖。这个级联电流镜可以被修改为使得晶体管T’41和T’11的前栅极耦接到参考电路R的第一分支，而不是耦接到参考电路R的第二分支，并且仍然在本发明中使用。图6b示出了适合的低电压级联电流镜的另一个示例，该低电压级联电流镜利用外部控制电压Vbias，该外部控制电压Vbias被施加于晶体管T’42和T’12的前栅极，并且可以被充分地控制。在图6a和图6b这两个图上，虚线说明了电流镜与参考电路的剩下的部分(晶体管T’3和T’2以及调节网络)合并。

图7a、图7b和图7c示出了可在本发明的半导体存储器件中使用的运算放大器。图7a和图7b示出了简单的单端差动级，所述差动级表现出非常低的复杂度、低功耗、高稳定性，这是因为它们在输出端只有单级、足够的高增益尤其是在有关晶体管在缓变反相和子阈值区域中操作的条件下。图7c示出了一个套筒式运算放大器(注意，为了增加附图清晰度，未显示后栅极)。这个套筒式运算放大器实现与图7a和图7b中的运算放大器相同的性能，但是具有明显更高的增益。

最后，应当理解，感测放大器可以仅为了感测放大器的特定操作而被耦接到参考电路。确实，如EP 2 365 487 A2中描述的，感测放大器SA允许各种操作模式。在一些这种操作模式中，多个晶体管的后栅极中的至少一个在两个电压间切换，以便将晶体管切换到OFF或将晶体管切换到有源模式。OFF状态可以很容易实现并且相关的后栅电压不需要精确地调节，对于有源模式，如前所述，可能需要PVT补偿电压。图8示出了本发明的实施方式，根据该实施方式，感测放大器SA中的晶体管T3的后栅电压可以在由参考电路电路R提供以补偿PVT变化的精确控制电压V_BG3,1与例如用于将晶体管切换到OFF状态的固定且未调节的电压V_BG3,2之间切换。从V_BG3,2到V_BG3,1的切换在感测操作开始时执行。

Claims (11)

1.一种半导体存储器件，该半导体存储器件包括：

-单端感测放大器电路，其用于读取从存储器阵列中选定的存储单元感测到的数据，所述感测放大器具有用于馈入参考信号的第一节点、耦接到位线的第二节点以及在感测操作期间负责放大所选定的存储单元的内容的感测晶体管；

-参考电路(R)，其具有所述感测晶体管的复制晶体管，并且还包括调节网络，所述调节网络被设计成使得每个复制晶体管都在稳定的操作点操作，晶体管的操作点包括所述晶体管的前栅电压的值和所述晶体管的漏极电压的值，并且其中，所述调节网络产生施加于所述感测放大器电路的控制电压，

其中，所述感测放大器电路和所述参考电路都具有第一电路分支和第二电路分支，所述电路分支中的每一个都具有串联连接的至少一个第一导电类型的第一晶体管和第二导电类型的第二晶体管，其中，所述感测放大器电路的各个电路分支的第二晶体管是感测晶体管，并且其中，所述参考电路的各个电路分支的第二晶体管是所述感测放大器电路的各个电路分支的所述第二晶体管的复制晶体管，并且

其中，所述参考电路的所述调节网络包括第一调节回路，所述第一调节回路被设计为将所述参考电路中的所述第二电路分支的所述复制晶体管的漏极电压保持在与在感测操作开始时所述位线上的电压电平相对应的电压电平，条件是在感测操作开始时在所述位线上感测到的电压对应于由于所选定的存储单元中存储的逻辑“1”而将在所述位线上感测到的电压与由于所选定的存储单元中存储的逻辑“0”而将在所述位线上感测到的电压之间的平均值。

2.根据权利要求1所述的半导体存储器件，其中，所述参考电路的所述调节网络被设计为将各个复制晶体管的所述操作点设置为等于在由所述感测放大器电路执行的所选定的存储单元的感测操作开始时相应感测晶体管的操作点，感测操作开始时的相应感测晶体管的所述操作点对应于以下条件，即，在所述位线上感测到的电压对应于在逻辑“1”被存储在所选定的存储单元的情况下在所述位线上感测到的电压与在逻辑“0”被存储在所选定的存储单元的情况下在所述位线上感测到的电压之间的平均值。

3.根据权利要求1所述的半导体存储器件，其中，由所述调节网络产生的所述控制电压被施加于所述参考电路中的复制晶体管的一个端子并且施加于所述感测放大器电路中的对应感测晶体管的对应端子，所述复制晶体管是所述对应感测晶体管的复制晶体管。

4.根据权利要求1所述的半导体存储器件，其中，所述感测晶体管和所述复制晶体管是具有第一控制栅极和第二控制栅极的双栅晶体管，并且其中，所述参考电路的所述调节网络包括第二调节回路，所述第二调节回路被设计用来驱动所述第一电路分支的所述复制晶体管的所述第二控制栅极，使得所述第一电路分支的所述复制晶体管与所述第二电路分支的所述复制晶体管之间的电流比在感测操作开始时等于所述第一电路分支的所述感测晶体管与所述第二电路分支的所述感测晶体管之间的电流比，条件是在所述位线上感测到的电压对应于由于所选定的存储单元中存储的逻辑“1”而将在所述位线上感测到的电压与由于所选定的存储单元中存储的逻辑“0”而将在所述位线上感测到的电压之间的平均值。

5.根据权利要求4所述的半导体存储器件，其中，所述第二调节回路产生被施加于所述参考电路的所述第一电路分支的所述复制晶体管的所述第二控制栅极并且施加到所述感测放大器电路的所述第一电路分支的所述感测晶体管的所述第二控制栅极的控制电压。

6.根据权利要求4所述的半导体存储器件，其中，所述第二调节回路产生被施加于所述参考电路的所述第二电路分支的所述复制晶体管的所述第二控制栅极并且施加到所述感测放大器电路的所述第二电路分支的所述感测晶体管的所述第二控制栅极的控制电压。

7.根据权利要求1至6中任一项所述的半导体存储器件，其中，所述参考电路的所述第一电路分支中的所述至少一个第一导电类型的第一晶体管与所述参考电路的所述第二电路分支中的所述至少一个第一导电类型的第一晶体管被布置为形成电流镜。

8.根据权利要求1至6中任一项所述的半导体存储器件，其中，所述复制晶体管与相应的感测晶体管具有相同的长度以及相同的宽度比。

9.根据权利要求1至6中任一项所述的半导体存储器件，所述半导体存储器件具有多个感测放大器电路，所述多个感测放大器电路被布置成感测放大器电路条带。

10.一种包括根据权利要求1至6中任一项所述的半导体存储器件的半导体存储器。

11.一种操作根据权利要求1至6中任一项所述的半导体存储器件的过程，该过程包括以下步骤：

-在稳定的操作点操作每个复制晶体管，晶体管的操作点包括所述晶体管的前栅电压的值和所述晶体管的漏极电压的值；

-在所述参考电路中产生控制电压，并且将所述控制电压施加到所述感测放大器电路。