CN108806753A - 非易失性半导体存储装置 - Google Patents

Abstract

本发明涉及非易失性半导体存储装置。提供一种能够扩大偏移调整范围的上限来进行自由度高的偏移调整的非易失性半导体存储装置。具有：第一电位保持线，对从存储器单元读出的存储电位进行保持；第二电位保持线，对从存储器单元读出的参照电位进行保持；读出放大器，一端连接于第一电位保持线，并且，另一端连接于第二电位保持线，对由第一电位保持线保持的存储电位与由第二电位保持线保持的参照电位的电位差进行放大；电容元件，连接于第一电位保持线；第一可变电容装置，能够调整电容值，并且，经由电容元件连接于第一电位保持线；偏移指令信号供给部，将用于控制偏移量的偏移指令信号向第一可变电容装置供给；以及第二可变电容装置，能够调整电容值，并且，连接于第二电位保持线。

Description

非易失性半导体存储装置

技术领域

本发明涉及使用存储器单元来进行数据的写入和读出的非易失性半导体存储装置。

背景技术

在使用了存储器单元的非易失性的半导体存储器中进行1T1C型的数据读出时，生成用于判定读出数据的逻辑值为“0”还是为“1”的参照电位。作为参照电位的生成方法，已知有使用虚拟单元的方法和使用作为数据的读出对象的存储器单元（读出单元）自身的方法（自我参照方法）。在使用虚拟单元的方法中，由于向虚拟单元和读出单元的接入频度的不同等两个单元的特性随时间彼此分解而存在降低读出数据值的判定精度的可能性。与此相对地，根据自我参照方法的参照电位的生成由于使用读出单元自身来生成参照电位，所以存在即使在存在制造偏差或随时间变化的情况下也能够将读出数据的数据值的判定精度保持得高这样的优点。

在自我参照方法中的数据的读出中，从1个单元最初读出数据（最初的读出），将所读出的数据的电荷暂时保持为位线上的电位，向该单元写入规定的值的数据来立刻读出（后半的读出），由此，得到参照电位。此时，为了使用参照电位来判定数据的逻辑值，需要在与逻辑值“0”对应的电位和与逻辑值“1”对应的电位之间设定参照电位，因此，进行对最初的读出中的读出电位附加偏移。例如，已知有通过向在最初的读出和后半的读出中不同的长度的位线分配电荷来利用布线电容的不同而生成偏移的方法（例如，专利文献1）。

可是，根据上述方法的偏移量由位线的布线电容确定，因此，受到制造偏差的影响。因此，提出了能够在制造后进行偏移的微调整的半导体存储装置（例如，专利文献2）。在专利文献2的图5中，提出了将电容元件31和作为MOS电容元件的晶体管33串联连接于保持与在最初的读出中从存储器单元读出的数据值对应的电位的电位保持线72而进行电荷保持用的电容（负载电容）的微调整的半导体存储装置。这样的装置将经由一对电容元件（电容元件31和晶体管33）的由电容耦合造成的电位保持线72的电位BLSA的降低用作偏移。通过调整经由开关34与电容元件31和晶体管33之间的节点n2连接的预充电电位VCAP2的大小，从而调整电位BLSA的降低量的大小，能够利用电容元件31和晶体管33的电容值的电压依赖性来进行偏移的调整。

此外，作为在制造后实施偏移的调整的方法，考虑了切换使用的电容元件的面积的方法。例如，利用将多个部分电容元件并联连接进而将开关分别串联连接于该多个部分电容元件的栅极电极的集合体替换以往的电容元件（专利文献2的晶体管33），由此，能够进行电容值的调整。

现有技术文献

专利文献

专利文献1：日本特开平11-191295号公报；

专利文献2：日本特开2014-207032号公报。

发明要解决的课题

在专利文献2的图5所示的存储器装置中，当不将向电容元件的施加电压调整（adjust）到规定的范围（专利文献2的图8的区间D1b）中时，不会得到“电容值相对于电压具有正的梯度（positive gradient）”这样的期望的特性。可是，由于制造偏差的影响而困难伴随着正确的施加电压的调整。此外，在能够向电容元件施加的电压（耐压）存在可靠性上的极限，因此，难以仅使用预充电电位VCAP2来扩大偏移调整范围的上限。

也能够在专利文献2的电容元件31中应用切换电容元件的面积的手段，但是，在该情况下，增加电位保持线72的总电容值，因此，最初的读出时的来自存储器单元的读出电荷被分配给那些电容，存在读出放大器能够利用的电荷一部分损失而读出余裕（sensemargin）减少这样的缺点。

另一方面，作为偏移的生成方法，采用专利文献2那样的经由电容元件的电容耦合，进而作为制造后的偏移调整手段将切换电容元件的面积的手段应用于电容元件（专利文献2的晶体管33）的情况下，能够实现偏移调整范围比较广且能够进行微调整的自我参照方法。可是，在该情况下，存在偏移的调整范围的上限为饱和倾向这样的缺点。其理由是因为：当假设如专利文献2的图5中的电容元件31和晶体管33那样将串联连接的2个电容元件大幅度地增加来扩大调整范围时，它们2个的合成电容收敛于2个电容元件各自的电容值之中的大致较小的一个电容值，其规定了偏移调整范围的上限。

发明内容

本发明是鉴于上述问题点而完成的，其目的在于提供一种能够扩大偏移调整范围的上限来进行自由度高的偏移调整的非易失性半导体存储装置。

用于解决课题的方案

本发明的非易失性半导体存储装置是，一种非易失性半导体存储装置，在读出在存储器单元中存储的存储电位之后，在所述存储器单元中进行参照电位的写入和读出，将从所述存储器单元读出的所述存储电位与所述参照电位比较，由此，进行数据的读出，所述非易失性半导体存储装置的特征在于，具有：第一电位保持线，对从所述存储器单元读出的所述存储电位进行保持；第二电位保持线，对从所述存储器单元读出的所述参照电位进行保持；读出放大器，一端连接于所述第一电位保持线，并且，另一端连接于所述第二电位保持线，对由所述第一电位保持线保持的所述存储电位与由所述第二电位保持线保持的所述参照电位的电位差进行放大；电容元件，连接于所述第一电位保持线；第一可变电容装置，能够调整电容值，并且，经由所述电容元件连接于所述第一电位保持线；偏移指令信号供给部，将用于控制偏移量的偏移指令信号向所述第一可变电容装置供给；以及第二可变电容装置，能够调整电容值，并且，连接于所述第二电位保持线。

此外，本发明的非易失性半导体存储装置是，一种非易失性半导体存储装置，在读出在存储器单元中存储的存储电位之后，在所述存储器单元中进行参照电位的写入和读出，将从所述存储器单元读出的所述存储电位与所述参照电位比较，由此，进行数据的读出，所述非易失性半导体存储装置的特征在于，具有：第一电位保持线，对从所述存储器单元读出的所述存储电位进行保持；第二电位保持线，对从所述存储器单元读出的所述参照电位进行保持；读出放大器，一端连接于所述第一电位保持线，并且，另一端连接于所述第二电位保持线，对由所述第一电位保持线保持的所述存储电位与由所述第二电位保持线保持的所述参照电位的电位差进行放大；电容元件，连接于所述第一电位保持线；可变电容装置，能够调整电容值，并且，经由所述电容元件连接于所述第一电位保持线；偏移指令信号供给部，将用于控制偏移量的偏移指令信号向所述可变电容装置供给；第一开关元件，插入到所述第一电位保持线与所述电容元件之间，对所述第一电位保持线与所述电容元件的连接或非连接进行切换；以及第二开关元件，连接于所述第二电位保持线的端部。

发明效果

根据本发明的非易失性半导体存储装置，能够扩大偏移调整范围的上限来进行自由度高的偏移调整。

附图说明

图1是示出实施例1的存储器装置的结构的电路图。

图2是示出可变电容装置的结构的电路图。

图3是示出实施例1的存储器装置的工作的时间图。

图4是示出实施例2的存储器装置的结构的电路图。

图5是示出实施例2的存储器装置的工作的时间图。

图6是示出实施例3的存储器装置的结构的电路图。

图7是示出实施例3的存储器装置的工作的时间图。

具体实施方式

以下，参照附图来对本发明的实施例进行说明。再有，在以下的各实施例中的说明和附图中，对实质上相同或等效的部分标注相同的参照附图标记。

【实施例1】

图1是示出本实施例的存储器装置100的结构的电路图。

存储器装置100包含：存储器单元M0和M1、预充电晶体管11和12、读出放大器（sense amplifier）17、电容元件21、可变电容装置Cv1和Cv2。

存储器单元M0由单元电容Ca和单元晶体管T1构成。单元电容Ca例如为强电介质电容器，单元晶体管T1例如为NMOS晶体管。单元电容Ca的一端连接于板线（plate line）P0，被供给板线P0上的信号PL0。单元电容Ca的另一端连接于单元晶体管T1的漏极。单元晶体管T1的源极连接于彼此相邻的一对位线BL1和BL2之中的一个位线BL1。

存储器单元M1由单元电容Cb和单元晶体管T2构成。单元电容Cb例如为强电介质电容器，单元晶体管T2例如为NMOS晶体管。单元电容Cb的一端连接于板线P1，被供给板线P1上的信号PL1。单元电容Cb的另一端连接于单元晶体管T2的漏极。单元晶体管T2的源极连接于另一个位线BL2。

单元晶体管T1和T2的各自的栅极连接于共同的字线W0，接受信号WL0的供给。在以下的说明中，将字线W0、板线P0和P1概括称为选择线组。选择线组与位线BL1和BL2交叉。存储器单元M0和M1被配置在其交叉位置。

预充电晶体管11例如为NMOS晶体管。预充电晶体管11的漏极连接于位线BL1，源极连接于例如接地电位。向预充电晶体管11的栅极供给预充电信号EQ0。预充电晶体管11作为根据预充电信号EQ0而使位线BL1与接地电位等之间有选择地为连接状态或断开状态的开关进行工作。

预充电晶体管12例如为NMOS晶体管。预充电晶体管12的漏极连接于位线BL2，源极连接于例如接地电位。向预充电晶体管12的栅极供给预充电信号EQ1。预充电晶体管12作为根据预充电信号EQ1而使位线BL2与接地电位等之间有选择地为连接状态或断开状态的开关进行工作。

位线BL1经由开关（以下，称为SW）13连接于电位保持线BL3。此外，位线BL1经由SW14连接于电位保持线BL4。位线BL2经由SW16连接于电位保持线BL4。此外，位线BL2经由SW15连接于电位保持线BL3。SW13~16的各个为根据开关断开闭合信号（未图示）接通关断来有选择地将位线BL1和BL2之中的一个与电位保持线BL3和BL4之中的一个连接的连接开关。

读出放大器17的一端连接于电位保持线BL3，另一端连接于电位保持线BL4。读出放大器17对电位保持线BL3的电位与电位保持线BL4的电位的电位差进行放大。电位保持线BL3的电位由寄生电容Cc维持。电位保持线BL4的电位由寄生电容Cd维持。

电容元件21例如为NMOS晶体管，作为MOS电容元件发挥作用。在以下的说明中，将电容元件21也称为晶体管21。晶体管21的源极和漏极彼此连接并且连接于电位保持线BL3。晶体管21的背栅（back gate）连接于接地电位等规定电位。晶体管21的栅极连接于节点n2。

节点n2经由作为开关晶体管的晶体管22连接于预充电电位VCAP。晶体管22例如为PMOS晶体管，漏极连接于节点n2，源极连接于预充电电位VCAP。向晶体管22的栅极供给断开闭合信号sig1。

信号供给部23输出偏移指令信号sig2，向反相器24供给。

反相器24的输入端连接于信号供给部23，输出端连接于节点n1。节点n1的电位根据将偏移指令信号sig2的信号电平反相后的信号的信号电平进行变动。

可变电容装置Cv1连接于节点n1与节点n2之间。可变电容装置Cv1能够根据电容值切换信号（未图示）调整电容值。

图2（a）是示出可变电容装置Cv1的结构的图。可变电容装置Cv1由漏极和源极彼此连接并且连接于节点n1的多个MOS晶体管（在图中示出为晶体管31-1~31-n）、以及连接在各MOS晶体管的栅极电极和节点n2之间的多个开关元件（在图中示出为SW32-1~32-n）构成。关于它们，将串联连接的一对MOS晶体管和开关元件作为单位来并联连接在节点n1和n2之间。

晶体管31-1~31-n的各个例如为NMOS晶体管，作为MOS电容元件发挥作用。此外，SW32-1~32-n由例如CMOS开关、PMOS开关、金属熔丝（metal fuse）、多晶硅熔丝（poly fuse）等之中的至少1个构成。

在存储器装置100的电源接入时，从未图示的存储单元（例如存储器单元、熔丝等）读出表示用于对SW32-1~32-n的各个的接通关断进行切换的电容值切换信号的信号电平（“H”或“L”）的信息，将其向SW32-1~32-n供给。由此，在数据读出工作开始前，进行可变电容装置Cv1的电容值的切换。

晶体管22、信号供给部23、反相器24和可变电容装置Cv1构成用于经由电容元件21使电位保持线BL3产生偏移（电压）的偏移指令信号供给部25。

可变电容装置Cv2连接于电位保持线BL4。可变电容装置Cv2与可变电容装置Cv1同样而为能够根据电容值切换信号（未图示）调整电容值并且根据该电容值使电位保持线BL4的总电容（位线总电容）值发生变化的可变电容装置。

图2（b）是示出可变电容装置Cv2的结构的图。可变电容装置Cv2由漏极和源极彼此连接且向栅极供给预充电电位VCAP的多个MOS晶体管（在图中示出为晶体管33-1~33-m）、以及连接在各MOS晶体管的源极和漏极与电位保持线BL4之间的多个开关元件（在图中示出为SW34-1~34-m）构成。将串联连接的一对MOS晶体管和开关元件作为单位来将它们并联连接。

晶体管33-1~33-m的各个例如为NMOS晶体管，作为MOS电容元件发挥作用。此外，SW34-1~34-m由例如CMOS开关、PMOS开关、金属熔丝、多晶硅熔丝等之中的至少1个构成。

在存储器装置100的电源接入时，从未图示的存储单元（例如存储器单元、熔丝等）读出表示用于对SW34-1~34-m的各个的接通关断进行切换的电容值切换信号的信号电平（“H”或“L”）的信息，将其向SW34-1~34-m供给。由此，在数据读出工作开始前，进行可变电容装置Cv2的电容值的切换。

可变电容装置Cv1和Cv2的可变更电容值的上限值（最大电容值）彼此不同。例如，可变电容装置Cv2具有与电容元件21的电容值相同程度的最大电容值，可变电容装置Cv1具有比电容元件21的电容值充分大的最大电容值。

接着，参照图3的时间图并对本实施例的存储器装置100的数据读出工作进行说明。在以下的说明中，作为例子来说明将可变电容装置Cv2的电容值调节为比电容元件21的电容值小的情况。此外，在图3中，B0表示在最初的读出中读出的数据值为“0”的情况下的电位BLSA，B1表示在最初的读出中读出的数据值为“1”的情况下的电位BLSA。此外，在此，将选择存储器单元M0来进行读出的情况作为例子来进行说明。

存储器装置100将SW13为接通且SW14为关断的状态作为初始状态，开始数据读出工作。

首先，使存储器选择信号WL0的信号电平为“H”，由此，选择存储器单元M0。

接着，在时刻T0，使信号PL0的电平为“H”，读出在存储器单元M0中存储的数据。以下，将该读出称为“最初的读出”。

根据从存储器单元M0读出的数据值确定电位保持线BL3的电位BLSA。电位BLSA从时刻T0到时刻T1随着寄生电容Cc被充电而上升。

接着，在时刻T1，使向SW13供给的开关断开闭合信号（称为SW1断开闭合信号）的信号电平为“L”，使SW13关断。在SW13关断之后，电位BLSA也由寄生电容Cc维持。

接着，在时刻T2，使预充电信号EQ0的信号电平为“H”，使预充电晶体管11接通。由此，位线BL1的电位为接地电位VSS，向存储器单元M0写入逻辑值“0”。在逻辑值“0”的写入之后，使信号PL0的信号电平暂时降低到“L”。

此外，在时刻T2，使断开闭合信号sig1的信号电平从接地电位VSS变化为预充电电位VCAP，使晶体管22截止。结果是，节点n2的电位从固定为预充电电位VCAP的状态向电位可变化的状态转移。

接着，在时刻T3，使偏移指令信号sig2的信号电平从接地电位VSS变化为电位VDD。由此，与反相器24的输出连接的节点n1的电位从电位VDD变化为接地电位VSS。

节点n2的电位AD从预充电电位VCAP降低“α”而成为VCAP-α。当将可变电容装置Cv1的电容值设为C1、将电容元件21的电容值设为C2、将寄生电容Cc的电容值设为C3时，根据以下的式子求取“α”。

。

此外，电位BLSA降低（下降）“β”。根据以下的式子求取“β”。

。

在最初的读出中读出的数据值为“1”时的电位BLSA（在图中示出为电位B1）比数据值为“0”时的电位BLSA（在图3中示出为电位B0）高。

接着，在时刻T4，使向SW14供给的开关断开闭合信号（称为SW2断开闭合信号）的信号电平为“H”，使SW14接通。此外，在从时刻T2处的逻辑值“0”的写入到时刻T4的期间的任一个时间点（例如，在图3中为时刻T3之后）将信号PL0的信号电平暂时降低到“L”，在时刻T4再次使信号PL0的信号电平为“H”。由此，在电位保持线BL4读出数据值“0”。以下，将该读出称为“后半的读出”。

电位保持线BL4的电位REF（在图3中由虚线表示）由从存储器单元M0读出的数据值确定。电位REF位于电位B0与电位B1之间，由寄生电容Cd维持。

接着，在时刻T5，使SW2断开闭合信号的信号电平为“L”，使SW14关断。在SW14关断之后，电位REF也由寄生电容Cd维持。

接着，在时刻T6，读出放大器17对电位BLSA与电位REF的电位差进行放大。其结果是，在最初的读出数据值为“0”的情况下电位B0降低，在最初的读出数据值为“1”的情况下电位B1上升。

在最初的读出中读出数据值“0”的情况下，在该最初的读出时导入到电位保持线BL3中的来自存储器单元M0的读出电荷与在后半的读出时导入到电位保持线BL4中的来自存储器单元M0的读出电荷同等。因此，当假设电位保持线BL3与电位保持线BL4的总电容值相等时，时刻T2~T3处的电位保持线BL3的电位BLSA（即，电位B0）与时刻T6处的电位保持线BL4的电位REF为大致等电位。

可是，在本实施例的存储器装置100中，以能调整可变电容装置Cv2的电容值的方式构成。因此，对可变电容装置Cv2的电容值进行调整以使与电位保持线BL3的负载电容值相比电位保持线BL4的负载电容值减少，由此，能够生成偏移。

具体地，在可变电容装置Cv2的电容值被调节为比电容元件21的电容值小的情况下，与在最初的读出时在时刻T2~T3在电位保持线BL3中产生的电位BLSA（B0）相比，在后半的读出时在时刻T6在电位保持线BL4中产生的电位REF更高。

像这样，在本实施例的存储器装置100中，除了通过偏移指令信号供给部25的工作而在时刻T3降低电位保持线BL3的电位BLSA之外，能够使在后半的读出时的电位保持线BL4的电位比较高。因此，能够扩大偏移调整幅度的上限。

与本实施例的存储器装置100不同，如专利文献2的电容元件40那样，在代替可变电容装置Cv2而连接有用于使电位保持线BL3的总电容值与电位保持线BL4的总电容值一致的通常的电容元件的情况下，企图偏移调整幅度的上限扩大，当增加例如直接连接于电位保持线BL3的电容元件21的电容值时，来自存储器单元M0或M1的读出电荷的影响相对弱，因此，减少读出放大器17的读出余裕。

与此相对地，在本实施例的存储器装置100中，通过调整可变电容装置Cv2的电容值，从而能够减少参照电位侧（电位REF侧）的位线即电位保持线BL4的负载电容，因此，能够防止读出余裕的降低。

此外，在专利文献2的图5那样的结构中，企图偏移调整幅度的上限扩大，在增加连接于电容元件21且未直接连结于位线BL3的电容元件（与相当于本实施例的可变电容装置Cv1的位置连接的电容元件）的电容值的情况下，2个电容元件的合成电容值陷入饱和倾向，因此，难以扩大偏移的调整范围的上限。

与此相对地，在本实施例的存储器装置100中，能够抑制为可变电容装置Cv1的电容值与电容元件21的电容值相比不会过于大并且对可变电容装置Cv2的电容值进行调整，因此，在为了偏移调整幅度的上限扩大而进行的电容元件的电容值的调整中能够避免可变电容装置Cv1和电容元件21的合成电容值陷入饱和倾向的问题。

此外，与相当于本实施例的可变电容装置Cv1的位置连接的电容元件必须经由电容元件21间接地降低电位保持线BL3的电位BLSA，因此，通常电容值往往变大而面积往往变大。可是，在本实施例的存储器装置100中，能够调整可变电容装置Cv2的电容值，因此，在将可变电容装置Cv1可取得的电容值的上限设定得比较小的情况下，也能够实现同等的偏移调整范围。因此，能够将可变电容装置的总面积抑制得小。

此外，通常地，在半导体存储器中，由于存储器单元数量多，所以需要配合存储器单元的宽度来布局元件，为了连接图1的可变电容Cv2或电容元件21，读出放大器侧的位线（电位保持线）往往变长，寄生电容值往往变大。可是，根据本实施例的存储器装置100，能够在电位保持线BL3侧和电位保持线BL4侧协作生成偏移，因此，能够相对于固定的偏移而减少电容元件的面积的总和。因此，布局比专利文献2容易，相对缩短电位保持线BL3和BL4，能够减少寄生电容值。此外，改善偏移生成效率和面积效率。

【实施例2】

图4是示出实施例2的存储器装置200的结构的电路图。存储器装置200在具有插入到电位保持线BL3与电容元件21之间的SW41、以及插入到电位保持线BL4与可变电容装置Cv2之间的SW42的方面与实施例1的存储器装置100不同。

SW41例如为NMOS晶体管，源极和漏极连接于电容元件21和电位保持线BL3。同样地，SW42例如为NMOS晶体管，源极和漏极连接于可变电容装置Cv2和电位保持线BL4。SW41和SW42的栅极电极彼此连接，接受电容元件激活信号swcap的供给。例如以相同的尺寸形成SW41和SW42。

为了避免读出放大器17的2个输入端子的负载电容值的不均衡而设置SW41和SW42。即，在由读出放大器17进行的放大工作的开始（激活）的瞬间，即使在2个输入端子的各个负载电容中有稍微的不均衡，读出余裕也很有可能劣化。因此，即使在将例如可变电容装置Cv2设定为极端的电容值那样的情况下，也防止由于负载电容值的不均衡造成的读出余裕的劣化，因此，在读出放大器的激活的瞬间和其以后的期间，SW41和SW42被控制为关断。

接着，参照图5的时间图并对本实施例的存储器装置200的数据读出工作进行说明。图5的时间图在包含电容元件激活信号swcap的方面与实施例1的图3的时间图不同。

电容元件激活信号swcap为在例如“H”电平的情况下成为预充电电位VCAP的电平而在“L”电平的情况下成为接地电位VSS的电平的信号。

在时刻T5，使电容元件激活信号swcap从“H”电平转变为“L”电平。由此，在至少时刻T6以后，SW41和SW42为关断。

时刻T6相当于读出放大器17的激活定时。SW41和SW42为关断，由此，在时刻T6以后，成为读出放大器17的2个输入端子的负载电容值均衡的状态。因此，防止读出放大器17的读出余裕的劣化。

再有，在图5的时间图中，与时刻T5同步地，电位BLSA和电位REF稍微降低。这是因为：伴随着电容元件激活信号swcap的下降，由于构成SW41和SW42的NMOS晶体管的栅极-漏极间的电容耦合，在各个电位保持线BL3和BL4产生噪声。可是，SW41和SW42的尺寸相同，被有规则地布局，因此，在电位BLSA和电位REF产生的耦合噪声能够看作同等。因此，不会产生由耦合噪声造成的读出余裕的劣化。

像这样，在本实施例的存储器装置200中，控制为在读出放大器的激活时（放大工作开始时）读出放大器的2个输入端子的负载电容均等。因此，即使在将例如可变电容装置Cv2的电容值设定得极端小那样的情况下，也能够防止读出余裕的劣化。

再有，即使使用本实施例的存储器装置200来进行2T2C型的数据读出也可。此时，通过将SW41和SW42总是控制为关断，从而电位保持线BL3和BL4的负载电容变小，因此，除了读出余裕的劣化的避免之外，还能够将存储器单元的读写高速化，也能够相对地减少工作功率。

此外，电容元件激活信号swcap的下降的定时只要在读出放大器17的激活的定时即时刻T6的稍前即可。因此，在图5中与SW2断开闭合信号的下降的定时同时地将电容元件激活信号swcap下降，但是，也可以不必同时。例如，只要将比时刻T5早地下降电容元件激活信号swcap，则在后半的读出期间的中途电位保持线BL4的负载电容变小，因此，得到由图5的时间图所示的情况以上的电位REF变高的效果。即，通过提早电容元件激活信号swcap的下降的定时，从而能够进一步扩大偏移调整范围的上限。

【实施例3】

图6是示出实施例3的存储器装置300的结构的电路图。存储器装置300在不具有可变电容装置Cv2且向SW42的栅极电极供给接地电位VSS来代替电容元件激活信号swcap的方面与实施例2的存储器装置200（图4）不同。SW42的源极端子不论为浮动电位（floating）还是为接地电位VSS都可以。

图7是示出本实施例的存储器装置300的数据读出工作的时间图。

由于栅极电极连接于接地电位VSS，所以SW42总是为关断状态。因此，在后半的读出时的电位保持线BL4的负载电容比实施例2进一步小。因此，在后半的读出时的电位REF比实施例2进一步高。

此外，电容元件激活信号swcap转变时的耦合噪声仅涉及电位保持线BL3而不会对电位保持线BL4造成影响。因此，与实施例2不同，在电容元件激活信号swcap下降时，不会发生电位REF的降低。

像这样，在本实施例的存储器装置300中，尽可能地减少电位保持线BL4的电容值，能够仅产生电位保持线BL3的电位降低的噪声，因此，在后半的读出时生成的偏移增加。

此外，在本实施例的存储器装置300中，在时刻T6电位保持线BL3和BL4之间的负载电容值也均匀，因此，读出余裕不会劣化。即使在该情况下，也能够使用可变电容装置Cv1来调整时刻T3处的偏移，因此，能够使时刻T6处的“0”的读出余裕和“1”的读出余裕同等一致。

如以上那样，根据本发明，使一对电位保持线（BL3和BL4）之中的导入参照电位侧的电位保持线（BL4）的电位相对高，由此，能够使偏移调整范围的上限扩大。

再有，本发明并不限定于上述实施方式。例如，在上述实施例3中，将不具有可变电容装置Cv2且向SW42的栅极电极供给接地电位VSS的情况作为例子进行了说明。可是，在例如实施例1的存储器装置100或实施例2的存储器装置200中，也可以采用仅删除可变电容装置Cv2后的结构。在该情况下，也能够使用可变电容装置Cv1来进行偏移的调整。根据该结构，能够削减可变电容装置Cv2的量的面积，能够谋求存储器装置的低成本化。

此外，在上述实施例1和实施例2中，使可变电容装置Cv2的栅极电极为预充电电位VCAP，但是，也可以为与预充电电位VCAP不同的电位（比VCAP高的电位）。

此外，在上述实施例中，对电容元件21或可变电容装置Cv1和Cv2由包括MOS电容（MOS晶体管）的电容元件构成的例子进行了说明，但是，电容元件的种类并不限于此，也可以使用MiM（Metal-insulator-Metal、金属间）电容或PiP（Poly-insulator-Poly、聚乙烯间）电容等。

此外，在实施例2中，将SW41和SW42为NMOS晶体管的情况作为例子进行了说明，但是，并不限于此，也可以由CMOS开关等构成。

此外，也可以使用实施例2的存储器装置200或实施例3的存储器装置300来进行2T2C型的数据读出。例如，在作为能够切换1T1C模式和2T2C模式的存储器装置而构成本实施例的存储器装置200的情况下，在2T2C模式下，不需要偏移的生成，因此，进行控制，以使电容元件激活信号swcap总是为“L”电平。由此，电位保持线BL3和BL4的负载电容变小，因此，除了避免读出余裕的劣化之外还能够将存储器单元的读写高速化，也能够相对减少工作功率。

此外，在上述实施例中，对电容元件激活信号swcap在“H”电平的情况下为预充电电位VCAP的电平的例子进行了说明，但是，并不限于此，电位BLSA或REF与在通常工作中可取得的范围的最高电位相比至少高构成SW41或SW42的NMOS晶体管的阈值Vth以上，并且，只要为不超过NMOS晶体管的耐压的范围即可。

附图标记的说明

100、200、300 存储器装置

11、12 预充电晶体管

13~16 开关

17 读出放大器

21 电容元件

22 晶体管

23 信号供给部

24 反相器

25 偏移指令信号供给部

Cv1、Cv2 可变电容装置

31-1~31-n 晶体管

32-1~32-n 开关

33-1~33-m 晶体管

34-1~34-m 开关

41、42 开关

M0、M1 存储器单元

T1、T2 单元晶体管

BL1、BL2 位线

BL3、BL4 电位保持线

P0、P1 板线

W0 字线

Ca、Cb 单元电容

Cc、Cd 寄生电容

n1、n2 节点

sig1 断开闭合信号

sig2 偏移指令信号

EQ0、EQ1 预充电信号。

Claims (12)

1.一种非易失性半导体存储装置，在读出在存储器单元中存储的存储电位之后，在所述存储器单元中进行参照电位的写入和读出，将从所述存储器单元读出的所述存储电位与所述参照电位比较，由此，进行数据的读出，所述非易失性半导体存储装置的特征在于，具有：

第一电位保持线，对从所述存储器单元读出的所述存储电位进行保持；

第二电位保持线，对从所述存储器单元读出的所述参照电位进行保持；

读出放大器，一端连接于所述第一电位保持线，并且，另一端连接于所述第二电位保持线，对由所述第一电位保持线保持的所述存储电位与由所述第二电位保持线保持的所述参照电位的电位差进行放大；

电容元件，连接于所述第一电位保持线；

第一可变电容装置，能够调整电容值，并且，经由所述电容元件连接于所述第一电位保持线；

偏移指令信号供给部，将用于控制偏移量的偏移指令信号向所述第一可变电容装置供给；以及

第二可变电容装置，能够调整电容值，并且，连接于所述第二电位保持线。

2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述第一可变电容装置和所述第二可变电容装置的每一个包含以能经由切换开关切换连接或非连接的方式并联连接的多个电容元件。

3.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，所述第二可变电容装置可取得的最大的电容值比所述第一可变电容装置可取得的最大的电容值小。

4.根据权利要求1至3的任一项所述的非易失性半导体存储装置，其特征在于，具有：

第一开关元件，插入到所述第一电位保持线与所述电容元件之间，对所述第一电位保持线与所述电容元件的连接或非连接进行切换；以及

第二开关元件，连接在所述第二电位保持线与所述第二可变电容装置之间，对所述第二电位保持线与所述第二可变电容装置的连接或非连接进行切换。

5.根据权利要求4所述的非易失性半导体存储装置，其特征在于，所述第一开关元件和所述第二开关元件根据第一选择信号同时为接通或关断。

6.根据权利要求1至5的任一项所述的非易失性半导体存储装置，其特征在于，所述电容元件、所述第一可变电容装置和所述第二可变电容装置由MOS电容构成。

7.一种非易失性半导体存储装置，在读出在存储器单元中存储的存储电位之后，在所述存储器单元中进行参照电位的写入和读出，将从所述存储器单元读出的所述存储电位与所述参照电位比较，由此，进行数据的读出，所述非易失性半导体存储装置的特征在于，具有：

第一电位保持线，对从所述存储器单元读出的所述存储电位进行保持；

第二电位保持线，对从所述存储器单元读出的所述参照电位进行保持；

读出放大器，一端连接于所述第一电位保持线，并且，另一端连接于所述第二电位保持线，对由所述第一电位保持线保持的所述存储电位与由所述第二电位保持线保持的所述参照电位的电位差进行放大；

电容元件，连接于所述第一电位保持线；

可变电容装置，能够调整电容值，并且，经由所述电容元件连接于所述第一电位保持线；

偏移指令信号供给部，将用于控制偏移量的偏移指令信号向所述可变电容装置供给；

第一开关元件，插入到所述第一电位保持线与所述电容元件之间，对所述第一电位保持线与所述电容元件的连接或非连接进行切换；以及

第二开关元件，连接于所述第二电位保持线。

8.根据权利要求7所述的非易失性半导体存储装置，其特征在于，所述第二开关元件的一端连接于浮动电位或接地电位。

9.根据权利要求7或8所述的非易失性半导体存储装置，其特征在于，在进行从所述存储器单元的存储电位的读出、向所述存储器单元的参照电位的写入和读出、以及所述存储电位与所述参照电位的比较的期间，所述第二开关元件被保持为非连接状态。

10.根据权利要求7至9的任一项所述的非易失性半导体存储装置，其特征在于，所述可变电容装置包含以能经由切换开关切换连接或非连接的方式并联连接的多个电容元件。

11.根据权利要求7至10的任一项所述的非易失性半导体存储装置，其特征在于，具有切换部，所述切换部能够将读出方式切换为1T1C方式和2T2C方式。

12.根据权利要求7至11的任一项所述的非易失性半导体存储装置，其特征在于，所述电容元件和所述可变电容装置由MOS电容构成。