CN100449645C - 动态型半导体存储装置 - Google Patents

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CN100449645C CNB2005100524525A CN200510052452A CN100449645C CN 100449645 C CN100449645 C CN 100449645C CN B2005100524525 A CNB2005100524525 A CN B2005100524525A CN 200510052452 A CN200510052452 A CN 200510052452A CN 100449645 C CN100449645 C CN 100449645C
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Abstract

本发明提供一种一边可以应付位线与字线的短路缺陷而引起的备用电流不良，一边可以以小的布局面积达到高的冗余救济率，且能可靠地冗余救济的动态型半导体存储装置。相对共享读出放大器中的一侧的位线对用均衡电路和另一侧的位线对用均衡电路，共同设置一个电流限制元件，通过电流限制元件，向两侧的均衡电路供给位线预充电电位。

Description

动态型半导体存储装置
技术领域
本发明涉及动态型半导体存储装置(DRAM)，特别涉及抑制因备用时的位线与字线之间的短路缺陷而引起的漏电流增大的电路。
背景技术
在一般的DRAM中，为了提高制造成品率，设置冗余单元，即使在通常的存储单元的一部分上产生不良，通过把不良单元置换为冗余单元来进行救济，从而可以使其正品化。置换为冗余单元是在晶片状态下的备用测试中，通过利用按照变为写入读出不良的地址的熔丝的切断等进行编程而进行的。首先，参照图1说明：具有置换为冗余单元功能的DRAM的阵列构成的典型例。另外，虽然图1相当于应用本发明的一种实施方式的全体阵列构成，但在下面，为了理解发明技术，预先说明。
如果参照图1，则存储板7由作为通常单元的存储单元群N7和作为列冗余单元的R存储单元群R7所构成，以行号0～M、列号0～N的矩阵状配置有多个。存储板7和字线驱动器(子字线驱动器)SWD12沿列方向交替配置。
读出放大器6由作为控制存储单元群N7的读出放大器的SAN6和作为控制R存储单元群R7的列冗余单元用读出放大器的SAR6构成。
存储板7和读出放大器6在行方向上交替配置。被存储板7夹持的读出放大器、例如被图1的行号0与行号1的存储板7夹持的读出放大器6是控制行号0(图1的左侧)的存储板和行号1(图1的右侧)的存储板双方的。
这样，控制左右两侧存储板的读出放大器的构成一般叫做「共享读出放大器」。
另外，在图1的阵列构成的下面，配置X译码器XDEC14，在阵列构成的左侧，配置有Y译码器YDEC13。YDEC13的构成包括：输出用来控制通常单元用读出放大器N6的多个列选择信号线YSW0、YSW1、......的YDEC N13；和输出用来控制列冗余单元用读出放大器R6的多个列选择信号线RYSW的RYDEC R13。
而且，在图1中，列选择信号线YSW0、YSW1、......、和RYSW只示出列号0的部分，但同样也配置在列号1～N。另外，在图1的阵列构成的例中，虽然只示出在列方向进行置换的列冗余构成，但是，一般的构成为：也装载行方向进行置换的行冗余的构成。
图6是表示图1的读出放大器6中被两个存储板7夹持的共享读出放大器的一般电路构成的一例的图。
如果参照图6，相对于共享读出放大器60(对应于图1的6)，在图的左侧，配置作为通常单元的存储单元群N7L和作为列冗余单元的R存储单元群R7L，在图的右侧，配置作为通常单元的存储单元群N7R和作为列冗余单元的R存储单元群R7R。
在存储单元群N7L中，配置位线BL0LT、BL0LN所构成的一对位线对、位线BL1LT、BL1LN所构成的一对位线对、等多个位线对；在各位线上连接有多个存储单元8。存储单元群N7R、存储单元群R7L、存储单元群R7R也是同样的构成。
存储单元8由一个单元电容、和NMOS晶体管所形成的单元晶体管所构成。单元电容的一侧电极连接在供给电压VP的电容板上，单元电容的另一侧电极连接在单元晶体管的一方电极上。并且，单元晶体管的另一方电极连接在位线上，栅极连接在字线上。
读出放大器电路60构成为包括：左右的均衡电路1L及1R、共享开关电路2L及2R、NMOS读出电路3、PMOS读出电路4、IO开关电路5；控制左侧的位线对BL0LT、BL0LN和右侧的位线对BL0RT、BL0RN的两个位线对。读出放大电路61、62、63、......、和R60、R61也是同样的电路构成。
均衡电路1L合计由三个NMOS晶体管构成：一方电极(源电极和漏电极的一方)与位线BL0LT连接、另一方电极(源电极和漏电极的另一方)与位线BL0LN连接的NMOS晶体管；一方电极连接在位线BL0LT上、另一方电极连接在位线预充电电源VHB上的NMOS晶体管；一方电极连接在位线BL0LN上、另一方电极连接在位线预充电电源VHB上的NMOS晶体管。在这三个NMOS晶体管的栅极上共同连接有控制信号EQL。控制信号EQL为高电平时，均衡电路1L的NMOS晶体管接通，把位线BL0LT、BL0LN预充电为预充电电源电压VHB。均衡电路1R也和均衡电路1L同样，由三个NMOS晶体管所构成，在三个NMOS晶体管的栅极上共同连接有控制信号EQR。
共享开关电路2L由两个NMOS晶体管构成：一方电极连接在位线BL0LT上、另一方电极连接在读出放大电路内节点SL0T上的NMOS晶体管；和一方电极连接在位线BL0LN上、另一方电极连接在读出放大电路内节点SL0N上的NMOS晶体管。在这两个NMOS晶体管的栅极上共同连接有控制信号SHL。右侧的共享开关电路2R也是同样构成，在两个NMOS晶体管的栅极上共同连接有控制信号SHR。在控制信号SHL、SHR分别为高电平时，共享开关电路2L、2R分别接通，使左侧的位线对BL0LT、BL0LN和右侧的位线对BL0RT、BL0RN变为与读出电路(NMOS读出电路3、PMOS读出电路4)接通状态。
NMOS读出电路3由两个NMOS晶体管构成：一方电极连接在读出放大电路内节点SL0T上、另一方电极连接在读出信号SAN上、栅极连接在读出放大电路内节点SL0N上的NMOS晶体管；和一方电极连接在SL0N上、另一方电极连接在SAN上、栅极连接在SL0T上的NMOS晶体管。
PMOS读出电路4由两个PMOS晶体管构成：一方电极连接在读出放大电路内节点SL0T上、另一方电极连接在读出信号SAP上、栅极连接在读出放大电路内节点SL0N上的PMOS晶体管；和一方电极连接在SL0N上、另一方电极连接在SAP上、栅极连接在SL0T上的PMOS晶体管。
IO开关电路5由两个NMOS晶体管构成：一方电极连接在SL0T上、另一方电极连接在多条构成的IO线中的一条上、栅极连接在列选择信号线YSW0上的NMOS晶体管；和一方电极连接在SL0N上、另一方电极连接在多条构成的IO线中的另一条上、栅极连接在列选择信号线YSW0上的NMOS晶体管。
在图6所示的构成中，一条列选择信号线控制两个读出放大电路。即，列选择信号线YSW0输入到读出放大电路60和读出放大电路61，输入到IO开关电路内的合计四个NMOS晶体管的栅极。这种情况下，准备四条IO线，共同的列选择信号线连接在栅极上的、构成四个IO开关电路的NMOS晶体管在不同的IO线上分别连接有另一方的电极。
在这个例子的电路构成中，按照从外部输入的地址，列选择信号线YSW0被激活的情况下，可以使读出放大电路60和读出放大电路61的两个读出放大器同时变为写入或读出。
作为其他例子，也有一条列选择信号线输入到一个读出放大电路的情况。这种情况下，IO线变为两条，由于一条列选择信号线的激活，变为一个读出放大电路的写入或读出动作。
作为其他例子，也有一条列选择信号线输入到四个读出放大电路的情况，这种情况下，IO线变为八条，由于一条列选择信号线的激活，可以使四个读出放大电路同时变为写入或读出。
在图6的读出放大器的左侧的作为通常单元的存储单元群N7L内的单元产生写入读出不良的情况下，被置换为冗余单元。作为一例，在连接位线BL0LN的存储单元产生写入读出不良的情况下，四条位线BL0LT、BL0LN和BL1LT、BL1LN、即连接两对位线的存储单元群10以组置换为冗余单元群R7L。
即，存储单元群N7L内的被共同列选择信号线YSW0控制的存储单元群以组被置换。这是因为，在一条选择信号线中，有必要以一组同时置换写入或读出的读出放大电路的缘故。
在一条列选择信号线输入到一个读出放大电路的例子的情况下，1对两条的位线以一组被置换。
另外，在一条列选择信号线输入到四个读出放大电路的例子的情况下，四对八条的位线以一组被置换。
此外，在图1和图6中，只示出了一条列冗余单元用的列选择信号线RYSW，但也有配置多条列冗余单元用的列选择信号线而可以救济多个不良的情况。
图6中所示的共享读出放大器构成为，在图的左侧中，对应于列选择信号线YSW0的存储单元群10被置换为列选择信号线RYSW的列冗余单元R7L，在右侧中，对应于列选择信号线YSW1的存储单元群11被置换为列选择信号线RYSW的列冗余单元R7R。换句话说，是把共享读出放大器的一侧和另一侧的存储板分为不同的列置换段的方式。另外，在本说明书中，所谓「列置换段」是指，列冗余的置换目标变为共同的存储单元群的单位。
共享读出放大器的一侧和另一侧中，成为各自的列置换段的方法与成为共同的列置换段的方法相比，可以以小的列冗余单元的布局面积来提高救济率。
在图1中，假设：列号码为0的列冗余单元用的列选择信号线RYSW为L条。在所有的共享读出放大器的左侧和右侧，设为共同的列置换段的情况下，与列号0和行号0～M对应的M+1个的存储单元群的大区域变为一个列置换段。这种情况下，在该大区域的列置换段内，可以救济L个的不良，但如果有L+1个不良就不能救济。
如果要救济L+1个不良，列号0的列冗余单元用的列选择信号线RYSW就需要L+1条，列冗余单元的布局面积增大。
与此相反，在所有的共享读出放大器的左侧和右侧，分别设为各自的列置换段的情况下，列号为0的各自行号不同的存储单元群N7分别变为各自的小的列置换段。这种情况下，在各自的小的列置换段内，分别可以救济L个不良。
因此，如果在各自的列置换段内，均等地发生不良，则在与列号0和行号0～M对应的M+1个的存储单元群的大区域内变为，最大可以救济L×(M+1)个不良。
这样，在列冗余单元用列选择信号线的条数相同的情况下，减少列置换段可以救济更多的不良数。
另外，在想要救济相同不良密度的情况下，减少列置换则更可以削减列冗余单元用的列选择信号线，可以变为小的列冗余单元的布局面积。
此外，在所有的共享读出放大器中，一侧和另一侧的存储单元群中列置换段未必是不同的，而一般经常采用将几个存储单元群分配给一个列置换段的构成。
例如，在图1中，如同将列号码0、行号0、1的两个存储单元群作为一个列置换段、把行号2、3的存储单元群作为一个列置换段，是将每两个存储单元群作为一个列置换段的情形。这是因为：如果列置换段变小，则存在列置换的组数增加、相应地编程用的熔丝条数增大、熔丝的布局面积变大的问题的缘故。
在图6中，PMOS读出电路4是在N井区域布局。图6所示的电路中、除了PMOS读出电路4以外的电路是在P井区域中布局。在N井与P井交界处产生叫做「井分离区域」的、不能布局几μm(微米)宽的晶体管的无用区域。因此，为了使布局面积变小，将每一个读出放大电路60、61、62、63、......和R60、R61内的PMOS读出电路4的各自的N井连接，如图6所示，N井的区域在图的纵向布局为带状。
图7是表示图6的共享读出放大器的一般动作例的时间图。作为电源电压，供给：作为升压电平的VPP、作为阵列电压的VAR、作为位线预充电电源的VHB和作为基准电压的GND。VHB电平设定为1/2×VAR电平。另外，一般地，图6的电容板的电压VP，供给和VHB相同的恒定电平。
另外，在图7的例子中，字线的均衡期间的电平设为GND电位，但在最近的DRAM中，也有：准备低于GND电位的负的电源VKK，将字线的均衡期间的电平设为VKK电位的情形。进一步地，图6的P井的电位在一般的DRAM中，供给低于GND电位的负的电位VBB。
在前于时间T1的均衡期间内，使控制均衡的控制信号EQL、EQR作为VPP电平(EQR未图示)。因此，图6的均衡电路1L、1R接通，位线对BL0LT、BL0LN和位线对BL0RT、BL0RN等是各自对的位线彼此短路(即进行均衡动作)，并供给位线预充电电源VHB。控制信号SHL、SHR已变为VPP电平，共享开关电路2L、2R接通。因此，读出放大电路内节点SL0T、SL0N等变为和位线对BL0LT、BL0LN及位线对BL0RT、BL0RN等相同的VHB电平。
在T1的定时内，激活图6左侧的存储单元群N7L内的字线。此时，使控制信号SHR变为GND电平，分别切断读出放大电路内节点SL0T、SL0N和右侧存储单元群N7R内的位线BL0RT及BL0RN。并且，使控制信号EQL变为GND电平，切断均衡电路1L，停止位线对BL0LT、BL0LN的均衡动作。
另外，控制信号EQR，在图7所示的期间内总是继续保持VPP电平，向位线对BL0RT、BL0RN等继续供给VHB电平。并且，信号线SHL(省略图示)也在图7所示的期间内总是继续保持VPP电平，继续分别接通位线BL0RT及BL0RN、和读出放大电路内节点SL0T及SL0N。
接着，存储单元群N7L内的上升为VPP电平的一条字线上连接的存储单元8的单元电容的电荷，向位线BL0LT或BL0LN输出。在图7所示的例子中，向位线BL0LT输出High(高)，其输出通过共享开关电路2L传送到读出放大电路内节点SL0T、SL0N，在SL0T、SL0N上附加微小的电位差。然后，使读出信号SAN变为GND电平、使读出信号SAP变为VAR而进行读出动作。
在读出动作中，NMOS读出电路3和PMOS读出电路4的各自两个晶体管中、对应于附加在SL0T、SL0N上的微小的电位差，以放大其电位差的方式分别接通一个，使SL0T读出为VAR电平、SL0N读出为GND电平。
另外，因为NMOS读出电路3和PMOS读出电路4设计为：SL0T、和SL0N位于VHB电平附近时正常放大微小的电位差；故在由于某种原因，SL0T和SL0N变为远远离开VHB电平的情况下，不能正常放大。
进一步地，读出放大电路内的节点SL0T、SL0N的电平，通过共享开关电路2L分别传送给位线BL0LT、BL0LN，位线BL0LT变为VAR电平、BL0LN变为GND电平。
另外，虽然省略图示，当在这样的状态时，如果把列选择信号YSW0从GND提高到VAR电平，则IO开关电路5接通，IO线与读出放大电路内节点SL0T、SL0N导通。因此，通过IO线可以将读出放大电路WRITE(写)或READ(读)，进行连接在被选择的字线上的存储单元8的写入、读出。
均衡动作是首先把字线变为GND电平。然后，在T2的定时内，通过将控制信号EQL变为VPP电平，从而均衡电路1L接通，位线对BL0LT、BL0LN被均衡为VHB电平。
在该均衡动作中，即使几乎不能进行从位线预充电电源VHB开始的电平供给，可以使位线对BL0LT、BL0LN均衡为VHB电平。在有效期间内，BL0LT变为VAR电平、BL0LN变为GND电平，另外，BL0LT和BL0LN大体上具有相同的配线电容。因此，在均衡动作中，各自位线的电荷再分配中，可以变为1/2×VAR电平即VHB电平。
另外，在T2的定时附近，使控制信号SHR也变为VPP电平，接通共享开关电路2L、2R。由此，由于读出放大电路内节点SL0T及SL0N通过共享开关电路2L和2R，分别连接位线BL0LT、BL0LN和BL0RT、BL0RN，所以变为VHB电平。另外，因为读出放大电路内节点SL0T、SL0N的配线电容小，故即使共享开关电路2L、2R的电阻增大，节点SL0T、SL0N也会高速地追从位线BL0LT、BL0LN和BL0RT、BL0RN的电位变化，变为VHB电平。
从控制信号EQL变为GND电平的T1定时到变为VPP电平的T2定时的期间是有效期间，控制信号EQL变为VPP电平的期间是均衡期间。另外，把DRAM内所有读出放大器在均衡期间的情况叫做「备用」。
在近几年的DRAM规格中，缩短均衡期间而谋求高速化的要求增强。因此希望，控制信号EQL、SHR变为VPP电平后，位线BL0LT、BL0LN和读出放大电路内节点SL0T、SL0N尽可能高速地变为VHB电平。
在图6的电路构成中，为了减少读出放大电路的布局面积的目的，只设均衡电路1L和1R的两个均衡电路中的一个，连接在读出放大电路内节点SL0T、SL0N上的电路构成也姑且作为构思考虑。
图8是例示这样的共享读出放大器的电路构成的图。在图8中表示，只抽出图6所示构成中的列选择信号线YSW0所控制的部分。
图8所示的构成和图6构成不同的点在于：省略图6的均衡电路1R，代替均衡电路1L而新配置均衡电路1。
均衡电路1包括：一方电极连接在读出放大电路内节点SL0T上、另一方电极连接在SL0N上的NMOS晶体管；一方电极连接在读出放大电路内节点SL0T上、另一方电极连接在VHB上的NMOS晶体管；一方电极连接在VHB上、另一方电极连接在读出放大电路内节点SL0N上的NMOS晶体管，在这三个NMOS晶体管的栅极上连接有控制信号EQ。
作为图8的动作，进行图7的时间图中的将控制信号EQL置换为控制信号EQ的动作。均衡动作是通过将T2的定时内的控制信号EQ变为VPP电平，均衡电路1接通来进行的。此时，位线BL0LT与BL0LN之间的短路是通过共享开关电路2L和均衡电路1而进行的。位线BL0LT、BL0LN等的配线电容比读出放大电路内节点SL0T、SL0N等的配线电容大几倍。因此，为了高速地均衡位线对BL0LT、BL0LN，以变为VHB电平，有必要使共享开关电路2L的接通电阻足够小。
即，有必要使共享开关电路的晶体管尺寸变大。其结果，为了对应均衡期间的高速化要求，在图8所示的构成中，布局面积反而比图6的构成还大。
进一步地，在图8所示的构成中，在有效期间内，因为共享开关电路2R断开，所以位线BL0RT、和BL0RN等变为浮动。在DRAM规格上，也有有效期间变为很长期间的情况。此时，如果存在位线BL0RT或BL0RN通过极小漏电流的不良，则电平大大偏离VHB，其位线变为写入读出不良。因此，图8所示的构成变为比图6所示的电路构成还降低成品率。
因为存在这样的问题，所以最近的DRAM中的均衡电路，如同图6的例子那样，有必要在共享读出放大器的左侧和右侧的位线对分别各自配置。
在图6所示的一般的DRAM构成中，产生位线与字线的短路缺陷的情况下，变为写入读出不良。例如，产生图6的位线BL0LT与字线的短路缺陷15的情况下，连接在位线对BL0LN、BL0LT上的存储单元变为写入读出不良。
在产生该不良的情况下，存储单元群10被置换为列冗余存储单元群R7L，所以写入读出动作上变为正品化。
可是，即使被置换后，在均衡期间，因为VHB电平供给到位线BL0LT、GND电平(或VKK电平)供给到字线，故通过漏电流，备用电流增大。
另外，短路缺陷的电阻取几欧姆的低电阻到几百欧姆以上的高电阻的各种电阻。我们的估计是位线与字线的短路缺陷发生在几欧姆的低电阻的情况下，一处短路缺陷的漏电流约为200毫安左右。
由于一般的DRAM的备用电流的标准小到几毫安左右，故位线与字线的低电阻下的短路缺陷只发生十处，就变为漏电流不良品，成为降低成品率的主要原因。
因此，希望即使发生位线与字线的短路缺陷也可降低其漏电流的方法，提出几个方法。
作为降低位线与字线短路缺陷所引起的漏电流的方法，公开有：在专利文献1的均衡电路与位线预充电电源VHB之间配置电流限制元件的方法。
图9是表示专利文献1中所记载的共享读出放大电路的构成的图。在图9中，对图6只抽出由列选择信号线YSW0控制的部分。和图6不同的地方在于：在均衡电路1L及1R与VHB之间分别配置有电流限制元件9。
进一步地，在专利文献1中，作为该电流限制元件9的具体电路构成，公开有图10(A)、图10(B)、图10(C)、图10(D)的构成。
在图10(A)的电路构成中，作为电流限制元件9，使用NMOS晶体管，NMOS晶体管的一方电极连接在VHB上，另一方电极连接在节点A上。另外，栅极连接恒压电平V1，V1的电压设定为通过适当的电流的电平。另外，向均衡电路1L供给节点A。
在图10(B)的构成中，作为电流限制元件9，使用PMOS晶体管。PMOS晶体管的栅极电压V1被设定为通过适当的电流的电平。
在图10(C)的电路构成中，作为电流限制元件9，使用耗尽型NMOS晶体管。耗尽型NMOS晶体管的栅极连接有节点A。耗尽型NMOS晶体管的临界电压设定为通过杂质渗杂量的调节来通过适当电流的值。
在图10(D)的构成中，作为电流限制元件9，使用寄存器。寄存器的电阻值设定为使适当的电流通过的值。
另外，在专利文献2和非专利文献1中公开有：对控制以一组同时置换为列冗余存储单元群的多个位线对的均衡电路，共用一个电流限制元件的构成。由此，减少电流限制元件的个数，可以将布局面积的增大抑制为小。
图11是表示：根据这样的原理的、非专利文献1的图8中所公开的共享读出放大器的电路构成的图。
图11和图6不同的点在于：相对分别连接在以一组置换为列冗余存储单元群的位线对BL0LT、BL0LN和位线对BL1LT、BL1LN的两个均衡电路1L，配置一个电流限制元件9，电流限制元件9的一方电极连接在位线预充电电源VHB上，另一方电极连接在节点A0L上，把节点A0L供给到两个均衡电路1L。
同样，对于连接在以其他组置换为列冗余存储单元群的两对位线对的两个均衡电路1R，分别共用一个电流限制元件9。对于由列选择信号线RYSW所控制的地方也是同样。在非专利文献1的例子中，作为电流限制元件9虽然使用的是耗尽型NMOS晶体管，但作为其他型的电流限制元件也能使用。
图12(A)是专利文献2中所公开的、降低位线与字线的短路缺陷的漏电流的方法，是表示相对图1所记载的DRAM阵列构成图，只抽出列号0的部分的图。另外，图12(B)是把其方法应用在共享读出放大电路的电路构成的例子，相对图6只抽出由列选择信号线YSW0所控制的部分。
图12(A)和图1不同的地方是：平行于每一个列选择信号线YSW0、YSW1、......RYSW，分别配置信号线A0、A1、......RA，信号线A0、A1、......RA连接在每一个读出放大器6上，并且，分别通过熔丝而连接有信号线A0、A1、......RA和位线预充电电源VHB，作为电流限制元件9使用的是熔丝。
图12(B)和图6不同的地方是：信号线A0替代VHB连接在列选择信号线YSW0所控制的读出放大电路60和61内的四个均衡电路上。
图12(A)、图12(B)所示的专利文献2所公开的构成是在产生位线与字线的短路缺陷15的情况下，把相当于不良的列选择信号线YSW0置换为列冗余列选择信号线RYSW，进一步切断相应信号线A0的熔丝而切断漏电流。
【专利文献1】
特开平8-263983号公报(权利要求9、图3、图4、图5)
【专利文献2】
特开平7-334987号公报(第0035、0036段、图1、图2、图3)
【非专利文献1】
IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.31、NO.4、APRIL1996，第558～第566页，Fault-Tolerant Designs for 256Mb DRAM，Toshiaki Kirihata其他，
发行年月日：NO.4、APRIL 1996、P563、Fig.8(1996年四月第四，第563页，图8)
关于上述的专利文献1所公开的图10(A)～图10(D)的电流限制元件的适当的限制电流量，即使最大，也不是可以充分限制作为位线与字线的短路缺陷的漏电流的200μA的电流量，没有对策的效果。另外，即使最小也有必要：相对没有漏电流的正常的位线，在电源接通时标准上规定的时间内(例如，一般的DRAM标准中为200毫秒)，把其位线上升到VHB电平的电流量的几nA左右以上。在我们的估计中，认为：电流限制元件的适当电流量为几μA左右。
在图10(A)所示的作为电流限制元件、在栅极输入了恒压电平V1的NMOS晶体管中，在没有不良的情况下，备用时的节点A的电平变为VHB电平。在产生由于一方的位线与字线的短路缺陷而引起的漏电流的情况下，节点A的电平比VHB还低。此时，电流限制元件的NMOS晶体管的源极电压为节点A，并且，因为栅极电压为V1，节点A的电平越低则NMOS晶体管的VGS(栅极源极间的电压)越扩大，可以限制的电流量增大。即，由于短路缺陷的漏电阻越小，电流限制元件的限制电流量越增大，存在特性上的问题。
在图10(D)所示的、作为电流限制元件利用寄存器的情况下，也同样，在产生因短路缺陷而引起的漏电流的情况下，漏电阻越变小，节点A的电平越下降，寄存器的两电极的电位差越扩大，所以限制电流量增大，存在特性上的问题。
在图10(C)所示的作为电流限制元件、将栅极连接在节点A上的耗尽型NMOS晶体管中，在产生因短路缺陷而引起的漏电流的情况下，节点A的电平下降。可是，因为源极与栅极被短路，VGS＝0V，是恒定的，故与节点A的电平无关，起着恒流源的作用。因此，与因短路缺陷而引起的漏电阻值的大小无关，电流限制元件具有可以限制为设定过的电流量的优越特性。可是，由于耗尽型NMOS晶体管在一般的DRAM中是不使用的，所以需要特别制造耗尽型NMOS晶体管，存在增加制造成本的问题。
在图10(B)所示的作为电流限制元件的、把恒压电平V1输入到栅极的PMOS晶体管中，在产生因短路缺陷而引起的漏电流的情况下，节点A的电平下降。可是，因为源极电平为VHB，VGS＝VHB-V1而恒定，所以与节点A的电平无关，起着恒流源的作用。因此，与因短路缺陷而引起的漏电阻值的大小无关，电流限制元件具有可以限制为设定过的电流量的优越特性。另外，由于采用了一般的DRAM中通常利用的PMOS晶体管，所以具有与制造成本的增大没有联系在一起的特征。
然而，变为：在图9或图11的均衡电路1L、和1R的旁边配置作为电流限制元件9的PMOS晶体管，其结果，产生：在读出放大电路60内的P井区域附加两处新的N井的必要。在N井与P井交界处，作为井分离区域产生几μm的无用区域，所以如果是这种方式，则存在布局面积大大增大的问题。
进一步地，在晶片状态下的预备试验中，变为写入读出不良的存储单元，由于熔丝切断等编程，置换为冗余单元，但如果是利用图9和图11所示的现有电流限制元件的位线与字线的短路缺陷的备用电流不良的对策，则存在没有进行可靠的置换而降低成品率的问题。
图11是在存储单元群N7L和N7R中列置换段不同构成的共享读出放大器内配置电流限制元件9的电路构成的图。在该构成中，均衡期间，如果存在低电阻位线BL0LN与字线间的短路缺陷15，则位线BL0LN降低至字线的备用时的电平(GND或VKK电平)附近。由于位线BL0LT也因均衡电路1L而与BL0LN短路，所以降低至同样的低电平。另外，由于节点A0L也因均衡电路1L而与位线对BL0LT、BL0LN短路，所以降低至同样的低电平，通过均衡电路，供给节点A0L的电平的位线对BL1LT、BL1LN也同样降低至同样的低电平。如果从这种状态把存储单元群N7L内的字线上升而转移到有效状态，则连接在位线对BL0LT、BL0LN和位线对BL1LT、BL1LN上的存储单元变为写入读出不良，进行存储单元群10的向列冗余存储单元群R7L的置换。
另一方面，均衡期间，共享开关电路2L和2R接通。因此，位线对BL0RT、BL0RN、位线对BL1RT、BL1RN的电平以及信号线A0R的电平也比VHB还低。该降低电平是由共享开关电路2L及2R的接通电阻和电流限制元件9的电阻值等的比率来决定的，变为字线的备用时的电平与VHB电平之间的中间电平。共享开关电路2L及2R的接通电阻和电流限制元件9的电阻值随着温度交动或每一个电源电压变动等而变动。因此，中间电平的电位是因各种条件而变动的。从这种状态使存储单元群N7R内的字线上升而转移到有效状态时，变为：连接在位线对BL0RT、BL0RN和位线对BL1RT、BL1RN上的存储单元变为写入读出不良或正品的不稳定状况。因此，在晶片状态下的预备试验中，难以将连接在位线对BL0RT、BL0RN和位线对BL1RT、BL1RN上的存储单元群作为写入读出不良位而可靠地检测出来，产生不能进行向列冗余存储单元群的置换的情况。因此，会发生：在切断熔丝等编程的置换工序以后的选择试验中多产生不良，成为降低成品率的主要原因的问题。
另外，在图12(A)所示的专利文献2的构成中，在信号线A0、A1、......RA的每一个上分别配置作为电流限制元件9的熔丝，信号线A0、A1、......RA供给到控制行号0～M的存储单元板7的所有读出放大器6。在产生位线与字线的短路缺陷的情况下，对应于该缺陷的列选择信号线被置换为列冗余列选择信号线RYWS的同时，对应于该缺陷的信号线的熔丝被切断。因此，如果为该构成，则行号0～M的M+1个存储单元群必然变为一个大的列置换段。在这种大的列置换段中，相对列冗余单元的布局面积和救济率存在问题。
发明内容
因此，本发明的目的在于，提供一种一边适当地应付因动态型半导体存储装置的位线与字线的短路缺陷而引起的备用电流不良，一边抑制和减少布局面积的增大、达到高的冗余救济率，能可靠地冗余救济的装置。
本申请中所公开的发明，为了达到上述的目的，如果叙述其概略的话，构成如下：相对共享读出放大器中、一侧的位线对用的均衡电路和另一侧位线对用均衡电路，共同设置一个电流限制元件，通过电流限制元件向两侧的均衡电路供给位线预充电电位。
本发明的一个侧面(观点)的半导体存储装置，包括：对向配置的一侧和另一侧的存储单元群；连接在所述一侧存储单元群上的多对的一侧位线对；连接在所述另一侧存储单元群上的多对的另一侧位线对；和配置在所述一侧存储单元群与另一侧存储单元群之间，控制所述一侧位线对和另一侧位线对的共享读出放大器；所述共享读出放大器包括：分别连接在所述一侧的一对位线对上的一侧的均衡电路；分别连接在所述另一侧的一对位线对上的另一侧的均衡电路；相对一个或多个所述一侧的均衡电路和一个或多个所述另一侧的均衡电路共同设置，向一个或多个所述一侧和另一侧的均衡电路供给位线预充电电位的一个电流限制元件；分别连接在共用所述一个电流限制元件的所述一侧均衡电路和所述另一侧均衡电路上且列冗余的置换目标共用的存储单元群的单位(叫做「列置换段」)构成为：在所述一侧存储单元群和所述另一侧存储单元群之间成为互不相同的单位。
本发明的另一个侧面(观点)的半导体存储装置，具有：对向配置的一侧和另一侧的存储单元群；连接在所述一侧存储单元群上的多对的一侧位线对；连接在所述另一侧存储单元群上的多对的另一侧位线对；配置在所述一侧存储单元群与另一侧存储单元群之间，控制所述一侧位线对和另一侧位线对的共享读出放大器；所述共享读出放大器具有：分别连接在所述一侧的一对位线对上的一侧的均衡电路；分别连接在所述另一侧的一对位线对上的另一侧的均衡电路；在所述一侧的存储单元群处于激活状态时，第一列选择线被设定为激活状态的同时，写入/读出动作的所述一侧的一对或多对位线对以组置换为列冗余位线对；在所述另一侧的存储单元群处于激活状态时，所述第一列选择线被设定为激活状态的同时，写入/读出动作的所述另一侧的一对或多对位线对以组置换为列冗余位线对；具备：向分别连接在所述一侧的一对或多对位线的所述一侧的均衡电路和分别连接在所述另一侧的一对或多对位线的所述另一侧的均衡电路共同供给位线预充电电位的一个电流限制元件；分别连接在共用所述一个电流限制元件的所述一侧均衡电路和所述另一侧均衡电路上且列冗余的置换目标共用的存储单元群的单位(叫做「列置换段」)构成为：在所述一侧存储单元群和所述另一侧存储单元群成为互不相同的单位。
在本发明中，所述电流限制元件也可以是由PMOS晶体管所构成的，其中该PMOS晶体管的第一端子连接在所述位线预充电电源上、第二端子共同连接在所述一侧和另一侧均衡电路上。
在本发明中，可以构成为向所述PMOS晶体管的栅极供给基准电压(GND)、存储单元晶体管的基板电压(VBB)、字线的备用电压(VKK)的电压电平中的至少一个。
在本发明中，可以构成为所述PMOS晶体管与构成所述共享读出放大器的PMOS读出电路一起配置在共同的N井区域。
在本发明中，作为从所述电流限制元件向一个或多个所述一侧的均衡电路和一个或多个所述另一侧的均衡电路共同供给位线预充电电位的配线的配线层，可以构成为利用共同连接在存储单元群的多个单元电容一端上的电容板层。
在本发明中，还可以构成为具有可变地切换控制所述电流限制元件的限制电流量的装置。
在本发明中，也可以构成为具有：将供给到构成所述电流限制元件的PMOS晶体管栅极的电压切换为基准电压、存储单元晶体管的基板电压、字线的备用电压中被选择的电压的装置。
在本发明中，可以根据试验方式切换所述电流限制元件的限制电流量。或者也可以具备利用切断的有无来可变控制所述电流限制元件的限制电流量的熔丝，利用熔丝的切断来切换所述电流限制元件的限制电流量。
根据本发明，在动态型半导体存储装置的共享读出放大器中，相对一侧位线对用的均衡电路和另一侧位线对用的均衡电路，共同设置一个电流限制元件，通过构成为由电流限制元件进行过电流限制的位线预充电电位供给到一侧和另一侧的两方均衡电路，从而可以一边应付由于位线与字线的短路缺陷而引起的备用电流不良，一边以小的布局面积即可实现高的冗余救济率。
另外，根据本发明，由于具有使电流限制元件的限制电流值变化的机构，故能够进行可靠的冗余救济。
附图说明
图1是表示本发明的一个实施方式的动态型半导体存储装置的阵列构成的图。
图2是表示本发明的一个实施方式的共享读出放大器的电路构成例的图。
图3是表示本发明的一个实施方式的共享读出放大器的电路构成例的图。
图4是表示本发明的一个实施方式的共享读出放大器的电路布局例的图。
图5是表示本发明的一个实施方式的共享读出放大器的电路构成例的图。
图6是表示现有的共享读出放大器的电路构成例的图。
图7是表示图6的动作的时间图。
图8是表示现有的共享读出放大器的电路的一般构成例的图。
图9是表示现有的共享读出放大器的电路构成例的图。
图10(A)～图10(D)是分别表示图9所示的电流限制元件和均衡电路的电路构成例的图。
图11是表示现有的共享读出放大器的电路构成例的图。
图12(A)是表示现有的动态型半导体存储装置的阵列构成的图，图12(B)是表示图12(A)所示的共享读出放大器的电路构成例的图。
图中：1、1L、1R-均衡电路，2L、2R-共享开关电路，3-NMOS读出电路，4-PMOS读出电路，5-IO开关电路，6-读出放大器，7-存储板，8-存储单元，9-电流限制元件，10、11-存储单元群，12-字线驱动器，13-Y译码器，14-X译码器，15-位线与字线的短路缺陷，60、61、62、63、R60、R61-读出放大电路，N6-控制存储单元群N7的读出放大器，N7、N7L、N7R-作为通常单元的存储单元群，N13-通常单元用YDEC，R6-控制存储单元群R7的读出放大器，R7、R7L、R7R-作为列冗余单元的存储单元群，R13-列冗余单元用的YDEC。
具体实施方式
为了更详细的叙述本发明，参照附图对其进行说明。
对用于实施本发明的最佳实施方式进行说明。本发明的一个实施方式的动态型半导体存储装置的阵列的全体构成如同图1所示的构成，为了避免重复，省略其说明，在下面，对依据本发明的共享读出放大器等的详细构成，进行说明。
[实施例1]
图2是表示图1所示的本发明的一实施方式的动态型半导体存储装置的共享读出放大器的一个实施例的构成图。在图2中表示被图1的存储单元板7夹持的一个读出放大器6(60…63、R60、R61)。如图2所示，在本实施例中，左侧的存储单元群N7L和右侧的存储单元群N7R之间分别成为不同的列置换段。
图2所示的本实施例的构成，和图11所示的以往的构成不同点在于：相对连接以组置换为列冗余存储单元群的两对位线对BL0LT、BL0LN和BL1LT、BL1LN的两个均衡电路1L、和连接以别的组置换为列冗余存储单元群的两对位线对BL0RT、BL0RN和BL1RT、BL1RN的两个均衡电路1R的合计四个均衡电路，共同配置一个电流限制元件9；电流限制元件9的一方电极连接在位线预充电电源VHB上，另一方电极连接在节点A0上，节点A0共同连接有四个均衡电路。均衡电路1L合计由三个晶体管构成：一方电极和另一方电极连接在位线对上的NMOS晶体管；一方电极连接在节点A0上、另一方电极连接在位线对的一方上的NMOS晶体管；和一方电极连接在节点A0上、另一方的电极连接在位线对的另一方上的NMOS晶体管。这三个NMOS晶体管的栅极共同连接有控制线EQL。均衡电路1R也和均衡电路1L同样构成，三个NMOS晶体管的栅极共同连接有控制线EQR。
在产生了位线BL0LN与字线的短路缺陷15的情况下，漏电流被电流限制元件9限制，可以应付备用电流不良。
在产生了低电阻下的位线BL0LN与字线的短路缺陷15的情况下，和图11同样，在均衡期间，位线对BL0LT、BL0LN下降至字线的备用时的电平(GND、或VKK电平)附近。另外，节点A0也因为均衡电路1L而与位线对BL0LT、BL0LN短路，同样降低至低电平。
进一步地，被供给节点A0的电位的位线对BL1LT、BL1LN、位线对BL0RT、BL0RN以及位线对BL1RT、BL1RN也同样降低至低电平。
如果从这种状态使存储单元群N7L内的字线上升而转移到有效状态，则和以往同样，连接在位线对BL0LT、BL0LN和位线对BL1LT、BL1LN上的存储单元变为写入读出不良。
进一步地，在本实施例中，即使在使存储单元群N7R内的字线上升而转移到有效状态的情况下，连接在位线对BL0RT、BL0RN、和位线对BL1RT、BL1RN上的存储单元也可以稳定地变为写入读出不良。
因此，在晶片状态下的预备试验中，即使利用图11所示的现有构成，也可以使连接在位线对BL0RT、BL0RN和位线对BL1RT、BL1RN上的存储单元群可靠地置换为列冗余存储单元群，相对图11所示的现有的构成，可以改善置换工序以后的选择试验中的成品率。
进而，相对于图11等中所示的现有的备用电流不良对策，根据本实施例，电流限制元件的元件个数减少一半，具有可以减少布局面积的效果。
[实施例2]
图3是表示本发明的一个实施方式的更具体的构成的图。图3所示的本实施例的构成和图2所示的上述的实施例不同的点是：作为电流限制元件9采用了栅极连接恒压电平V1的PMOS晶体管，并且，该PMOS晶体管配置在布局为配置有PMOS读出电路4的带状的N井区域中。
作为电流限制元件的种类，虽然图10(A)～图10(D)所示的构成作为现有技术而被公开，其中，从限制电流特性和制造成本观点来看，作为电流限制元件使用图10(B)的PMOS晶体管为最佳。
然而，在现有的电流限制元件9的配置(参照图11)中，由于产生新的井分离区域，存在布局面积大大增大的问题。
与此相反，如果应用本发明，则如图3所示，因为不产生新的井分离区域，故可以大幅度减轻布局面积增大的问题，即可以获得特别抑制减少面积增大的效果。
这样，根据本实施例，不会增大制造成本，以小的布局面积即可实现具有优越限制电流特性的电流限制元件。
恒压V1的电平设定为：作为电流限制元件9而使用的PMOS晶体管通过适当的电流(例如，几μA左右)的电平。例如，作为V1利用GND、或VKK、或VBB等电源电压就可以。
[实施例3]
在图3中，存在位线BL0LN与字线的短路缺陷15是某种程度的高电阻下的短路缺陷的情况。这种情况下，在均衡期间，节点A0等的电平变为字线的备用时的电平(GND、或VKK电平)与位线预充电电源VHB之间的中间电平。并且，其中间电平是由短路缺陷的电阻值和电流限制元件9电阻值等的比率所决定的。因此，节点A0等的电平随着温度变动等，以各种条件而变动其电平。其结果，在晶片状态下的预备试验中，有：无法使位线对BL0LT、BL0LN、BL1LT、BL1LN以及位线对BL0RT、BL0RN、和位线对BL1RT、BL1RN稳定地变为写入读出不良的情况。这种情况下，在置换工序以后的选择试验中，产生不良而成为大大降低成品率的主要原因。
因此，为了对付这个问题，在本实施例中，构成为具备使电流限制元件9的限制电流值变化的机构。
在本实施例中，例如在通常时，把提供给电流限制元件(PMOS晶体管)9的栅极的恒压电平V1设定为VBB。
并且，在本实施例中，在晶片状态下的预备试验时，将恒压电平V1设定为比平常时还高的电平(例如GND)。由此，在晶片状态下的预备试验时，电流限制元件9的PMOS晶体管的限制电流量变小，可以使均衡期间的节点A0、位线对BL0LT、BL0LN、位线对BL1LT、BL1LN、位线对BL0RT、BL0RN以及位线对BL1RT、BL1RN的电平(电位)比通常时的还低。其结果，可以变为：相对于在通常时在写入读出中或不良或正品化的不稳定的存储单元，在晶片状态下的预备试验时，可以稳定地成为写入读出不良，可以可靠地置换为列冗余存储单元。
这样，根据本实施例，即使产生高电阻下的位线与字线的短路缺陷，也可以提高成品率。
另外，恒压电平V1的设定电压的变更，可以通过试验方式(被输入的试验方式信号)或熔丝的切断等来进行。
根据本实施例，即使一侧的列置换段和另一侧的列置换段应用在不同的共享读出放大器中，也可以可靠地进行冗余救济。因此，由于可以分割为和一般的DRAM同样小的列置换段，故相对于图12(A)、图12(B)所示的现有技术，可以减少列冗余单元的布局面积，可以提高救济率。
[实施例4]
图4是表示本发明的布局构成的一个实施例的图。本实施例可以有效配线图3所示的实施例中的信号线A0、A1、......RA。在图3所示的上述实施例中，每一个存储单元8的单元电容的一方电极连接在提供了电压VP的叫做「电容板」的导电层上。
在本实施例中，如图4所示，存储板7如划阴影线部分所示，被电容板覆盖。
另一方面，在现有的读出放大电路60、61、62、63、......R60、R61的区域中一般不使用电容板的导电层。
在本实施例中，作为信号线A0、A1、......RA的配线，利用该电容板的导电层。根据该构成，相对于分别配置在共享读出放大器的一侧和另一侧的均衡电路，共用一个电流限制元件9，即使在两方的均衡电路中配线信号线A0、A1、......RA，在制造工序中也没有必要增加新的配线层或为了通过新的配线而大幅度变更现有的布局，对于图6所示的电路，以简单的修改，即可以进行因位线与字线的短路缺陷的备用电流不良的对策。
[实施例5]
在图2所示的上述实施例中，说明了一条列选择信号线输入到一个读出放大电路的本发明的应用例，但是，本发明也可以应用在一条列选择信号线输入到一个读出放大电路的情况或一条列选择信号线输入到四条以上读出放大电路的情况。
图5是表示对一条列选择信号线输入到一个读出放大电路的情况应用本发明的一个实施例的构成的图。如图5所示，在本实施例中，在共享读出放大器的左侧的存储单元群N7L和右侧的存储单元群N7R中其列置换段也不同。另外，是位线对按照每一对以组被置换的构成。
相对均衡电路1L和均衡电路1R的两个均衡电路，共同配置一个电流限制元件9，电流限制元件9的一方电极连接在位线预充电电源VHB上，另一方电极连接在节点A0上，并且，使节点A0连接两个均衡电路。
同样，在一条列选择信号线输入到四条读出放大电路的情况下，在共享读出放大器的一侧和另一侧的、分别以组被置换的合计八对的位线对(一侧的四对和另一侧的四对)中，相对分别连接的合计八个的均衡电路，共同配置一个电流限制元件，电流限制元件9的一方电极(源极或漏极)连接在位线预充电电源VHB上，另一方电极连接在节点A0上，将节点A0连接在八个均衡电路上，其栅极与V1连接。另外，电流限制元件9设置在N井区域内。
以上虽然根据上述实施例说明了本发明，但是，本发明并未被上述的实施例限定，还包括：只要是本领域的技术人员在本发明的范围内就可以获得的各种变形、修改。

Claims (13)

1、一种半导体存储装置，其特征在于，包括：
对向配置的一侧和另一侧的存储单元群；
连接在所述一侧存储单元群上的多对的一侧位线对；
连接在所述另一侧存储单元群上的多对的另一侧位线对；和
配置在所述一侧存储单元群与另一侧存储单元群之间，控制所述一侧位线对和另一侧位线对的共享读出放大器；
所述共享读出放大器包括：
分别连接在所述一侧的一对位线对上的一侧的均衡电路；
分别连接在所述另一侧的一对位线对上的另一侧的均衡电路；和
相对一个或多个所述一侧的均衡电路和一个或多个所述另一侧的均衡电路共同设置，向一个或多个所述一侧和另一侧的均衡电路供给位线预充电电位的一个电流限制元件；
列冗余的置换目标共用的存储单元群的单位、即列置换段构成为：在所述一侧存储单元群和所述另一侧存储单元群之间成为互不相同的单位，该列置换段分别连接在共用所述一个电流限制元件的所述一侧均衡电路和所述另一侧均衡电路。
2、一种动态型半导体存储装置，其特征在于，具有：
对向配置的一侧和另一侧的存储单元群；
连接在所述一侧存储单元群上的多对的一侧位线对；
连接在所述另一侧存储单元群上的多对的另一侧位线对；和
配置在所述一侧存储单元群与另一侧存储单元群之间，控制所述一侧位线对和另一侧位线对的共享读出放大器；
所述共享读出放大器具有：
分别连接在所述一侧的一对位线对上的一侧的均衡电路；和
分别连接在所述另一侧的一对位线对上的另一侧的均衡电路；
在所述一侧的存储单元群处于激活状态时，第一列选择线被设定为激活状态的同时，写入/读出动作的所述一侧的一对或多对位线对以组置换为列冗余位线对；
在所述另一侧的存储单元群处于激活状态时，所述第一列选择线被设定为激活状态的同时，写入/读出动作的所述另一侧的一对或多对位线对以组置换为列冗余位线对；
具备：向分别连接在所述一侧的一对或多对位线的所述一侧的均衡电路和分别连接在所述另一侧的一对或多对位线的所述另一侧的均衡电路共同供给位线预充电电位的一个电流限制元件；
列冗余的置换目标共用的存储单元群的单位即列置换段构成为：在所述一侧存储单元群和所述另一侧存储单元群成为互不相同的单位，其中该列置换段分别连接在共用所述一个电流限制元件的所述一侧均衡电路和所述另一侧均衡电路上。
3、根据权利要求1或2所述的动态型半导体存储装置，其特征在于，所述电流限制元件包括PMOS晶体管，其中该PMOS晶体管的第一端子连接在所述位线预充电电源上、第二端子共同连接在所述一侧和另一侧均衡电路上。
4、根据权利要求3所述的动态型半导体存储装置，其特征在于，向所述PMOS晶体管的栅极供给基准电压、存储单元晶体管的基板电压、字线的备用电压的电压电平中的至少一个。
5、根据权利要求3所述的动态型半导体存储装置，其特征在于，所述PMOS晶体管与构成所述共享读出放大器的PMOS读出电路一起配置在共同的N井区域内。
6、根据权利要求1或2所述的动态型半导体存储装置，其特征在于，作为从所述电流限制元件向一个或多个所述一侧的均衡电路和一个或多个所述另一侧的均衡电路共同供给位线预充电电位的配线的配线层，利用共同连接在存储单元群的多个单元电容一端上的电容板层。
7、根据权利要求1或2所述的动态型半导体存储装置，其特征在于，具有：可变地切换控制所述电流限制元件的限制电流量的装置。
8、根据权利要求3所述的动态型半导体存储装置，其特征在于，具有：将供给到构成所述电流限制元件的PMOS晶体管栅极的电压切换为基准电压、存储单元晶体管的基板电压、字线的备用电压中被选择的电压的装置。
9、根据权利要求7所述的动态型半导体存储装置，其特征在于，根据试验方式切换所述电流限制元件的限制电流量。
10、根据权利要求6所述的动态型半导体存储装置，其特征在于，
具有：根据切断的有无，可变地控制所述电流限制元件的限制电流量的熔丝；
利用熔丝的切断来切换所述电流限制元件的限制电流量。
11、一种动态型半导体存储装置，其特征在于，具有：
对向配置且分别具有冗余单元的一侧和另一侧的两个存储阵列；和
连接在所述两个存储阵列之间的读出放大电路；
所述读出放大电路包括：
一侧的均衡电路，其具有：相对所述一侧存储阵列的第一位线对设置，一端分别连接在所述第一位线对，在预充电/均衡动作时，按照共同输入到另一端的位预充电电压，将所述第一位线对分别驱动为位预充电电压的两个第一能动元件；和插入到所述第一位线对之间的一个第一能动元件；所述三个第一能动元件的控制端子共同连接第一均衡控制信号而成；
另一侧的均衡电路，其具有：相对所述另一侧存储阵列的第二位线对设置，一端分别连接所述第二位线对，在预充电/均衡动作时，按照共同输入到另一端的位预充电电压，把所述第二位线对分别驱动为位预充电电压的两个第二能动元件；和插入到所述位线对之间的一个第二能动元件；所述三个第二能动元件的控制端子共同连接第二均衡控制信号而成；
在第一和第二节点接受位线对的电压并差动放大，向第一和第二节点输出的读出电路；
第一开关，其根据所输入的控制信号，接通/切断控制连接在所述一侧均衡电路上的第一位线对端部与所述读出电路的第一及第二节点之间的连接；
第二开关，其根据所输入的控制信号，接通/切断控制连接在所述另一侧均衡电路上的第二位线对的端部与所述读出电路的第一及第二节点之间的连接；和
利用所输入的列选择信号接通/切断控制对应于所述读出电路的第一和第二节点的IO线的开关；
进一步包括电流限制元件，其相对一组的所述一侧和另一侧的均衡电路共同设置，一端连接在位线预充电电源上，并将规定的电压输入到控制端子，另一端共同连接在把所述一侧和另一侧均衡电路中的、将所述第一及第二位线对驱动为位预充电电压的所述两个第一能动元件及所述两个第二能动元件的另一端而成；
列冗余的置换目标共用的存储单元群的单位即列置换段构成为：在所述一侧存储单元群和所述另一侧存储单元群之间变为互不相同的单位，其中该列置换段分别连接在共用所述一个电流限制元件的所述一侧的均衡电路和所述另一侧的均衡电路上。
12、根据权利要求11所述的动态型半导体存储装置，其特征在于，
所述电流限制元件相对多个所述一侧的均衡电路和多个所述另一侧的均衡电路共同设置；
所述电流限制元件的一端连接在位线预充电电源上，并将规定的电压输入到控制端子，另一端共同连接在多个所述一侧均衡电路的将所述第一位线对驱动为位预充电电压的两个第一能动元件的所述另一端上，并和多个所述另一侧均衡电路的将所述第二位线对驱动为位预充电电压的两个第二能动元件的所述另一端共同连接。
13、根据权利要求12所述的动态型半导体存储装置，其特征在于，连接在多个所述一侧均衡电路上的多个位线对和连接在多个所述另一侧均衡电路上的多个位线对的数据，连接在通过以共同的列选择信号来接通/切断的开关所对应的IO线上。
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