KR100613635B1 - 다이나믹형 반도체 기억장치 - Google Patents

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슈이치 츠카다
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엘피다 메모리 가부시키가이샤
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Abstract

(과제) 본 발명은 비트선과 워드선의 쇼트 결함에 의한 스탠바이 전류 불량을 대책하면서, 작은 레이아웃 면적으로 높은 용장구제률, 또한 확실한 용장 구제를 가능하게 하는 다이나믹형 반도체 기억장치를 제공한다.
(해결수단)
셰어드 센스 앰프에 있어서의 일측의 비트선쌍용의 이퀄라이즈 회로와, 타측의 비트선쌍용의 이퀄라이즈 회로에 대해, 공통으로 하나의 전류 제한 소자를 설치하고, 전류 제한 소자를 통해, 양측의 이퀄라이즈 회로에 비트선 프리차지 전위를 공급한다.
반도체 기억장치, 이퀄라이저 회로, 워드선, 비트선

Description

다이나믹형 반도체 기억장치{DYNAMIC TYPE SEMICONDUCTOR MEMORY DEVICE}
도 1 은 본 발명의 일 실시형태의 다이나믹형 반도체 기억장치의 어레이 구성을 나타내는 도.
도 2 는 본 발명의 일 실시형태의 셰어드 센스 앰프의 회로의 구성예를 나타내는 도.
도 3 은 본 발명의 일 실시형태의 셰어드 센스 앰프의 회로의 구성예를 나타내는 도.
도 4 는 본 발명의 일 실시형태의 셰어드 센스 앰프의 회로의 레이아웃예를 나타내는 도.
도 5 는 본 발명의 일 실시형태의 셰어드 센스 앰프의 회로의 구성예를 나타내는 도.
도 6 은 종래의 셰어드 센스 앰프의 회로의 구성예를 나타내는 도.
도 7 은 도 6 의 동작을 나타내는 타이밍 챠트도.
도 8 은 종래의 셰어드 센스 앰프의 회로의 일반적인 구성예를 나타내는 도.
도 9 는 종래의 셰어드 센스 앰프의 회로의 구성예를 나타내는 도.
도 10 의 (A) 내지 (D) 는, 도 9 에 나타낸 전류 제한 소자 및 이퀄라이즈 회로의 회로구성의 예를 각각 나타내는 도.
도 11 은 종래의 셰어드 센스 앰프의 회로의 구성예를 나타내는 도.
도 l2 에 있어서 (A) 는 종래의 다이나믹형 반도체 기억장치의 어레이 구성을 나타내는 도이고, (B) 는 (A) 에 나타낸 셰어드 센스 앰프의 회로의 구성예를 나타내는 도.
※ 도면의 주요 부호에 대한 설명
1, 1L, 1R: 이퀄라이즈 회로 2L, 2R: 셰어드 스위치 회로
3 : NMOS 센스 회로 4 : PMOS 센스 회로
5 : IO 스위치 회로 6 : 센스 앰프
7 : 메모리 플레이트 8 : 메모리 셀
9 : 전류 제한 소자 10, 11 : 메모리 셀군
12 : 워드선 드라이버 13 : Y 디코더
14 : X 디코더 15 : 비트선과 워드선의 쇼트 결함
60, 61, 62, 63, R60, R61 : 센스 앰프 회로
N6 : 메모리 셀군 (N7)을 제어하는 센스 앰프
N7, N7L, N7R: 통상의 셀인 메모리 셀군
N13 : 통상의 셀용의 YDEC
R6 : 메모리 셀군 (R7) 을 제어하는 센스 앰프
R7, R7L, R7R: 열용장 셀인 메모리 셀군
R13 : 열용장 셀용의 YDEC
본 발명은, 다이나믹형 반도체 기억장치 (DRAM) 에 관한 것으로, 특히 스탠바이할 때에 비트선과 워드선의 쇼트 결함에 의한 리크 전류 증대를 억제하는 회로에 관한 것이다.
일반적인 DRAM 에서는, 제조 수율을 향상시키기 위해서 용장 셀을 형성하여, 통상의 메모리 셀의 일부에 불량이 발생하더라도, 불량 셀을 용장 셀로 치환하여 구제함으로써 양품화할 수 있다. 용장 셀로의 치환은, 웨이퍼 상태에서의 예비 테스트에 있어서, 기록 판독 불량으로 된 어드레스에 따른 퓨즈의 절단 등에 의해 프로그래밍됨으로써 이루어진다. 처음에, 용장 셀로 치환하는 기능을 가지는 DRAM의 어레이 구성의 전형예에 관해서, 도 1 을 참조하여 설명한다. 또, 도 1 은, 본 발명을 적용한 일 실시형태의 전체의 어레이 구성에도 해당하는 것이지만, 이하에서는 발명기술의 이해를 위해 미리 설명하여 놓는다.
도 1 을 참조하면, 메모리 플레이트 (7) 는, 통상의 셀인 메모리 셀군 (N7) 과, 열용장 셀인 R 메모리 셀군 (R7) 로 구성되고, 행번호 0∼M, 열번호 0∼N의 매트릭스상으로 복수개 배치되어 있다. 메모리 플레이트 (7) 와, 워드선 드라이버 (서브 워드선 드라이버 ; SWD12) 는 열방향으로 교대로 배치되어 있다.
센스 앰프 (6) 는, 메모리 셀군 (N7) 을 제어하는 센스 앰프인 SAN6 과, R 메모리 셀군 (R7) 을 제어하는 열용장 셀용의 센스 앰프인 SAR6 으로 구성된다.
메모리 플레이트 (7) 와 센스 앰프 (6) 는 행방향으로 교대로 배치되어 있 다. 메모리 플레이트 (7) 에 끼워진 센스 앰프, 예를 들어 도 1 에 있어서의 행번호 0 과 행번호 1 의 메모리 플레이트 (7) 에 끼워진 센스 앰프 (6) 는, 행번호 0 (도 1 의 좌측) 의 메모리 플레이트와 행번호 1 (도의 우측) 의 메모리 플레이트의 양쪽을 제어한다.
이와 같이, 좌우 양측의 메모리 플레이트를 제어하는 센스 앰프구성은, 일반적으로, 「셰어드 센스 앰프」라고 불린다.
또한, 도 1의 어레이 구성 하측에는 X 디코더 (XDEC14) 가 배치되고, 어레이 구성 좌측에는 Y 디코더 YDEC13 가 배치되어 있다. YDEC13 은, 통상 셀용의 센스 앰프 (N6) 를 제어하기 위한 복수의 열선택 신호선 YSW0, YSW1, …을 출력하는 YDEC (N13) 과, 열용장 셀용의 센스 앰프 (R6) 를 제어하기 위한 열선택 신호선 RYSW 를 출력하는 RYDEC (R13) 를 구비하여 구성되어 있다.
또, 도 1 에서는, 열선택 신호선 YSW0, YSW1, …, 및, RYSW는, 열번호 0 의 부분만이 도시되어 있지만, 동일하게 열번호 1∼N 에도 배치된다. 또한, 도 1 의 어레이 구성의 예에서는, 열방향으로 치환하는 열용장 구성만이 도시되어 있지만, 행방향으로 치환하는 행용장 구성도 탑재하는 것이 일반적인 구성이다.
도 6 은, 도 1에 있어서의 센스 앰프 (6) 중 2개의 메모리 플레이트 (7) 에 끼워진 셰어드 센스 앰프의 일반적인 회로구성의 일례를 나타내는 도이다.
도 6 을 참조하면, 셰어드 센스 앰프 (60) ; 도 1의 6 에 대응한다) 에 대하여, 도의 좌측에는, 통상의 셀인 메모리 셀군 (N7L) 과 열용장 셀인 R 메모리 셀군 (R7L) 이 배치되고, 도의 우측에는, 통상의 셀인 메모리 셀군 (N7R) 과 열용장 셀 인 R 메모리 셀군 (R7R) 이 배치되어 있다.
메모리 셀군 (N7L) 에는, 비트선 BL0LT, BL0LN 으로 이루어지는 한 쌍의 비트선쌍, 비트선 BLlLT, BLlLN 으로 이루어지는 한 쌍의 비트선쌍 등의 복수의 비트선쌍이 배치되고, 각각의 비트선에는 복수의 메모리 셀 (8) 이 접속되어 있다. 메모리 셀군 (N7R), 메모리 셀군 (R7L, R7R) 도 같은 구성을 하고 있다.
메모리 셀 (8) 은, 1개의 셀 용량과, NMOS 트랜지스터로 형성된 셀 트랜지스터로 구성된다. 셀 용량의 일측 전극은, 전압 VP 가 공급되는 용량 플레이트에 접속되고, 셀 용량의 타측 전극은 셀 트랜지스터의 일방의 전극에 접속되어 있다. 또한, 셀 트랜지스터의 타방의 전극은 비트선에, 게이트는 워드선에 접속되어 있다.
센스 앰프 회로 (60) 는, 좌우의 이퀄라이즈 회로 (1L 및 1R) 와, 셰어드 스위치 회로 (2L 및 2R) 와, NMOS 센스 회로 (3) 와, PMOS 센스 회로 (4) 와, IO 스위치 회로 (5) 를 구비하여 구성되어 있고, 좌측의 비트선쌍 BL0LT, BL0LN 및, 우측의 비트선쌍 BL0RT, BL0RN 의 2개의 비트선쌍을 제어한다. 센스 앰프 회로 61, 62, 63, … 및 R60, R61 도 같은 회로구성이다.
이퀄라이즈 회로 (1L) 는, 일방의 전극 (소스 및 드레인 전극의 일방) 이 비트선 BL0LT 에 접속되고, 타방의 전극 (소스 및 드레인 전극의 타방) 이 비트선 BL0LN 에 접속된 NMOS 트랜지스터와, 일방의 전극이 비트선 BL0LT 에 접속되고, 타방의 전극이 비트선 프리차지 전원 VHB 에 접속된 NMOS 트랜지스터와, 일방의 전극이 비트선 BL0LN 에 접속되고 타방의 전극이 비트선 프리차지 전원 VHB 에 접속된 NMOS 트랜지스터의 합 3개의 NMOS 트랜지스터로 구성되고, 이들 3개의 NMOS 트랜지스터의 게이트에는, 제어신호 EQL 이 공통접속되어 있다. 제어신호 EQL 이 하이 레벨일 때, 이퀄라이즈 회로 (1L) 의 NMOS 트랜지스터는 온하여, 비트선 BL0LT, BL0LN 을 프리차지 전원전압 VHB 에 프리차지한다. 이퀄라이즈 회로 (1R) 도, 이퀄라이즈 회로 (1L) 과 같이 3개의 NMOS 트랜지스터로 구성되고, 3개의 NMOS 트랜지스터의 게이트는, 제어신호 EQR 이 공통접속되어 있다.
셰어드 스위치 회로 (2L) 은, 일방의 전극이 비트선 BL0LT 에 접속되고 타방의 전극이 센스 앰프 회로내 절점 SL0T 에 접속된 NMOS 트랜지스터와, 일방의 전극이 비트선 BL0LN 에 접속되고 타방의 전극이 센스 앰프 회로내 절점 SL0N 에 접속된 NMOS 트랜지스터의 2개의 NMOS 트랜지스터로 구성되고, 이들 2개의 NMOS 트랜지스터의 게이트에는 제어신호 SHL 이 공통으로 접속되어 있다. 우측의 셰어드 스위치 회로 (2R) 도, 같은 회로구성으로 되고, 2개의 NMOS 트랜지스터의 게이트에는, 제어신호 SHR 가 공통접속되어 있다. 제어신호 SHL, SHR 이 각각 하이 레벨일 때, 셰어드 스위치 회로 (2L, 2R) 가 각각 온하여, 좌측의 비트선쌍 BL0LT, BL0LN 과, 우측의 비트선쌍 BL0RT, BL0RN 을, 센스 회로 (NMOS 센스 회로 (3), PMOS 센스 회로 (4)) 와 도통상태로 한다.
NMOS 센스 회로 (3) 는, 일방의 전극이 센스 앰프 회로내 절점 SL0T 에 접속되고, 타방의 전극이 센스 신호 SAN 에 접속되어, 게이트가 센스 앰프 회로내 절점 SL0N 에 접속된 NMOS 트랜지스터와, 일방의 전극이 SL0N 에 접속되고 타방의 전극이 SAN 에 접속되고, 게이트가 SL0T 에 접속된 NMOS 트랜지스터의 2개의 NMOS 트랜 지스터로 구성되어 있다.
PMOS 센스 회로 (4) 는, 일방의 전극이 센스 앰프 회로내 절점 SL0T 에 접속되고, 타방의 전극이 센스 신호 SAP 에 접속되어, 게이트가 센스 앰프 회로내 절점 SL0N 에 접속된 PMOS 트랜지스터와, 일방의 전극이 절점 SL0N 에 접속되고, 타방의 전극이 SAP 에 접속되고, 게이트가 SL0T 에 접속된 PMOS 트랜지스터의 2개의 PM0S 트랜지스터로 구성되어 있다.
IO 스위치 회로 (5) 는, 일방의 전극이 SL0T 에 접속되고, 타방의 전극이 복수개로 이루어지는 IO 선 중의 1개에 접속되고, 게이트가 열선택 신호선 YSW0에 접속된 NMOS 트랜지스터와, 일방의 전극이 SL0N 에 접속되고, 타방의 전극이 복수개로 이루어지는 IO 선 중의 별도의 1개에 접속되고, 게이트가 열선택 신호선 YSW0 에 접속된 NMOS 트랜지스터의 2개의 NMOS 트랜지스터로 구성되어 있다.
도 6 에 나타낸 구성에서는, 1개의 열선택 신호선이 2개의 센스 앰프 회로를 제어하고 있다. 즉, 열선택 신호선 YSW0 은, 센스 앰프 회로 (60) 와 센스 앰프 회로 (61) 에 입력되고, IO 스위치 회로내의 합 4개의 NMOS 트랜지스터의 게이트에 입력되어 있다. 이 경우, IO 선은 합 4개 준비되어, 공통의 열선택 신호선이 게이트에 접속된 4개의 IO 스위치 회로를 구성하는 NMOS 트랜지스터는, 각각, 따로따로의 IO 선에, 타방의 전극이 접속되어 있다.
이 예의 회로구성에서는, 외부에서 입력되는 어드레스에 따라, 열선택 신호선 YSW0 이 활성화된 경우, 센스 앰프 회로 (60) 와 센스 앰프 회로 (61) 의, 2개의 센스 앰프를 동시에 WRITE 또는 READ 할 수 있다.
별도의 예로서, 1개의 열선택 신호선이 1개의 센스 앰프 회로에 입력되는 경우도 있다. 그 경우, IO 선은 2개로 되고, 1개의 열선택 신호선의 활성화에 의해서, 1개의 센스 앰프 회로의 WRITE 또는 READ 동작으로 된다.
또한 별도의 예로서, 1개의 열선택 신호선이 4개의 센스 앰프 회로에 입력되는 경우도 있고, 그 경우, IO 선은 8개로 되어, 1개의 열선택 신호선의 활성화에 의해서, 4개의 센스 앰프 회로를 동시에 WRITE 또는 READ 할 수 있는 것으로 된다.
도 6의 센스 앰프의 좌측의 통상의 셀인 메모리 셀군 (N7L) 내의 셀에 기록 판독 불량이 발생한 경우, 용장 셀로 치환된다. 일례로서, 비트선 BL0LN에 이어지는 메모리 셀이 기록 판독 불량으로 된 경우, 비트선 BL0LT, BL0LN, 및 BLlLT, BLlLN의 4개, 2쌍의 비트선에 이어지는 메모리 셀군 (10) 이 열용장 셀군 (R7L) 에 세트로 치환된다.
즉, 메모리 셀군 (N7L) 내에서의 공통의 열선택 신호선 YSW0 으로 제어되는 메모리 셀군이 세트로 치환된다. 이것은, 1개의 선택신호선으로, 동시에 WRITE 또는 READ하는 센스 앰프 회로를, 세트로 치환할 필요가 있기 때문이다.
1개의 열선택 신호선이 1개의 센스 앰프 회로에 입력되는 예의 경우에는 1쌍, 2개의 비트선이 세트로 치환된다.
또한, 1개의 열선택 신호선이 4개의 센스 앰프 회로에 입력되는 예의 경우는 4쌍, 8개의 비트선이 세트로 치환된다.
또, 도 1 및 도 6 에는, 열용장 셀용의 열선택 신호선 RYSW 는, 1개만이 나타나 있지만, 복수개의 열용장 셀용의 열선택 신호선을 배치하여, 복수개의 불량까 지 구제할 수 있도록 하는 경우도 있다.
도 6에 나타낸 셰어드 센스 앰프는, 도의 좌측에서는, 열선택 신호선 YSW0 에 대응한 메모리 셀군 (10) 이, 열선택 신호선 RYSW 의 열용장 셀 (R7L) 로 치환되고, 우측에서는 열선택 신호선 YSW1 에 대응한 메모리 셀군 (11) 이, 열선택 신호선 RYSW 의 열용장 셀 (R7R) 로 치환되는 구성으로 되어 있다. 바꿔 말하면, 셰어드 센스 앰프의 일방의 측과 타방의 측의 메모리 플레이트를 따로따로의 열치환 세그먼트로 나누는 방식이다. 또, 본 명세서에 있어서, 「열치환 세그먼트」는 열용장에 있어서의 치환선이 공통으로 되는 메모리 셀군의 단위를 말한다.
셰어드 센스 앰프의 일방의 측과 타방의 측에서 공통의 열치환 세그먼트로 하는 것보다, 따로따로의 열치환 세그먼트로 한 쪽이, 작은 열용장 셀의 레이아웃 면적으로, 구제율을 높일 수 있다.
도 1 에 있어서, 열번호 0 의 열용장 셀용의 열선택 신호선 RYSW 가 L개인 것으로 가정한다. 전체 셰어드 센스 앰프의 좌측과 우측에서, 공통의 열치환 세그먼트로 하는 경우, 열번호 0 및 행번호 0∼M 에 대응하는 M+1개의 메모리 셀군의 큰 영역이 1개의 열치환 세그먼트가 된다. 이 경우, 이 큰 영역의 열치환 세그먼트내에 L개의 불량까지 구제할 수 있지만, L+1개의 불량이 있으면 구제할 수 없게 된다.
만약에 L+1개의 불량까지 구제하면, 열번호 0 의 열용장 셀용의 열선택 신호선 RYSW 가 L+1개 필요하게 되어, 열용장 셀의 레이아웃 면적이 증대한다.
이것에 대하여, 전체 셰어드 센스 앰프의 좌측과 우측에서, 각각 따로따로의 열치환 세그먼트로 하는 경우, 열번호 0 의 각각 행번호가 다른 메모리 셀군 (N7)이, 각각 따로따로의 작은 열치환 세그먼트로 된다. 이 경우, 각각의 작은 열치환 세그먼트내에, 각각 L 개의 불량까지 구제할 수 있다.
따라서, 만약에 각각의 열치환 세그먼트내에, 균등하게 불량이 발생하였다고 한다면, 열번호 0 및 행번호 0∼M 에 대응하는 M+1개의 메모리 셀군의 큰 영역내에, 최대 L×(M+1)개의 불량까지 구제할 수 있게 된다.
이와 같이, 열용장 셀용 열선택 신호선의 개수가 같을 경우, 열치환 세그먼트를 작게 하는 것이 보다 많은 불량수까지 구제할 수 있다.
또한, 같은 불량 밀도를 구제하려고 할 경우에는, 열치환 세그먼트를 작게 하는 것이 열용장 셀용의 열선택 신호선의 개수를 삭감할 수 있어, 작은 열용장 셀의 레이아웃 면적으로 할 수 있다.
또한, 반드시 전체 셰어드 센스 앰프로 일방의 측과 타방의 측의 메모리 셀군으로 열치환 세그먼트가 다른 것은 아니고, 수개의 메모리 셀군을 1개의 열치환 세그먼트에 할당하는 구성이 일반적으로 잘 채용된다.
예를 들어 도 1 에 있어서, 열번호 0, 행번호 0, 1의 2개의 메모리 셀군을, 1개의 열치환 세그먼트로 하고, 행번호 2, 3의 메모리 셀군을 1개의 열치환 세그먼트로 하는 것처럼 2개의 메모리 셀군마다 1개의 열치환 세그먼트로 하는 상태이다. 이것은, 열치환 세그먼트를 작게 하면, 열치환의 세트수가 늘어, 그 만큼 프로그래밍을 위한 퓨즈의 개수가 증대되어, 퓨즈의 레이아웃 면적이 커진다는 문제가 있기 때문이다.
도 6 에 있어서, PMOS 센스 회로 (4) 는 N웰 영역에 레이아웃된다. 도 6 에 나타낸 회로 중 PMOS 센스 회로 (4) 이외의 회로는, P웰 영역에 레이아웃된다. N웰과 P웰의 경계선에는, 「웰분리영역」이라 불리는 수 ㎛ (마이크로미터) 폭의 트랜지스터를 레이아웃할 수 없는 불필요한 영역이 발생한다. 따라서, 레이아웃 면적을 작게 하기 위해서, 각 센스 앰프 회로 (60, 61, 62, 63, …) 및 R60, R61 내의 PMOS 센스 회로 (4) 의 각각의 N웰을 연결하여, N웰의 영역은, 도 6에 나타내는 바와 같이, 도의 세로방향으로, 띠형상으로 레이아웃된다.
도 7 은, 도 6 에 있어서의 셰어드 센스 앰프의 일반적인 동작의 예를 나타내는 타이밍차트도이다. 전원전압으로서, 승압레벨인 VPP 와, 어레이전압인 VAR 과, 비트선 프리차지 전원인 VHB 와, 기준전압인 GND 가 공급된다. VHB의 레벨은, 1/2×VAR 레벨에 설정된다. 또한, 일반적으로, 도 6의 용량플레이트의 전압 VP 은, VHB 와 동일한 일정 레벨이 공급된다.
또한, 도 7 의 예로서는, 워드선의 이퀄라이즈 기간의 레벨은, GND 전위로 되어 있지만, 최근의 DRAM에서는, GND 전위보다도 낮은 부 (負) 의 전위의 전원 VKK 를 준비하여, 워드선의 이퀄라이즈 기간의 레벨을, VKK로 하는 경우도 있다. 또한, 도 6 의 P웰의 전위는, 일반적인 DRAM 에서는, GND 전위보다도 낮은 부의 전위 VBB가 공급된다.
타이밍 T1 보다도 이전의 이퀄라이즈 기간에, 이퀄라이즈를 제어하는 제어신호 EQL, EQR 를, VPP 레벨로 한다 (EQR 은 도시하지 않음). 이 때문에, 도 6의 이퀄라이즈 회로 (1L, 1R) 는 온하여 비트선쌍 BL0LT, BL0LN 및 비트선쌍 BL0RT, BL0RN 등은, 각각 쌍의 비트선끼리가 단락되어 (즉 이퀄라이즈 동작되고), 또한 비트선 프리차지 전원 VHB 가 공급되어 있다. 제어신호 SHL, SHR는, VPP 레벨로 되어 있고, 셰어드 스위치 회로 (2L, 2R) 가 온되어 있다. 이 때문에, 센스 앰프 회로내 절점 SL0T, SL0N 등은, 비트선쌍 BL0LT, BL0LN, 및 비트선쌍 BL0RT, BL0RN 등과 같은 VHB 레벨로 되어 있다.
T1 의 타이밍으로, 도 6 좌측의 메모리 셀군 (N7L) 내의 워드선을 활성화시키키로 한다. 이 때, 제어신호 SHR를 GND 레벨로 하여, 센스 앰프 회로내 절점 SL0T, 및 SL0N 과, 우측의 메모리 셀군 (N7R) 내의 비트선 BL0RT 및 BL0RN 을 각각 떼어낸다. 또한, 제어신호 EQL 을 GND레벨로 하여, 이퀄라이즈 회로 (1L) 을 오프하여, 비트선쌍 BL0LT, BL0LN 의 이퀄라이즈 동작을 정지시킨다.
또, 제어신호 EQR 는, 도 7에 나타낸 기간은, 항상 VPP 레벨을 계속 유지시켜, 비트선쌍 BL0RT, BL0RN 등에, VHB 레벨을 계속 공급한다. 또한, 신호선 SHL (도시하지 않음) 도, 도 7에 나타낸 기간은, 항상 VPP 레벨을 계속 유지시켜, 비트선 BL0RT, 및 BL0RN과, 센스 앰프 회로내 절점 SL0T, 및 SL0N을 각각 계속 도통시킨다.
다음에, 메모리 셀군 (N7L) 내의 VPP 레벨로 올려진 1개의 워드선에 이어진 메모리 셀 (8) 의 셀 용량의 전하가, 비트선 BL0LT, 또는 BL0LN 에 출력된다. 도 7에 나타내는 예에서는, 비트선 BL0LT 에 High 가 출력되고, 그 출력이 셰어드 스위치 회로 (2L) 를 통해서, 센스 앰프 회로내 절점 SL0T, SL0N 에 전해져, SL0T, SL0N 에 미소한 차전위가 형성되어 있다. 그 후, 센스 신호 SAN 을 GND 레벨 로, 센스 신호 SAP 를 VAR 레벨로 하여 센스동작이 행하여진다.
센스 동작에서는, NMOS 센스 회로 (3) 및 PMOS 센스 회로 (4) 에 있어서의 각각 2개의 트랜지스터 중, SL0T, SL0N 에 형성된 미소한 차전위에 대응하여, 그 차전위를 증폭하도록, 각각 1개가 온하여, SL0T 가 VAR 레벨로, SL0N 이 GND 레벨로 센스된다.
또, NMOS 센스 회로 (3) 및 PMOS 센스 회로 (4) 는, SL0T 및 SL0N 이 VHB 레벨 부근일 때에 미소한 차전위를 정상으로 증폭하도록 설계되어 있기 때문에, 혹시 어떠한 이유로, SL0T 및 SL0N 이, VHB 로부터 크게 빗나간 레벨로 되어 있는 경우에는, 정상으로 증폭할 수 없게 된다.
또한 센스 앰프 회로내의 절점 SL0T, SL0N 의 레벨은, 셰어드 스위치 회로 (2L) 를 통해서, 비트선 BL0LT, BL0LN 에 각각 전해져, 비트선 BL0LT 은, VAR 레벨로, BL0LN 은 GND 레벨로 된다.
또한, 도시하지 않고 있지만, 이와 같은 상태일 때에, 열선택 신호 YSW0 를 GND 에서 VAR 레벨로 올리면, IO 스위치 회로 (5) 가 온하여, IO 선과 센스 앰프 회로내 절점 SL0T, SL0N 이 도통한다. 이 때문에, IO 선을 통해, 센스 앰프 회로를, WRITE 또는 READ 할 수 있어, 선택된 워드선에 접속된 메모리 셀 (8) 의 기록, 판독이 행하여진다.
이퀄라이즈 동작은, 우선, 워드선을 GND 레벨로 한다. 그 후, T2 의 타이밍으로 제어신호 EQL 을 VPP 레벨로 함으로써, 이퀄라이즈 회로 (1L) 가 온하여, 비트선쌍 BL0LT, BL0LN 이 VHB 레벨로 이퀄라이즈된다.
이 이퀄라이즈 동작에 있어서는, 비트선 프리차지 전원 VHB 으로부터의 레벨 공급이 거의 행하여지지 않더라도, 비트선쌍 BL0LT, BL0LN 을, VHB 레벨로 이퀄라이즈할 수 있다. 액티브 기간에, BL0LT 는 VAR 레벨, BL0LN 은 GND 레벨로 되어 있고, 또한, BL0LT 과 BL0LN 은 거의 같은 배선 용량을 갖고 있다. 이 때문에, 이퀄라이즈 동작에서는, 각각의 비트선의 전하 재배분으로 1/2×VAR 레벨, 즉 VHB 레벨로 할 수 있다.
또한, T2 의 타이밍 부근에서, 제어신호 SHR 도 VPP 레벨로 하여, 셰어드 스위치 회로 (2L, 2R) 를 온시킨다. 이에 의해, 센스 앰프 회로내의 절점 SL0T, 및 SL0N 은, 셰어드 스위치 회로 (2L 및 2R) 를 통해서, 비트선 BL0LT, BL0LN, 및 BL0RT, BL0RN 과 각각 접속하기 때문에, VHB 레벨이 된다. 또, 센스 앰프 회로내 절점 SL0T, SL0N 의 배선용량은 작기 때문에, 셰어드 스위치 회로 (2L, 2R) 의 온저항이 크더라도, 절점 SL0T, SL0N 은, 고속으로 비트선 BL0LT, BL0LN 및 BL0RT, BL0RN 의 전위변화에 추종하여, VHB 레벨이 된다.
제어신호 EQL 을 GND 레벨로 하는 T1 의 타이밍으로부터, VPP 레벨로 하는 T2 의 타이밍의 기간은, 액티브 기간이고, 제어신호 EQL 이 VPP 레벨로 되어 있는 기간은 이퀄라이즈 기간이다. 또, DRAM 내의 전체 센스 앰프가 이퀄라이즈 기간에 있는 경우를「스탠바이」라고 부른다.
최근의 DRAM 사양에 있어서, 이퀄라이즈 기간을 짧게 하여 고속화를 꾀하는 요구가 강해지고 있다. 이 때문에, 제어신호 EQL 및 SHR가 VPP 레벨이 된 후, 가능한 한 고속으로 비트선 BL0LT, BL0LN 및 센스 앰프 회로내 절점 SL0T, SL0N 이 VHB 레벨이 되는 것이 요망되고 있다.
도 6 의 회로구성에서, 센스 앰프 회로의 레이아웃 면적 삭감의 목적으로, 이퀄라이즈 회로 (1L 및 1R) 의 2개의 이퀄라이즈 회로를 1개만으로 하여, 센스 앰프 회로내 절점 SL0T, SL0N 에 접속하는 회로구성도, 일단 아이디어로서는 생각할 수 있다.
도 8 은, 그와 같은 셰어드 센스 앰프의 회로구성을 예시한 도이다. 도 8 에는, 도 6 에 나타낸 구성에 있어서, 열선택 신호선 YSW0 으로 제어되는 부분만을 뽑아 나타낸다.
도 8 에 나타내는 구성이, 도 6 의 구성과 상이한 점은, 도 6 의 이퀄라이즈 회로 (1R) 가 생략되어 있고, 이퀄라이즈 회로 (IL) 대신에 이퀄라이즈 회로 (1) 가 배치되어 있는 점이다.
이퀄라이즈 회로 (1) 는, 일방의 전극이 센스 앰프 회로내 절점 SL0T 에 접속되고 타방의 전극이 SL0N 에 접속되어 있는 NMOS 트랜지스터와, 일방의 전극이 센스 앰프 회로내 절점 SL0T 에 접속되어, 타방의 전극이 VHB 에 접속된 NMOS 트랜지스터와, 일방의 전극이 VHB 에 접속되고 타방의 전극이 센스 앰프 회로내 절점 SL0N 에 접속된 NMOS 트랜지스터를 구비하고, 이들 3개의 NMOS 트랜지스터의 게이트에는 제어신호 EQ가 접속되어 있다.
도 8 의 동작으로서는 도 7 의 타이밍차트에 있어서의 제어신호 EQL 이 제어신호 EQ 에 치환된 동작한다. 이퀄라이즈 동작은, T2 의 타이밍에서의 제어신호 EQ 가 VPP 레벨이 되어, 이퀄라이즈 회로 (1) 가 온함으로써 행하여진다. 그 때, 비트선 BL0LT 과 BL0LN 의 단락은, 셰어드 스위치 회로 (2L) 및 이퀄라이즈 회로 (1) 를 통해서 행하여진다. 비트선 BL0LT, BL0LN 등의 배선용량은, 센스 앰프 회로내 절점 SL0T, SL0N 등의 배선 용량에 비교하여 복수배 크다. 이 때문에, 고속으로 비트선쌍 BL0LT, BL0LN 을 이퀄라이즈하여, VHB 레벨로 하기 위해서는, 셰어드 스위치 회로 (2L) 의 온 저항을 충분히 작게 할 필요가 있다.
즉, 셰어드 스위치 회로의 트랜지스터 사이즈를 크게 할 필요가 있다. 그 결과, 이퀄라이즈 기간의 고속화 요구에 대응하기 위해서는, 도 8 에 나타낸 구성에서는, 도 6 의 구성보다도 레이아웃 면적이 오히려 커져 버린다.
또한 도 8 에 나타낸 구성에 있어서는, 액티브 기간, 셰어드 스위치 회로 (2R) 가 오프되기 때문에, 비트선 BL0RT 및 BL0RN 등은, 플로팅으로 된다. DRAM 의 사양 상, 액티브 기간은, 충분히 긴 기간으로 되는 경우도 있다. 이 때, 만약에 비트선 BL0RT 또는 BL0RN에, 아주 약간의 리크 전류가 흐르는 것 같은 불량이 있으면, 레벨이 VHB 에서 크게 벗어나, 그 비트선은, 기록 판독 불량으로 된다. 이 때문에, 도 8 에 나타낸 구성은 도 6 의 회로구성보다도, 수율이 저하되게 된다.
이러한 문제가 있기 때문에, 최근의 DRAM 에서의 이퀄라이즈 회로는, 도 6 의 예와 같이, 셰어드 센스 앰프의 좌측 및 우측의 비트선쌍에, 각각 따로따로 배치할 필요가 있다.
도 6 에 나타내는 일반적인 DRAM의 구성에 있어서, 비트선과 워드선의 쇼트 결함이 발생한 경우, 기록 판독 불량으로 된다. 예를 들어, 도 6 의 비트선 BL0LT 과 워드선의 쇼트 결함 (15) 이 발생한 경우, 비트선쌍 BL0LN, BL0LT 에 이어지는 메모리 셀은 기록 판독 불량으로 된다.
이 불량이 발생한 경우, 메모리 셀군 (10) 은, 열용장 메모리 셀군 (R7L)으로 치환되기 때문에, 기록 판독 동작 상은 양품화된다.
그러나, 치환된 후라도, 이퀄라이즈 기간에, 비트선 BL0LT 은 VHB 레벨이, 또한 워드선은 GND 레벨 (또는 VKK 레벨)이 공급되기 때문에, 리크 전류가 흘러 스탠바이 전류가 증대된다.
또한, 쇼트 결함의 저항은 수 오옴 정도의 저저항으로부터, 수백 메가오옴 이상의 고저항까지 여러가지 저항치를 취한다. 추측으로는, 비트선과 워드선의 쇼트 결함이 수 오옴 정도의 저저항으로 발생된 경우, 쇼트 결함 1개소의 리크 전류는, 약 200 uA (마이크로암페어) 정도로 된다.
일반적인 DRAM 의 스탠바이 전류의 수단은, 수 ㎃ (밀리암페어) 정도로 작기때문에, 비트선과 워드선의 저저항에서의 쇼트 결함이 10개 정도 발생한 것만으로, 리크 전류 불량품으로 되어, 수율을 내리는 요인으로 되어 있다.
이 때문에, 비트선과 워드선의 쇼트 결함이 발생하더라도, 그 리크 전류를 저감시키는 수단이 요망되고, 몇 개의 방법이 제안되어 있다.
비트선과 워드선의 쇼트 결함의 리크 전류를 저감시키는 방법으로서, 특허문헌 1 의 이퀄라이즈 회로와 비트선 프리차지 전원 VHB 의 사이에 전류 제한 소자를 배치하는 방법이 개시되어 있다.
도 9 는, 특허문헌 1 에 기재된 셰어드 센스 앰프 회로의 구성을 나타내는 도이다. 도 9 에서는, 도 6 에 대하여, 열선택 신호선 YSW0 으로 제어되는 부분만을 뽑은 것이다. 도 6 에 대하여, 상이한 곳은 이퀄라이즈 회로 (1L 및 1R) 와, VHB 의 사이에 전류 제한 소자 (9) 가 각각 배치되어 있다.
또한 특허문헌 1 에서는, 이 전류 제한 소자 (9) 의 구체적인 회로구성으로서, 도 10(A), 도 10(B), 도 10(C), 도 10(D) 의 구성이 개시되어 있다.
도 10(A) 의 회로구성에서는, 전류 제한 소자 (9) 로서 NMOS 트랜지스터를 사용하고, NMOS 트랜지스터의 일방의 전극은 VHB 에, 타방의 전극은 절점 A 에 접속되어 있다. 또한, 게이트는 정전압 레벨 V1 에 접속되어 있고, V1 의 전압은, 적정한 전류를 흘려보낼 수 있는 레벨에 설정된다. 또한, 이퀄라이즈 회로 (1L) 에는 절점 A 가 공급된다.
도 10(B) 의 회로구성에서는, 전류 제한 소자 (9) 로서 PMOS 트랜지스터를 사용하고 있다. PM0S 트랜지스터의 게이트전압 V1 은, 적정한 전류를 흘려보낼 수 있는 레벨에 설정된다.
도 10(C) 의 회로구성에서는, 전류 제한 소자 (9) 로서, 디플리션형 NMOS 트랜지스터를 사용하고 있다. 디플리션형 NMOS 트랜지스터의 게이트는, 절점 A에 접속되어 있다. 디플리션형 NMOS 트랜지스터의 임계 전압은, 불순물도핑량의 조절에 의해 적정한 전류를 흘려보낼 수 있는 값에 설정된다.
도 10(D) 의 회로구성에서는, 전류 제한 소자 (9) 로서 레지스터를 사용하고 있다. 레지스터의 저항치는 적정한 전류를 흘려보낼 수 있는 값에 설정된다.
또한, 특허문헌 2 및 비특허문헌 1 에서는, 세트로 동시에 열용장 메모리 셀 군으로 치환되는 복수의 비트선쌍을 제어하는 복수의 이퀄라이즈 회로에 대하여, 1개의 전류 제한 소자로 공용하는 구성이 개시되어 있다. 이것으로 전류 제한 소자의 수를 줄려 레이아웃 면적의 증가를 작게 억제할 수 있다.
도 11는 이러한 원리에 근거하는, 비특허문헌 1 의 도 8 에 개시된 셰어드 센스 앰프의 회로구성을 나타내는 도이다.
도 11 이 도 6 과 다른 점은, 세트로 열용장 메모리 셀군으로 치환되는 비트선쌍 BL0LT, BL0LN 및, 비트선쌍 BL1LT, BLlLN 에 각각 연결되어 있는 2개의 이퀄라이즈 회로 (1L) 에 대하여 1개의 전류 제한 소자 (9) 를 배치하여, 전류 제한 소자 (9) 의 일방의 전극은 비트선 프리차지 전원 VHB 에 접속하고, 타방의 전극은 절점 A0L 에 접속하여, 절점 A0L 을 2개의 이퀄라이즈 회로 (1L) 에 공급하고 있는 점이다.
동일하게, 그 밖의 세트로 열용장 메모리 셀군으로 치환되는 2쌍의 비트선쌍에 이어지는 2개의 이퀄라이즈 회로 (1R) 에 대하여, 각각 1개의 전류 제한 소자 (9) 로 공용하고 있다. 열용장 열선택 신호선 RYSW 로 제어되는 개소에 관해서도 동일하다. 비특허문헌 1 의 예에서는 전류 제한 소자 (9) 로서 디플리션형 NMOS 트랜지스터를 사용하고 있지만, 다른 타입의 전류 제한 소자로서 사용할 수도 있다.
도 12(A) 는, 특허문헌 2 에 개시된 비트선과 워드선의 쇼트 결함의 리크 전류를 저감시키는 방법으로, 도 1 기재의 DRAM 의 어레이 구성도에 대하여, 열번호 0 만을 발췌한 부분을 나타낸 도이다. 또한, 도 12(B) 는, 그 방법을 셰어 드 센스 앰프 회로에 적용한 회로구성의 예이고, 도 6 에 대하여, 열선택 신호선 YSW0 로 제어되는 부분만을 발췌한 것이다.
도 12(A) 가, 도 1에 대하여 다른 개소는 각 열선택 신호선 YSW0, YSW1, …RYSW 와 평행하게 신호선 A0, A1, … RA가 각각 배선되어, 신호선 A0, A1, … RA가 각 센스 앰프 (6) 에 접속되어 있고, 또한, 신호선 A0, A1, … RA 와 비트선 프리차지 전원 VHB 는 각각 퓨즈를 통해서 접속되어 있는 점이고, 전류 제한 소자 (9) 로서 퓨즈가 사용되고 있다.
도 12(B) 가, 도 6 에 대하여 다른 개소는, 열선택 신호선 YSW0 로 제어되는 센스 앰프 회로 (60 및 61) 내의 4개의 이퀄라이즈 회로에, VHB 대신에 신호선 A0 이 접속되어 있는 점이다.
도 12(A), 도 12(B) 에 나타낸 특허문헌 2 에 개시된 구성은, 비트선과 워드선의 쇼트 결함 (15) 이 발생한 경우, 불량에 해당하는 열선택 신호선 YSW0을 열용장 열선택 신호선 RYSW 로 치환하고, 또한 해당하는 신호선 A0 의 퓨즈를 절단하여 리크 전류를 차단하는 것이다.
[특허문헌1] 일본 공개특허공보 평8-263983호 (청구항 9, 도 3, 도 4, 도 5)
[특허문헌2] 일본 공개특허공보 평7-334987호 (단락번호0035, 0036, 도 1, 도 2, 도 3)
[비특허문헌1] 아이이이이 저널 오브 솔리드 스테이트 서키츠 (IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.31, N0.4, APRIL 1996), P558∼P566, Fault-Tolerant Designs for 256Mb DRAM, Toshiaki Kirihata 기타, 발행연월일: N0.4, APRIL 1996, P563, 도 8
상기 특허문헌 1 에 개시된 도 10(A)∼도 10(D) 의 전류 제한 소자에 있어서의 적정한 제한 전류량에 관하여, 최대로도 비트선과 워드선의 쇼트 결함에 의한 리크 전류인 200 uA를 충분히 제한할 수 있는 전류량이 아니고는 대책의 효과가 없다. 또한 최소라도, 리크 전류 불량이 없는 정상인 비트선에 대하여, 그 비트선을 전원 투입시에 사양상의 소정 시간 (예를 들어 일반적 DRAM 의 사양에서는 200 u 초) 에 VHB 레벨까지 올려지는 전류량의 수 nA (나노 암페어) 정도 이상이 필요하다. 우리의 추측으로는 전류 제한 소자의 적정한 전류량은 수 uA 정도인 것으로 생각하고 있다.
도 10(A) 에 나타낸, 전류 제한 소자로서 게이트에 정전압 레벨 V1 을 입력한 NMOS 트랜지스터에 있어서, 불량이 없는 경우, 스탠바이시에 있어서의 절점 A 의 레벨은 VHB 레벨이 된다. 한편 비트선과 워드선의 쇼트 결함에 의한 리크 전류가 발생한 경우, 절점 A 의 레벨이 VHB 보다도 저하된다. 이 때, 전류 제한 소자의 NMOS 트랜지스터의 소스전압은 절점 A 이고, 또한 게이트전압은 V1 이기 때문에, 절점 A 의 레벨이 낮아지면 낮아질수록 NMOS 트랜지스터의 VGS (게이트 소스사이 전압) 이 넓어져, 제한할 수 있는 전류량이 증대된다. 즉, 쇼트 결함에 의한 리크 저항이 작아지면 작아질수록 전류 제한 소자의 제한 전류량이 증대되어 특성적으로 문제가 있다.
도 10(D) 에 나타낸 전류 제한 소자로서 레지스터를 사용한 경우도 동일하 게, 쇼트 결함에 의한 리크 전류가 발생한 경우, 리크 저항이 작아지면 작아질수록 절점 A 의 레벨이 내려가 레지스터의 양 전극의 전위차가 넓어지기 때문에 제한 전류량이 증대되어 특성적으로 문제가 있다.
도 10(C) 에 나타낸 전류 제한 소자로서 게이트를 절점 A 에 접속한 디플리션형 NMOS 트랜지스터에 있어서, 쇼트 결함에 의한 리크 전류가 발생한 경우에 절점 A 의 레벨은 내려간다. 그러나, 소스와 게이트가 단락되어 있고 VGS = 0V 로 일정하기 때문에, 절점 A 의 레벨에 관계없이 정전류원으로서 작용한다. 따라서 쇼트 결함에 의한 리크 저항의 값의 크기에 관계없이, 전류 제한 소자는 설정된 전류량으로 제한할 수 있다고 하는, 우수한 특성을 가진다. 그러나, 디플리션형 NMOS 트랜지스터는 일반적인 DRAM 에서는 사용하지 않기 때문, 특별히 디플리션형 NMOS 트랜지스터를 제조상 만들 필요가 있어, 제조비용이 증대된다는 문제가 있다.
도 10(B) 에 나타낸, 전류 제한 소자로서 게이트에 정전압 레벨 V1 를 입력한 PMOS 트랜지스터에 있어서, 쇼트 결함에 의한 리크 전류가 발생한 경우에 절점 A 의 레벨은 내려간다. 그러나, 소스 레벨은 VHB 이고, VGS=VHB-V1 로 일정하기 때문에, 절점 A 의 레벨에 관계없이, 정전류원으로서 작용한다. 따라서, 쇼트 결함에 의한 리크 저항의 값의 크기에 관계없이, 전류 제한 소자는 설정된 전류량으로 제한할 수 있다고 하는 우수한 특성을 가진다. 또한, 일반적인 DRAM 에서 통상 사용되고 있는 PMOS 트랜지스터를 채용하고 있기 때문에, 제조비용의 증대로 이어지지 않는다고 하는 특징을 가진다.
그러나, 도 9 또는 도 11 의 이퀄라이즈 회로 lL, 및 1R 의 옆에 전류 제한 소자 (9) 로서의 PMOS 트랜지스터를 배치하게 되어, 그 결과 센스 앰프 회로 (60) 내의 P웰 영역에 새로운 N웰을, 2개소 추가할 필요가 생긴다. N웰과 P웰의 경계선에는, 웰분리 영역으로서 수 ㎛ 의 폭의 불필요한 영역이 발생하기 때문에, 이 방식에서는 레이아웃 면적이 크게 증대된다는 문제가 있다.
또한 웨이퍼 상태에서의 예비 테스트에 있어서, 기록 판독 불량으로 된 메모리 셀이 퓨즈의 절단 등의 프로그래밍에 의해, 용장 셀로 치환되지만, 도 9 및 도 11 에 나타낸 종래의 전류 제한 소자에 의한 비트선과 워드선의 쇼트 결함에 의한 스탠바이 전류 불량의 대책이라면, 확실하게 치환되지 않아 수율을 낮춘다는 문제도 있다.
도 11 은, 메모리 셀군 (N7L 과 N7R) 에서 열치환 세그먼트가 다른 구성에 있어서의 셰어드 센스 앰프에 전류 제한 소자 (9) 를 배치한 회로구성도이다. 이 구성에 있어서 이퀄라이즈 기간, 저저항의 비트선 BL0LN 과 워드선의 쇼트 결함 (15) 이 있으면, 비트선 BL0LN 은 워드선의 스탠바이시의 레벨(GND 또는 VKK 레벨) 가까이 까지 저하하고 있다. 비트선 BL0LT 도 이퀄라이즈 회로 (1L) 에 의해 BL0LN 과 단락되어 있기 때문에, 같은 낮은 레벨까지 저하되어 있다. 또한, 절점 A0L 도 이퀄라이즈 회로 (1L) 에 의해 비트선쌍 BL0LT, BL0LN 과 단락되어 있기 때문에 동일한 낮은 레벨까지 저하되어, 이퀄라이즈 회로에 의해 절점 A0L 의 레벨이 공급되는 비트선쌍 BLlLT, BLlLN 도 동일한 낮은 레벨까지 저하되어 있다. 이러한 상태로부터 메모리 셀군 (N7L) 내의 워드선을 올려 액티브 상태로 옮기면, 비트선쌍 BL0LT, BL0LN 및 비트선쌍 BLlLT, BLlLN 에 이어지는 메모리 셀이 기록 판독 불량으로 되어, 메모리 셀군10 의 열용장 메모리 셀군 (R7L) 으로 치환된다.
한편, 이퀄라이즈 기간 셰어드 스위치 회로 (2L 및 2R) 가 온하고 있다. 이 때문에 비트선쌍 BL0RT, BL0RN 및 비트선쌍 BLlRT, BLlRN 의 레벨, 및 신호선 A0R 의 레벨도 VHB 보다도 저하된다. 이 저하 레벨은, 셰어드 스위치 회로 (2L 및 2R) 의 온저항, 및 전류 제한 소자 (9) 의 저항치 등의 비율로 결정되어, 워드선의 스탠바이시의 레벨과 VHB 레벨 사이의 중간 레벨이 된다. 셰어드 스위치 회로 (2L 및 2R) 의 온저항, 및 전류 제한 소자 (9) 의 저항치는 온도 변동이나, 각 전원 전압 변동 등으로 변동한다. 이 때문에 중간 레벨의 전위는 각종 조건에서 변동한다. 이러한 상태로부터 메모리 셀군 (N7R) 내의 워드선을 올려 액티브 상태로 옮겼을 때에, 비트선쌍 BL0RT, BL0RN, 및 비트선쌍 BLlRT, BLlRN 에 접속되는 메모리 셀이 기록 판독 불량화되거나, 양품화되거나 하는 불안정한 상황이 된다. 이 때문에, 웨이퍼 상태에서의 예비 테스트에 의해, 비트선쌍 BL0RT, BL0RN, 및 비트선쌍 BLlRT, BLlRN 으로 이어지는 메모리 셀군을 확실히 기록 판독 불량 비트로서 검출하는 것이 어렵게 되어, 열용장 메모리 셀군으로 치환되지 않은 경우도 생긴다. 이 때문에, 퓨즈의 절단 등의 프로그래밍에 의한 치환공정 이후의 선별 테스트에서 불량이 많이 발생하여, 수율을 내리는 요인이 된다는 문제가 발생한다.
또한, 도 12(A) 에 나타내는 특허문헌 2 의 구성에 있어서, 신호선 A0, A1, …RA 마다 1개의 전류 제한 소자 (9) 인 퓨즈를 각각 배치하고 있고, 신호선 A0, A1, …RA 는, 행번호 0∼M 의 메모리 셀 플레이트 (7) 를 제어하는 센스 앰프 (6) 의 전부에 공급되어 있다. 비트선과 워드선의 쇼트 결함이 발생한 경우는, 그 결함에 대응한 열선택 신호선이 열용장 열선택 신호선 RYWS 로 치환됨과 동시에, 그 결함에 대응한 신호선의 퓨즈가 절단된다. 그 때문에 이 구성이면 필연적으로 행번호 0∼M 의 M+1개의 메모리 셀군이 1개의 큰 열치환 세그먼트가 된다. 이러한 큰 열치환 세그먼트에서는 열용장 셀의 레이아웃 면적, 및 구제율에 대하여 문제가 있다.
따라서, 본 발명의 목적은, 다이나믹형 반도체 기억장치에 있어서의 비트선과 워드선의 쇼트 결함에 의한 스탠바이 전류 불량에 적절히 대처하면서, 레이아웃 면적의 증대의 억지 저감을 꾀하여, 높은 용장 구제율을 달성하여, 확실한 용장 구제를 가능하게 하는 장치를 제공하는 것에 있다.
본원에서 개시되는 발명은, 상기 목적을 달성하기 위해, 그 개략을 말하면, 셰어드 센스 앰프에 있어서의, 일측의 비트선쌍용의 이퀄라이즈 회로와, 타측의 비트선쌍용의 이퀄라이즈 회로에 대하여, 공통으로 1개의 전류 제한 소자를 형성하고, 전류 제한 소자를 통해서, 양측의 이퀄라이즈 회로에 비트선 프리차지 전위를 공급하는 구성으로 한 것이다.
본 발명의 1개의 측면 (애스펙트) 에 관련되는 반도체 기억장치는, 대향 배치되는 일측과 타측의 메모리 셀군과, 상기 일측의 메모리 셀군에 접속되는 복수쌍의 일측의 비트선쌍과, 상기 타측의 메모리 셀군에 접속되는 복수쌍의 타측의 비트 선쌍과, 상기 일측과 타측의 메모리 셀군의 사이에 배치되어, 상기 일측의 비트선쌍과 상기 타측의 비트선쌍을 제어하는 셰어드 센스 앰프를 구비하고, 상기 셰어드 센스 앰프는, 상기 일측의 1쌍의 비트선쌍에 각각 접속된 일측의 이퀄라이즈 회로와, 상기 타측의 1쌍의 비트선쌍에 각각 접속된 타측의 이퀄라이즈 회로와, 1개 또는 복수의 상기 일측의 이퀄라이즈 회로와 1개 또는 복수의 상기 타측의 이퀄라이즈 회로에 대하여 공통으로 형성되고, 1개 또는 복수의 상기 일측 및 타측의 이퀄라이즈 회로에 대하여 비트선 프리차지 전위를 공급하는 1개의 전류 제한 소자를 구비하여, 상기 1개의 전류 제한 소자를 공용하는 상기 일측의 이퀄라이즈 회로와 상기 타측의 이퀄라이즈 회로에 각각 접속되어, 열용장에 있어서의 치환선이 공통이 되는 메모리 셀군의 단위 (「열치환 세그먼트」라고 함) 가, 상기 일측의 메모리 셀군과 상기 타측의 메모리 셀군에서, 서로 다른 단위가 되도록 구성되어 있다.
본 발명의 다른 측면 (애스펙트) 에 관련되는 반도체 기억장치는, 대향 배치되는 일측과 타측의 메모리 셀군과, 상기 일측의 메모리 셀군에 접속되는 복수쌍의 일측의 비트선쌍과, 상기 타측의 메모리 셀군에 접속되는 복수쌍의 타측의 비트선쌍과, 상기 일측과 타측의 메모리 셀군의 사이에 배치되어, 상기 일측의 비트선쌍과 상기 타측의 비트선쌍을 제어하는 셰어드 센스 앰프를 갖고, 상기 셰어드 센스 앰프는, 상기 일측의 1쌍의 비트선쌍에 각각 접속된 일측의 이퀄라이즈 회로와, 상기 타측의 1쌍의 비트선쌍에 각각 접속된 타측의 이퀄라이즈 회로를 갖고, 상기 일측의 메모리 셀군이 활성 상태일 때에, 제 1 열선택선이 활성 상태로 설정됨과 동시에, 기록/판독 동작하는, 상기 일측의 1쌍 또는 복수쌍의 비트선쌍이 세트로 열 용장 비트선쌍으로 치환되고,
상기 타측의 메모리 셀군이 활성 상태일 때에, 상기 제 1 열선택선이 활성 상태로 설정됨과 동시에, 기록/판독 동작하는 상기 타측의 1쌍 또는 복수쌍의 비트선쌍이, 세트로 열용장 비트선쌍으로 치환되어, 상기 일측의 1쌍 또는 복수쌍의 비트선쌍에 각각 접속된 상기 일측의 이퀄라이즈 회로와, 상기 타측의 1쌍 또는 복수쌍의 비트선쌍에 각각 접속된 상기 타측의 이퀄라이즈 회로에, 비트선 프리차지 전위를 공통으로 공급하는 1개의 전류 제한 소자를 구비하여, 상기 1개의 전류 제한 소자를 공용하는 상기 일측의 이퀄라이즈 회로와 상기 타측의 이퀄라이즈 회로에 각각 접속되고, 열용장에 있어서의 치환선이 공통으로 되는 메모리 셀군의 단위(「열치환 세그먼트」라고 함) 가, 상기 일측의 메모리 셀군과 상기 타측의 메모리 셀군에서, 서로 다른 단위가 되도록 구성되어 있다.
본 발명에 있어서, 상기 전류 제한 소자는, 상기 비트선 프리차지 전원에 제 1 단자가 접속되고, 제 2 단자가, 상기 일측과 타측의 이퀄라이즈 회로에 공통으로 접속되는 PMOS 트랜지스터로 이루어지는 구성으로 해도 된다.
본 발명에 있어서, 상기 PMOS 트랜지스터의 게이트에는, 기준전압(GND), 메모리 셀 트랜지스터의 기판전압(VBB), 워드선의 스탠바이 전압(VKK) 의 전압레벨중의 적어도 1개가 공급되는 구성으로 해도 된다.
본 발명에 있어서, 상기 PM0S 트랜지스터는, 상기 셰어드 센스 앰프를 구성하는 PMOS 센스 회로를 구성하는 PMOS 트랜지스터가 배치되는 N웰과 공통의 N웰의 영역에 배치되어 있는 구성으로 해도 된다.
본 발명에 있어서, 상기 전류 제한 소자로부터, 1 또는 복수의 상기 일측의 이퀄라이즈 회로와, 1 또는 복수의 상기 타측의 이퀄라이즈 회로에 비트선 프리차지 전위를 공통으로 공급하는 배선의 배선층으로서, 메모리 셀군의 복수의 셀 용량의 일단에 공통으로 접속되는 용량 플레이트층이 사용되는 구성으로 해도 된다.
본 발명에 있어서, 상기 전류 제한 소자에 있어서의 제한 전류량을 가변으로 전환하여 제어하는 수단을 갖는 구성으로 해도 된다.
본 발명에 있어서, 상기 전류 제한 소자를 구성하는 PM0S 트랜지스터의 게이트에 공급하는 전압을, 기준전압, 메모리 셀 트랜지스터의 기판전압, 워드선의 스탠바이 전압중 선택된 전압으로 전환하는 수단을 갖는 구성으로 해도 된다.
본 발명에 있어서, 상기 전류 제한 소자의 제한 전류량을, 테스트 모드에 근거하여 전환하도록 해도 된다. 또는, 절단의 유무에 의해, 상기 전류 제한 소자의 제한 전류량을 가변제어하는 퓨즈를 구비하여, 상기 전류 제한 소자의 제한 전류량을 퓨즈의 절단에 의해 전환하도록 해도 된다.
발명을 실시하기 위한 최선의 형태
본 발명에 관해서 더욱 상세하게 서술하기 위해 첨부도면을 참조하여 이것을 설명한다.
본 발명을 실시하기 위한 최선의 일 실시형태에 관해서 설명한다. 본 발명의 일 실시형태의 다이나믹형 반도체 기억장치의 어레이의 전체구성은, 도 1 에 나타낸 구성으로 되어 있고, 중복을 피하기 위해 그 설명은 생략하고, 이하에서는 본 발명에 의한 셰어드 센스 앰프 등의 구성의 상세에 관해서 설명한다.
[실시예 1]
도 2 는, 도 1 에 나타낸 본 발명의 일 실시형태의 다이나믹형 반도체 기억장치에 있어서의 셰어드 센스 앰프의 일 실시예의 구성을 나타내는 도이다. 도 2 에는, 도 1에 있어서의 메모리 셀 플레이트 (7) 에 끼워진 1개의 센스 앰프 (6 ; 60 …63, R60, R61) 에 관해서 나타내고 있다. 도 2 에 나타내는 바와 같이, 본 실시예에 있어서, 좌측의 메모리 셀군 (N7L) 과, 우측의 메모리 셀군 (N7R) 에서는 각각 다른 열치환 세그먼트로 되어 있다.
도 2 에 나타내는 본 실시예의 구성이, 도 11 의 종래의 구성과 상이한 점은, 세트로 열용장 메모리 셀군으로 치환되는 2쌍의 비트선쌍 BL0LT, BL0LN, 및 BLlLT, BLlLN 에 이어지는 2개의 이퀄라이즈 회로 (1L) 와, 별도의 세트로 열용장 메모리 셀군으로 치환되는 2쌍의 비트선쌍 BL0RT, BL0RN, 및 BLlRT, BLlRN 에 이어지는 2개의 이퀄라이즈 회로 (1R) 의 총 4개의 이퀄라이즈 회로에 대하여, 공통으로 1개의 전류 제한 소자 (9) 를 배치하고, 전류 제한 소자 (9) 의 일방의 전극은, 비트선 프리차지 전원 VHB 에 접속하고, 타방의 전극은 절점 A0 에 접속하고, 절점 A0 은, 4개의 이퀄라이즈 회로에 공통으로 접속되어 있는 점이다. 이퀄라이즈 회로 (1L) 는, 비트선쌍에 일방과 타방의 전극이 접속된 NMOS 트랜지스터와, 절점 A0 에 일방의 전극이 접속되고, 비트선쌍의 일방에타방의 전극이 접속된 NMOS 트랜지스터와, 절점 A0 에 일방의 전극이 접속되고, 비트선쌍의 타방에 타방의 전극이 접속된 NMOS 트랜지스터의 총 3개의 트랜지스터로 이루어지고, 이들 3개의 NMOS 트랜지스터의 게이트는, 제어선 EQL 에 공통으로 접속되어 있다. 이퀄라이즈 회 로 (1R) 도, 이퀄라이즈 회로 (1L) 와 같은 구성으로 되고, 3개의 NMOS 트랜지스터의 게이트는, 제어선 EQR 에 공통으로 접속되어 있다.
비트선 BL0LN 과 워드선의 쇼트 결함 (15) 이 발생한 경우, 리크 전류는 전류 제한 소자 (9) 로 제한되어, 스탠바이 전류 불량을 대책할 수 있다.
저저항에서의 비트선 BL0LN과 워드선의 쇼트 결함 (15) 이 발생한 경우, 도 11 과 동일하게, 이퀄라이즈 기간, 비트선쌍 BL0LT, BL0LN 은, 워드선의 스탠바이시의 레벨 (GND 또는 VKK 레벨) 가까이까지 저하되고 있다. 또한, 절점 A0 도 이퀄라이즈 회로 (1L) 에 의해, 비트선쌍 BL0LT, BL0LN 과 단락되어 있기 때문에 동일한 낮은 레벨까지 저하된다.
또한 절점 A0 의 전위가 공급되는 비트선쌍 BLlLT, BL1LN, 및 비트선쌍 BL0RT, BL0RN, 및 비트선쌍 BLlRT, BLlRN도 동일한 낮은 레벨까지 저하된다.
이러한 상태로부터, 메모리 셀군 (N7L) 내의 워드선을 올려, 액티브 상태에 옮기면, 종래와 동일하게 비트선쌍 BL0LT, BL0LN, 및 비트선쌍 BLlLT, BLlLN에 이어지는 메모리 셀이 기록 판독 불량으로 된다.
또한 본 실시예로서는, 메모리 셀군 (N7R) 내의 워드선을 올려 액티브 상태에 옮긴 경우에 있어서도, 비트선쌍 BL0RT, BL0RN, 및 비트선쌍 BLlRT, BLlRN에 이어지는 메모리 셀도, 안정적으로 기록 판독 불량으로 할 수 있다.
이 때문에, 웨이퍼 상태에서의 예비 테스트에서, 비트선쌍 BL0RT, BL0RN, 및 비트선쌍 BLlRT, BLlRN 에 이어지는 메모리 셀군을, 도 11 의 종래의 구성보다도, 확실하게 열용장 메모리 셀군으로 치환할 수 있어, 도 11 의 종래의 구성에 대하 여, 치환공정 이후의 선별 테스트에서의 수율을 개선할 수 있다.
또한 도 11 등으로 나타낸 종래의 스탠바이 전류 불량 대책에 대하여, 본 실시예에 의하면, 전류 제한 소자의 소자 수가 반감하고 있어, 레이아웃 면적을 작게 할 수있는 효과가 있다.
[실시예 2]
도 3 은, 본 발명의 일 실시형태의 보다 구체적인 구성을 나타낸 도이다. 도 3 에 나타낸 본 실시예의 구성이, 도 2 에 나타낸 상기 실시예와 상이한 점은, 전류 제한 소자 (9) 로서, 게이트에 정전압 레벨 (V1) 이 접속된 PM0S 트랜지스터를 채용하고, 또한 이 PM0S 트랜지스터는, PMOS 센스 회로 (4) 가 배치되어 있는 띠형상으로 레이아웃된 N웰의 영역 속에 배치되어 있는 것이다.
전류 제한 소자의 종류로서, 도 10(A)∼도 10(D)에 나타낸 구성이, 종래 기술로서 개시되어 있는데, 그 중, 제한 전류 특성 및 제조비용의 관점에서, 도 10(B) 의 PM0S 트랜지스터를 전류 제한 소자로서 사용하는 것이 가장 우수하다.
그러나, 종래의 전류 제한 소자 (9) 의 배치 (도 11 참조) 에서는, 새로운 웰분리 영역 발생에 의해, 레이아웃 면적이 크게 증대된다는 문제가 있었다.
이것에 대하여, 본 발명을 적용하면, 도 3 에 나타내는 바와 같이, 새로운 웰분리 영역이 발생하지 않기 때문에, 레이아웃 면적의 증대의 문제를 대폭 경감하는, 즉, 면적 증대의 특단의 억지 저감 효과를 나타낼 수 있다.
이와 같이, 본 실시예에 의하면, 제조비용의 증대없이, 우수한 제한 전류특성을 가지는 전류 제한 소자를, 작은 레이아웃 면적으로 실현할 수 있다.
정전압의 V1 의 레벨은, 전류 제한 소자 (9) 로서, 사용되는 PMOS 트랜지스터가 적정한 전류 (예를 들어 수 uA 정도) 를 흘려보낼 수 있는 레벨에 설정한다. 예를 들어, V1 로서, GND 또는 VKK, 또는 VBB 등의 전원전압을 사용하면 된다.
[실시예 3]
도 3 에 있어서, 비트선 BL0LN 과 워드선의 쇼트 결함 (15) 이 어느 정도의 고저항에서의 쇼트 결함인 경우도 있다. 그 경우, 이퀄라이즈 기간에 있어서, 절점 A0 등의 레벨은, 워드선의 스탠바이시의 레벨(GND 또는 VKK 레벨)과, 비트선 프리차지 전원 VHB 의 중간 레벨로 된다. 그리고, 그 중간 레벨은 쇼트 결함의 저항치 및 전류 제한 소자 (9) 의 저항치 등의 비율로 결정된다. 이 때문에, 절점 A0 등의 레벨은, 온도변동 등, 각종 조건으로 그 레벨이 변동한다. 그 결과, 웨이퍼 상태에서의 예비 테스트에서, 비트선쌍 BL0LT, BL0LN, 및 비트선쌍 BLlLT, BL1LN, 및, 비트선쌍 BL0RT, BL0RN, 및 비트선쌍 BLlRT, BLlRN 을, 안정적으로 기록 판독 불량으로 할 수 없는 경우도 있다. 이 경우, 치환공정 이후의 선별테스트에서 불량이 발생하여, 수율을 크게 내리는 요인도 된다.
따라서, 이 문제에 대처하기 위해, 본 실시예에서는, 전류 제한 소자 (9)의 제한 전류치를 변화시키는 수단을 구비하는 구성으로 하고 있다.
본 실시예에서는, 예를 들어, 통상시에는 전류 제한 소자 (PMOS 트랜지스터 ; 9) 의 게이트에 부여하는 정전압 레벨 V1 를 VBB 에 설정한다.
그리고, 본 실시예에서는, 웨이퍼 상태에서의 예비 테스트일 때는, 정전압 레벨 V1 를, 통상시보다 높은 레벨에 설정한다 (예를 들어 GND). 이에 의해, 웨이퍼 상태에서의 예비 테스트일 때에는, 전류 제한 소자 (9) 의 PMOS 트랜지스터의 제한 전류량은 작아져, 이퀄라이즈 기간에 있어서의 절점 A0 및 비트선쌍 BL0LT, BL0LN, 및 비트선쌍 BLlLT, BL1LN, 및 비트선쌍 BL0RT, BL0RN, 및 비트선쌍 BLlRT, BLlRN 의 레벨 (전위) 를, 통상시보다 낮게 할 수 있다. 이 결과, 통상시에, 기록 판독으로 불량화되거나, 양품화되거나 하면, 불안정한 메모리 셀에 대하여, 웨이퍼 상태에서의 예비 테스트일 때는, 안정적으로 기록 판독 불량으로 할 수 있어, 확실하게 열용장 메모리 셀로의 치환을 할 수 있게 된다.
이와 같이, 본 실시예에 의하면, 고저항에서의 비트선과 워드선의 쇼트 결함이 발생하더라도, 수율을 올릴 수 있다.
또, 정전압 레벨 V1의 설정전압의 변경은, 테스트 모드 (입력되는 테스트 모드 신호) 나 퓨즈의 절단 등에 의해 실시한다.
본 실시예에 의하면, 일방 측의 열치환 세그먼트와, 타방 측의 열치환 세그먼트가 다른 셰어드 센스 앰프에 적용되더라도, 확실한 용장구제를 할 수 있다. 따라서, 일반적인 DRAM 과 동일한 작은 열치환 세그먼트 분할로 할 수 있기 때문에, 도 12(A), 도 12(B) 에 나타낸 종래 기술에 대하여, 열용장 셀의 레이아웃 면적을 삭감할 수 있어, 구제율을 올릴 수 있다.
[실시예 4]
도 4 는 본 발명의 레이아웃 구성의 일 실시예를 나타내는 도이다. 본 실시예는, 도 3 에 나타낸 실시예에 있어서의, 신호선 A0, Al …RA 를, 효율적으로 배선할 수 있도록 한 것이다. 도 3 에 나타낸 상기 실시예에 있어서, 각 메모 리 셀 (8) 의 셀 용량의 일방의 전극은, 전압 VP 가 부여된 「용량플레이트」라 불리는 도전층에 접속되어 있다.
본 실시예에 있어서는, 도 4 에 나타내는 바와 같이, 메모리 플레이트 (7) 는, 해칭하여 나타낸 바와 같이, 용량 플레이트에 덮여져 있다.
한편, 종래의 센스 앰프 회로 (60, 61, 62, 63, …R60, R61) 의 영역에는, 용량 플레이트의 도전층은 사용하지 않은 것이 일반적이다.
본 실시예에서는, 신호선 A0, Al …RA 의 배선으로서, 이 용량 플레이트의 도전층을 사용하고 있다. 이러한 구성에 의해, 셰어드 센스 앰프의 일방 측과 타방 측에 각각 배치된 이퀄라이즈 회로에 대하여, 1개의 전류 제한 소자 (9) 를 공용하여, 양쪽의 이퀄라이즈 회로에, 신호선 A0, Al …RA 를 배선하더라도, 제조공정에서 새로운 배선층의 추가나, 새로운 배선을 통과시키기 위해서 센스 앰프의 레이아웃을 종래의 레이아웃으로부터 대폭 변경하는 것은 불필요하게 되어 있고, 도 6에 나타내는 종래의 회로에 대하여, 간단한 수정으로, 비트선과 워드선의 쇼트 결함에 의한 스탠바이 전류 불량을 대책할 수 있다.
[실시예 5]
도 2 에 나타낸 상기 실시예에서는, 1개의 열선택 신호선이 1개의 센스 앰프 회로에 입력되는 본 발명의 적용예에 관해서 설명하였는데, 본 발명은, 1개의 열선택 신호선이 1개의 센스 앰프 회로에 입력되는 경우나, 1개의 열선택 신호선이 4개 이상의 센스 앰프 회로에 입력되는 경우에도 응용할 수 있다.
도 5 는, 1개의 열선택 신호선이 1개의 센스 앰프 회로에 입력되는 경우에 관해서, 본 발명을 적용한 일 실시예의 구성을 나타내는 도이다. 도 5 에 나타내는 바와 같이, 본 실시예에 있어서도, 셰어드 센스 앰프의 좌측의 메모리 셀군 (N7L) 과 우측의 메모리 셀군 (N7R) 에서, 열치환 세그먼트가 다르다. 또한, 비트선쌍이 1쌍마다 세트로 치환되는 구성이다.
이퀄라이즈 회로 (1L) 및 이퀄라이즈 회로 (1R) 의 2대의 이퀄라이즈 회로에 대하여, 공통으로 1개의 전류 제한 소자 (9) 를 배치하고, 전류 제한 소자 (9) 의 일방의 전극은, 비트선 프리차지 전원 VHB 에 접속하고, 타방의 전극은, 절점 A0 에 접속하고, 또한, 절점 A0 를 2개의 이퀄라이즈 회로에 접속한다.
동일하게, 1개의 열선택 신호선이 4개의 센스 앰프 회로에 입력되는 경우는, 셰어드 센스 앰프의 일방 측과 타방 측의, 각각 세트로, 치환되는 총 8쌍의 비트선쌍에 (일방 측 4쌍 및 타방 측 4쌍) 에, 각각 접속된 총 8개의 이퀄라이즈 회로에 대하여, 공통으로 1개의 전류 제한 소자를 배치하고, 전류 제한 소자 (9) 의 일방의 전극 (소스 또는 드레인) 은, 비트선 프리차지 전원 VHB 에 접속하고, 타방의 전극은, 절점 A0 에 접속하고, 절점 A0 을 8개의 이퀄라이즈 회로에 접속하고, 그 게이트는 V1 에 접속된다. 또 전류 제한 소자 (9) 는 N웰 영역에 설치된다.
이상 본 발명을 상기 실시예에 의거하여 설명하였는데, 본 발명은 상기 실시예의 구성에만 한정되는 것이 아니고, 본 발명의 범위내에서 당업자라면 이룰 수 있는, 각종 변형, 수정을 포함하는 것은 물론이다.
본 발명에 의하면, 다이나믹형 반도체 기억장치의 셰어드 센스 앰프에 있어 서, 일측의 비트선쌍용의 이퀄라이즈 회로와, 타측의 비트선쌍용의 이퀄라이즈 회로에 대하여, 공통으로 1개의 전류 제한 소자를 형성하고, 전류 제한 소자에 의해 전류 제한된 비트선 프리차지 전위를, 일측과 타측의 양쪽의 이퀄라이즈 회로에 공급하는 구성으로 함으로써, 비트선과 워드선의 쇼트 결함에 의한 스탠바이 전류 불량을 대책하면서, 작은 레이아웃 면적으로, 높은 용장 구제율을 실현할 수 있다.
또한, 본 발명에 의하면, 전류 제한 소자의 제한 전류치를 변화시키는 수단을 갖기 때문에, 확실한 용장 구제를 가능하게 할 수 있다.

Claims (13)

  1. 대향 배치되는 일측과 타측의 메모리 셀군;
    상기 일측의 메모리 셀군에 접속되는 복수쌍의 일측의 비트선쌍;
    상기 타측의 메모리 셀군에 접속되는 복수쌍의 타측의 비트선쌍; 및
    상기 일측과 타측의 메모리 셀군의 사이에 배치되어, 상기 일측의 비트선쌍과 상기 타측의 비트선쌍을 제어하는 셰어드 센스 앰프를 구비하고,
    상기 셰어드 센스 앰프는,
    상기 일측의 1쌍의 비트선쌍에 각각 접속된 일측의 이퀄라이즈 회로;
    상기 타측의 1쌍의 비트선쌍에 각각 접속된 타측의 이퀄라이즈 회로; 및
    1개 또는 복수의 상기 일측의 이퀄라이즈 회로와 1개 또는 복수의 상기 타측의 이퀄라이즈 회로에 대하여 공통으로 형성되고, 1개 또는 복수의 상기 일측 및 타측의 이퀄라이즈 회로에 대하여 비트선 프리차지 전위를 공급하는 1개의 전류 제한 소자를 구비하고,
    상기 1개의 전류 제한 소자를 공용하는 상기 일측의 이퀄라이즈 회로와 상기 타측의 이퀄라이즈 회로에 각각 접속되어, 열 (列) 용장에 있어서의 치환선이 공통으로 되는 메모리 셀군의 단위 (「열치환 세그먼트」라고 함) 가, 상기 일측의 메모리 셀군과 상기 타측의 메모리 셀군에서, 서로 다른 단위가 되도록 구성되어 있는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
  2. 대향 배치되는 일측과 타측의 메모리 셀군;
    상기 일측의 메모리 셀군에 접속되는 복수쌍의 일측의 비트선쌍;
    상기 타측의 메모리 셀군에 접속되는 복수쌍의 타측의 비트선쌍; 및
    상기 일측과 타측의 메모리 셀군의 사이에 배치되어, 상기 일측의 비트선쌍과 상기 타측의 비트선쌍을 제어하는 셰어드 센스 앰프를 갖고,
    상기 셰어드 센스 앰프는,
    상기 일측의 1쌍의 비트선쌍에 각각 접속된 일측의 이퀄라이즈 회로; 및
    상기 타측의 1쌍의 비트선쌍에 각각 접속된 타측의 이퀄라이즈 회로를 갖고,
    상기 일측의 메모리 셀군이 활성 상태일 때에, 제 1 열선택선이 활성 상태로 설정됨과 동시에, 기록/판독 동작하는 상기 일측의 1쌍 또는 복수쌍의 비트선쌍이 세트로, 열용장 비트선쌍으로 치환되고,
    상기 타측의 메모리 셀군이 활성 상태일 때에, 상기 제 1 열선택선이 활성 상태로 설정됨과 동시에, 기록/판독 동작하는 상기 타측의 1쌍 또는 복수쌍의 비트선쌍이, 세트로 열용장 비트선쌍으로 치환되고,
    상기 일측의 1쌍 또는 복수쌍의 비트선쌍에 각각 접속된 상기 일측의 이퀄라이즈 회로와, 상기 타측의 1쌍 또는 복수쌍의 비트선쌍에 각각 접속된 상기 타측의 이퀄라이즈 회로에, 비트선 프리차지 전위를 공통으로 공급하는 1개의 전류 제한 소자를 구비하고,
    상기 1개의 전류 제한 소자를 공용하는 상기 일측의 이퀄라이즈 회로와 상기 타측의 이퀄라이즈 회로에 각각 접속되고, 열용장에 있어서의 치환선이 공통으로 되는 메모리 셀군의 단위 (「열치환 세그먼트」라고 함) 가, 상기 일측의 메모리 셀군과 상기 타측의 메모리 셀군에서, 서로 다른 단위가 되도록 구성되어 있는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전류 제한 소자는, 비트선 프리차지 전원에 제 1 단자가 접속되고, 제 2 단자가, 상기 비트선 프리차지 전위를 부여하는 급전단자로서, 상기 일측과 타측의 이퀄라이즈 회로에 공통으로 접속되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
  4. 제 3 항에 있어서,
    상기 PMOS 트랜지스터의 게이트에는, 기준전압 (GND), 메모리 셀 트랜지스터의 기판전압 (VBB), 워드선의 스탠바이 전압 (VKK) 의 전압레벨 중의 적어도 1개가 공급되는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
  5. 제 3 항에 있어서,
    상기 PM0S 트랜지스터는, 상기 셰어드 센스 앰프를 구성하는 PM0S 센스 회로를 구성하는 PMOS 트랜지스터가 배치되는 N웰과 공통의 N웰의 영역에 배치되어 있는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 전류 제한 소자로부터, 1 또는 복수의 상기 일측의 이퀄라이즈 회로와, 1 또는 복수의 상기 타측의 이퀄라이즈 회로에 비트선 프리차지 전위를 공통으로 공급하는 배선의 배선층으로서, 메모리 셀군의 복수의 셀 용량의 일단에 공통으로 접속되는 용량 플레이트층이 사용되는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 전류 제한 소자에 있어서의 제한 전류량을 가변으로 전환하여 제어하는 수단을 갖는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
  8. 제 3 항에 있어서,
    상기 전류 제한 소자를 구성하는 PM0S 트랜지스터의 게이트에 공급하는 전압을, 기준전압, 메모리 셀 트랜지스터의 기판전압, 워드선의 스탠바이 전압중 선택된 전압으로 전환하는 수단을 갖는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
  9. 제 7 항에 있어서,
    상기 전류 제한 소자의 제한 전류량을, 테스트 모드에 근거하여 전환하는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
  10. 제 6 항에 있어서,
    절단의 유무에 의해, 상기 전류 제한 소자의 제한 전류량을 가변 제어하는 퓨즈를 구비하고,
    상기 전류 제한 소자의 제한 전류량을 퓨즈의 절단에 의해 전환하는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
  11. 대향 배치되어, 각각이, 용장 셀을 갖는 일측과 타측의 2개의 메모리 어레이와, 상기 2개의 메모리 어레이 사이에 접속되는 센스 앰프 회로를 갖고,
    상기 센스 앰프 회로는, 상기 일측의 메모리 어레이의 비트선쌍에 대하여 형성되고, 상기 비트선쌍에 일단이 각각 접속되어, 프리차지ㆍ이퀄라이즈 동작시, 타단에 공통으로 입력되는 비트 프리차지 전압에 따라서, 상기 비트선쌍을 각각 비트 프리차지 전압으로 구동하는 2개의 능동소자와, 상기 비트선쌍의 사이에 삽입되는 1개의 능동소자를 갖고, 상기 3개의 능동소자의 제어단자는, 제 1 이퀄라이즈 제어신호에 공통으로 접속되어 이루어지는 일측의 이퀄라이즈 회로;
    상기 타측의 메모리 어레이의 비트선쌍에 대하여 형성되고, 상기 비트선쌍에 일단이 각각 접속되어, 프리차지ㆍ이퀄라이즈 동작시, 타단에 공통으로 입력되는 비트 프리차지 전압에 따라서, 상기 비트선쌍을 각각 비트 프리차지 전압으로 구동하는 2개의 능동소자와, 상기 비트선쌍의 사이에 삽입되는 1개의 능동소자를 갖고, 상기 3개의 능동소자의 제어단자는, 제 2 이퀄라이즈 제어신호에 공통으로 접속되 어 이루어지는 타측의 이퀄라이즈 회로;
    제 1 및 제 2 노드에 비트선쌍의 전압을 받아 차동증폭하여 상기 제 1 및 제 2 노드에 출력하는 센스 회로;
    상기 일측의 이퀄라이즈 회로에 접속되는 비트선쌍의 단부와, 상기 센스 회로의 제 1 및 제 2 노드 사이의 접속을, 입력되는 제어신호에 근거하여 온ㆍ오프 제어하는 제 1 스위치;
    상기 타측의 이퀄라이즈 회로에 접속되는 비트선쌍의 단부와, 상기 센스 회로의 제 1 및 제 2 노드사이의 접속을, 입력되는 제어신호에 근거하여 온ㆍ오프 제어하는 제 2 스위치; 및
    상기 센스 회로의 제 1 및 제 2 노드와 대응하는 IO 선을, 입력되는 열선택신호에 의해 온ㆍ오프 제어하는 스위치를 구비하고,
    또한, 1 세트의 상기 일측과 타측의 이퀄라이즈 회로에 대하여 공통으로 형성되고, 일단이 비트선 프리차지 전원에 접속되어, 제어단자에 소정의 전압이 입력되고, 타단이, 상기 일측과 타측의 이퀄라이즈 회로에서의, 상기 비트선쌍을 비트 프리차지 전압으로 구동하는 2 개의 능동소자의 상기 타단에, 공통접속되어 이루어지는 전류 제한 소자를 구비하고,
    상기 1개의 전류 제한 소자를 공용하는 상기 일측의 이퀄라이즈 회로와 상기 타측의 이퀄라이즈 회로에 각각 접속되어, 열용장에 있어서의 치환선이 공통으로 되는 메모리 셀군의 단위 (「열치환 세그먼트」라고 함) 가, 상기 일측의 메모리 셀군과 상기 타측의 메모리 셀군에서, 서로 다른 단위가 되도록 구성되어 있는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
  12. 제 11 항에 있어서,
    상기 전류 제한 소자가, 복수의 상기 일측의 이퀄라이즈 회로와, 복수의 상기 타측의 이퀄라이즈 회로에 대하여 공통으로 형성되고,
    상기 전류 제한 소자는, 일단이 비트선 프리차지 전원에 접속되어, 제어단자에 소정의 전압이 입력되고, 타단이, 복수의 상기 일측의 이퀄라이즈 회로에서의, 상기 비트선쌍을 비트선 프리차지 전위에 구동하는 2개의 능동소자의 상기 타단에 공통접속되고, 복수의 상기 타측의 이퀄라이즈 회로에서의, 상기 비트선쌍을 비트 프리차지 전압으로 구동하는 2개의 능동소자의 상기 타단에 공통접속되는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
  13. 제 12 항에 있어서,
    복수의 상기 일측의 이퀄라이즈 회로에 접속하는 비트선쌍과, 복수의 상기 타측의 이퀄라이즈 회로에 접속하는 비트선쌍의 데이터가, 공통의 열선택신호로 온ㆍ오프되는 스위치를 통해 대응하는 IO 선에 접속되는 것을 특징으로 하는, 다이나믹형 반도체 기억장치.
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