TWI258766B - Dynamic semiconductor memory device - Google Patents

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TWI258766B
TWI258766B TW094105772A TW94105772A TWI258766B TW I258766 B TWI258766 B TW I258766B TW 094105772 A TW094105772 A TW 094105772A TW 94105772 A TW94105772 A TW 94105772A TW I258766 B TWI258766 B TW I258766B
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Shuichi Tsukada
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Description

1258766 ' 九、--------------------------------------------------------------------------------------------- 【毛明所屬之技術領域】 有關：:::：關於動態半導體記憶裝置咖)，尤μ 丨审』在備用時之位亓绩知忠-& 之漏電流增大之電路短路缺陷所引起 【先前技術】 一 叙之DRAM，為了令提尚製造良率而設置備用單 :_叙之記憶體單元之-部分發生不良，也藉著將不良 :兀置換成備用單元而補救，可良品化。置換成備用單元， 在晶圓狀態之預備測試，藉著按照成為寫入讀出不良之位址 切斷保險絲等程式今许。昔I ^ 077 ^ πο 寻担式°又汁。百先，參照圖1說明具有置換成備 用單元之功能之DRAM之陣列構造之典型例。此外，圖i係 也屬於應用本發明之一實施形態之整體之陣列構造的，但是 在以下’為了理解發明技術而預先說明。 參照圖1，記憶體板7由係一般之單元之記憶體單元群 以7及係行備用單元之R記憶體單元群R7構成，將複數個配 置成列號碼0〜Μ、行號碼〇〜N之陣列狀。在行方向交互的配 置ώ彳思體板7和予元線驅動|§ (副字元線驅動器）Μ。1 2。 * 感測放大器6由以下之元件構成，SAN6，係控制記情 體單元群N 7之感測放大裔，及s A R 6，係控制r記情體單一 群R7之行備用單元用之感測放大器。 在列方向交互的配置記憶體板7和感測放大器6。記情 體板7所夾之感測放大器，例如在圖1之列號碼〇和列號石馬 1之記憶體板7所夾之感測放大器6控制列號碼0(圖}之左
2083-6835-PF 5 1258766 側）之記憶體板和列號碼l (圖1之右側）之記憶體板雙方。 於是，控制左右兩側之記憶體板之感測放大器構造— 般稱為「共用感測放大器」。 又，在圖1之陣列構造下側配置X解碼器XDEC14，在 陣列構造左側配置Y解碼器YDEC13。YDEC1 3在構造上包括 YDEC N13，輸出用以控制一般單元用之感測放大器N6之複 數條行選擇信號線YSWO、YSW1、…；及RYDEC R13，輸出用 以控制行備用單元用之感測放大器R6之行選擇信號線RYsw。 鲁此外，在圖1，對於行選擇信號線YSWO、YSW1、.··以 及R Y S W只圖示行號碼〇之部分，但是一樣的，在行號碼1 ~ ^ 也配置。又’在圖1之陣列構造之例子，只圖示在行方向置 換之行備用構造，但是一般之構造也裝載列方向置換之列傷 用構造。 圖6係表示圖1之感測放大器6之中2個記憶體板7 所夾之共用感測放大器之一般之電路構造例之圖。 參照圖6，對於共用感測放大器6 〇 (和圖1之6對應）， 籲在圖6之左側配置係一般之單元之記憶體單元群N7L和係行 備用單元之R記憶體單元群r7L，在圖6之右側配置係一般 之單元之記憶體單元群N7R和係行備用單元之R記憶體單元 群 R7R。 在€憶體單元群N7L連接由位元線bl〇LT、BLOLN構成 之一對位元線對、由位元線BL1LT、BL1LN構成之一對位元 線對等複數對位疋線對，在各自之位元線連接複數個記憶體 單元8。圮憶體單元群n 7 R、R記憶體單元群r 7 β 7 N之構 造也相同。 2 083-6835-PF 6 1258766 。。記憶體單元8由—個單元一電—ί 之早凡電晶體構成。單元電容之一側電極和供給電壓之 電容板連接’單元電容之另一側電極和單元電晶體之一方之 電極連接X ’單I電晶體之另—方之電極和位元線連接， 閘極和字元線連接。 感測放大器電路60在構造上包括左右之等化電路1L 及1R、共用開關電路2U 2R、_感測電路3、p感測 電路4以及關電路5’控制左側之位元線對 籲及右側之位元線對BL〇RT、bl〇RN2 2對位元線對。 感測放大器電路61、62、63、...及編、咖之電路構 造也一樣。 等化電路1L由以下共3個NM0S電晶體構成，NM〇s電 晶體，一方之電極（源極及汲極之一方）和位元線BL0LT連 接另方之電極（源極及汲極之另一方）和位元線BL〇LN連 接；NMOS電晶體，一方之電極和位元線BL〇LT連接，另一方 之電極和位元線預充電電源VHB連接；以及NM〇s電晶體， 一方之電極和位元線BL0LN連接，另一方之電極和位元線預 充電電源VHB連接；在這3個NM〇s電晶體之閘極共同連接 控制信號EQL。當控制信號Eql為高位準時，等化電路j乙之 NMOS電晶體變成導通，將位元線BL〇LT、BL〇LN預充電至預 充電電源VHB。等化電路1 r也和等化電路1 [ 一樣，由3個 NMOS電晶體構成，3個NMOS電晶體之閘極和控制信號Eql 共同連接。 共用開關電路2L由以下2個NMOS電晶體構成，NM〇s 電晶體，一方之電極和位元線BLOLT連接，另一方之電極和 2083-6835-PF 7 1258766
感測放大器電路内節點SL〇T 電f和位元線舰τ連接，另—方之電極和感測放大器電路 内:點SLON連接；在這2個NM〇s電晶體之間極共同連接控 制信號SHL。右側之共用開關電路2R之電路構造也一樣，在 2個NMGS電晶體之間極共同連接控制信號shr。控制信號 SHL、SHR各自為高位準時，共用開關轉2l、2r各自變成 導通’將左側之位元線對腿T、BL〇LN和右側之位元線對 BLORT、BLORN設為和感測電路⑽〇s感測電路3、pM〇s感 電路4)導通之狀態。 〜、 +曰NMOS感測電路3由以下2個NM〇s電晶體構成，麵$ 電晶體，一方之電極和感測放大器電路内節點SLOT連接， 電極矛感測4號SAN連接，閘極和感測放大器電路 内節點SL0N連接；及麵電晶體，一方之電極和&⑽連 接，另一方之電極和SAN連接，閘極和SL〇T連接。 +曰PM0S感測電路4由以下2個ρ_電晶體構成，⑽$ 電晶體，一方之電極和感測放大器電路内節點sl〇t連接， 另-方之電極和感測㈣SAp連接，閑極和感測放大哭 内節點SL0N連接；及剛s電晶體，—方之電極和節點％⑽ 連接，另一方之電極和SAP連接，閘極和SL〇T連接。 10開關電路5由以下2個NM0S電晶體構成，NM〇s電 晶體’ -方之電極和SL0T連接，另一方之電極和由複數條 構成之10線之中之一條連接，閘極和行選擇信號線mo連 接；及NM0S電晶體’一方之電極和SL〇N連接，另一方之電 極和由複數條構成之IG線之中之別的—條連接，閘極 選擇信號線YSW0連接。 2083-6835-PF 8 1258766 ， 在圖6所示之ϋ，f條行—選擇信號線控制2個感測放 大器電路。即，行選擇信號線YSW0輸入感測放大器電路6〇 和感測放大器電路6丨，輸入I 〇開關電路内之共4個NM〇s電 晶體之閘極。在此情況，準備共4條10線，在閘極連接了 共同之行選擇信號線之構成4個I 〇開關電路之NMOS電晶體 各自之另一方之電極和不同之I 〇線連接。 在本例之電路構造，在按照自外部輸入之位址行選擇 信號線YSW0變成活化之情況，可同時寫或讀感測放大器電 馨路6 0和感測放大器電路6 1之2個感測放大器。 在別的例子上，也有一條行選擇信號線輸入一個感測 放大器電路之情況。在此情況，I 〇線變成2條，依據1條行 選擇信號線之活化，變成一個感測放大器電路之寫或讀動 作。 又’在別的例子上，也有一條行選擇信號線輸入4個 感測放大器電路之情況，在此情況，I 〇線變成8條，依據1 條行選擇信號線之活化，可同時寫或讀4個感測放大器電路。 φ 在圖6之感測放大器之左側之係一般之單元之記憶體 單元群N7L内之單元發生讀寫不良之情況，被置換成備用單 元。例如，在和位元線BLOLN連接之記憶體單元變成讀寫不 良之情況，和位元線BLOLT、BLOLN及BL1LT、BL1LN之2對 位元線連接之記憶體單元群1 〇按照組（s e t )被置換成行備用 單元群R7L。 即，按照組置換在記憶體單元群N7 L内依照共同之行 選擇信號線YSWO控制之記憶體單元群。這係由於需要按照 組置換依照一條行選擇信號線同時寫或讀之感測放大器電 2083-6835-PF 9 1258766 路0 在條行選擇信號線輸入一個感測放大器電路之例子 之情況，按照組置換一對，即2條之位元線。 又在一條行選擇信號線輸入4個感測放大器電路之 例子之情況，按照組置換4對，即8條之位元線。 此外，在圖1及圖6，只表示丨條行備用單元用之行選 擇信號線YSWO,但是也有配置複數條行備用單元用之行選擇 信號線’使得可補救至複數個不良為止之情況。 圖6所示之共用感測放大器，在圖6之左側，和行選 擇信號線YSWO對應之記憶體單元群1〇被置換成行選擇信號 、、象RYS行備用單元R7L，在右侧，和行選擇信號線YSwi 對應之記憶體單元群u被置換成行選擇信號線”,之行備 用單元R7R。換言之，係將共用感測放大器之一側和另一側 之記憶體板分成不同之行置換段之方式。此外，在本專利說 明書，「行置換段」意指在行備用之置換對象成為共同之圮 憶體單元群之單位。 與其在共用感測放大器之一側和另一侧作為共同之行 置換段，不如設為不同之行詈拖恐，处，^ y q个丨』< 仃置換奴，此以小的行備用單元之 布置面積提高補救率。 在圖1，假設行號碼〇之行備用單元用之行選擇信號線 RYSW有L條。在全部之共用感測放大器之左侧和右側作為共 同之行置換段之情況，和行號碼0及列號碼〇對應之”M+丄 個€憶體單元群之大的區域成為一個行置拖以 狀仪^在此情況， 在本大區域之行置換段内可補救至L個不良為止，但是有匕+丄 個不良時，就無法補救。 2083-6835-PF 10 •1258766 若補救至L + 1個不良，行號碼〇之行備一用單元用之行 選擇信號線RYSW需要Lh條，行備用單元之布置面積增大。 而，在全部之共用感測放大器之左侧和右側各自作為 不同之行置換段之情況，行號碼0之列號碼各自相異之記憶 體單元群N7各自成為不同之小的行置換段。在此情況，在 各自之小的打置換段内各自可補救至L個不良為止。 因此，右在各自之行置換段内均勻的發生不艮，在和 行號碼〇及列號碼〇〜M對應之M+1個記憶體單元_之大的區 籲域内最多可補救至Lx (M+1)個不良為止。 於是，在行備用單元用行選擇信號線之線數相同之情 況，使行置換段小的可補救至較多之不良數為止。 又’在想補救相同之不良密度之情況，使行置換段小 的可減少行備用單元用之行選擇信號線之線數，虞生小的行 備用單元之布置面積。 又，未必在全部之共用感測放大器在一側和另一側之
記憶體單％群仃置換段相異，—般常採用對幾個記憶體單元 群指定一個行置換段之構造。 例士 在圖1 ’如將行號碼0、列號碼〇、1之2個記 憶體單元群設為-個行置換段，而將行號碼Q、列號碼2、3 之2個記憶體單元群設為—個行置換段般，係每2個記憶體 早兀群卩又為 個4丁置換}主、、W。4士在rK -4-Λ »> 于 u 1伏仅t 况。廷係由於當使行置換段變 小時，行置換之組數增加，隨荽招式抓呌仏； a 1通者私式0又汁所需之保險絲之個 數增多’有保險絲之布置面積變大之問題。 在圖6，將PMOS感測電路4布置於N井區域。將圖〔 所示電路之中之PMOS感測電路4以外之電路布置於p井區 2083-6835-PF 11 1258766 !N -見之無法布置電晶體之浪 f 刀離區域」之數// m -小，連接各感測放大器電路6〇、6 = 了使布置面積 R61内之PMOS感測電路4之 63、…及R60、 示，在圖6之縱向布置成帶狀。之N井，N井區域如圖6所 圖7係表示在圖6之共用感測放大器 之日卞序圖。在雷诉雷厭u 叙之動作例 錢你1π兀綠預充電雷 :D。…位準設為"一準乂及二基準Γ:: 電容板之電麼Vp供給和VHB相同之固定之位準。又圖6之 電位%在Λ7之例，將字元線在等化期間之位準設為⑽ 之千疋在取近之顧，也有準備比⑽電位低之負電位 之笔源m，將字元線在等化期間之位準設為m之情況。 此外’圖6之P井之電位在_般之⑽龍供給比⑽電位低 之負電位VBB。 在比時序T1之前之等化期間，將控制等化之控制信號 EQL、EQR設為VPP位準（EQR在圖上未示）。因而，圖6之等 化電路1L、1R變成導通，位元線對BL〇LT、BL〇LN及位元線 對BLORT、BLORN等各自之成對之位元線間短路（即進行等化 動作），又供給位元線預充電電源VHB。將控制信號SHL、SHR 設為VPP位準，共用開關電路2L、2R變成導通。因而，感 測放大器電路内節點S L Ο T、S L Ο N等變成和位元線對b l 〇 L T、 BLOLN及位元線對BLORT、BLORN等相同之VHB位準。 在T1之時刻，令圖6左側之記憶體單元群N7 L内之 字元線變成活化。此時，將控制信號SHR設為GND位準，將
2083-6835-PF 12 1258766 ^ 、 ……—…. ............... 感、]放大σσ電路内節點SLOT及SLON和右側之記憶體單元群 N7R内之位元線對BLORT、BL0RN等各自分離。又，將控制信 號EQL設為GND位準，將等化電路u設為不導通，令位元 線對BL0LT、BL0LN之等化動作停止。 此外’控制化號EQR在圖7所示之期間，總是令持續 保持VPP位準，繼續供給位元線對BL0RT、BLORN等VHB位 準。又，k唬線SHL(圖上未示）也在圖7所示之期間，總是 令持續保持VPP位準，令位元線對BL〇RT及bl〇rn和感測放 ♦大器電路内節點SL0丁及SL0N各自繼續導通。 接著，向位元線BL0LT或BL0LN輸出記憶體單元群N7L 内之和上升至VPP位準之一條字元線連接之記憶體單元8之 單兀電谷之電何。在圖7所示之例子，向位元線bl〇lt輸出 问位準，其輸出經由共用開關電路2L傳給感測放大器電路 内節點SLOT、SL0N，在SL〇T、SL0N具有微小之差電位。然 後將感測仏號SAN设為GND位準，將感測信號SAp設為VAR 位準，進行感測動作。 ^在感測動作，在_S感測電路3及PMQS感測電路4 之各自之2個電晶體之中各自_個變成導通，使和在、 SL0N具有微小之差電位對應的放大該差電位，感測sl〇t為 VAR位準，感測SL0N為GND位準。 此外，NM0S感測雷政q B ， 电路d及pm〇s感測電路4因設計成在 SLOT及關為位準附近時將微小之差電位正常的放 大，在若因故SLOT及SL0N變成大為偏離VHB之位準之情況， 無法正常的放大。 又，感測放大器電路内節點SLOT、SL0N之位準經由共
2083-6835-PF 1258766 用開關電路2L分別傳給位元線BLOLT、BLOLN，位元線BLOLT 變為VAR位準，BL0LN變為GND位準。 又，雖未圖示，在此狀態時，使行選擇信號線YSW0自 GND上升至VAR位準，I〇開關電路5變成導通，10線和感測 放大器電路内節點SLOT、SL0N變成導通。因而，經由10線 可讀或寫感測放大器電路，進行和所選擇之字元線連接之記 憶體單元8之讀、寫。 等化動作首先將字元線設為GND位準。然後，在T2之 籲時刻藉著將控制信號EQL設為VPP位準，等化電路1L變成 導通，位元線對BLOLT、BL0LN等化成VHB位準。 在本等化動作，幾乎不供給來自位元線預充電電源之 位準，也可將位元線對BLOLT、BL0LN等化成VHB位準。在 活化期間，BL0LT變為VAR位準，BL0LN變為GND位準，又， BL0LT和BL0LN具有大致相等之配線電容。因而，在等化動 作，按照各自之位元線之電荷再分配可設為l/2x VAR位準， 即VHB位準。 _ 又，在T2之時刻附近，將控制信號SHR也設為VPP位 準，令共用開關電路2L、2R變成導通。因而，因感測放大 器電路内節點SLOT及SLON經由共用開關電路2L及2R各自 和位元線BLOLT、BL0LN及BL0RT、BL0RN連接，變成VHB位 準。此外，因感測放大器電路内節點SLOT、SL0N之配線電 容小，共用開關電路2L、2R之導通電阻大，節點SLOT、SL0N 也高速的追蹤位元線BLOLT、BLOLN及BL0RT、BL0RN之電位 變化，變成VHB位準。 在自將控制信號EQL設為GND位準之T1之時刻至設為 2083-6835-PF 14 1258766 、P位準之T2之柃刻之期間係活化期間，將控制信號設 為vpp位準之期間係等化期間。此外，將d編内全部之感 測放大益處於等化期間之情況稱為「備用（standby)」。 ^在近年來之DRAM規格，縮短等化期間以高速化之要求 欠強因而，希望在控制信號EQL及SHR變成VPP位準後， 位兀線BLOLT、BLOLN及感測放大器電路内節點SL〇T、SL〇N 儘量高速的變成VHB位準。 在圖6之電路構造，為了減少感測放大器電路之布置 面積，也想到將等化電路1LA 1R^ 2個等化電路只設為一 個，和感測放大器電路内節點SL〇T、SL〇N連接之電路構造。 圖8係舉例表示這種共用感測放大器之電路構造之 圖在圖8，係在圖6所示之構造只抽出依照行選擇信號線 YSWO控制之部分表示。 々圖8所示之構造和圖6之構造之相異點在於省略圖6 之等化電路1R，配置替代等化電路1L之等化電路i。 等化電路1包括NMOS電晶體，-方之電極和感測放大 器7路内節點SLOT連接，另一方之電極和SL〇N連接；NM〇s 電a曰體’方之電極和感測放大器電路内節點SL 0 τ連接， 另一方之電極和VHB連接；以及NM0S電晶體，一方之電極 和VHB連接，另一方之電極和感測放大器電路内節點SL0N 連接，在這3個NMOS電晶體之閘極連接控制信號EQ。 在圖8之動作上，進行將在圖7之時序圖之控制信號 EQL置換成控制信號EQ之動作。藉著在T2之時刻之控制信 號EQ變成VPP位準，等化電路}變成導通，進行等化動作。 那時，經由共用開關電路2L及等化電路j將位元線bl〇lt 2083-6835-PF 15 1258766 和BLjLN短路。位元線BLOLT、BLOLN等之配線電容比感測 放大器電路内節點SLOT、SL0N等之配線電容大數倍。因而， =了將位元線對BL0LT、BL0LN高速的等化而設為VHB位準， 需要使共用開關電路2L之導通電阻變成充分小。 、 即而要使共用開關電路之電晶體尺寸變大。結果， 為了應付等化期間之高速化要求，在圖8所示之構造，布置 面積反而比圖6之構造大。 a ^外在圖8所不之構造，因在活化期間共用開關電 路2R交成不導通，位元線BL〇RT及BL0RN等變成浮動。在 DRAM之規格上，也 士 ^ 也有活化期間成為充分長之期間之情況。此 才、右有極小之漏電流流向位元線BL0RT或BL0RN之不良， 位準為大為偏離應，該位元線變成讀寫不良。因而，圖8 所不之:冓造之良率比圖6之電路構造的降低。 因為有這種問題，在最近之DRAM之等化電路如圖6之 例子所示，需Iv 士加 ❿要各自分開的配置於共用感測放大器之左侧及 右側之位元線對。 6所*之—般之職發生位元“字元線之短路 缺^之h況，變成 和字元線之短路缺陷15之^\在圖6之位元線舰τ
連接之^『和位元線對BL0LT、BL0LN 逆接 < 忑ί思體早凡變成讀寫不良。 在發生本不良之情況， ^ ^ - 匕U體早兀群1 〇被置換成行 備用彻早元群R7L，讀寫動作上良品化。 了疋在置換後，也因在等化_ p卩.
VHR仿、、隹^ 化期間，供給位元線BL0LT ™位準，又供給字元線GN])位準（或v 動，備用電流增大。 — 準），漏电k >瓜
2083-6835-PF 16 1258766 又，因短路缺陷之電阻取自約數歐姆之低電阻至數百 萬以上之尚電阻之各種電阻值。依據我們之估計，位元線和 字兀線之短路缺陷以約數歐姆 电1且發生之情況，1個短 路缺陷之漏電流變成約2 〇 〇 μ a。 一般之DRAM之備用雷片夕目攸m、 備用冤抓之規格因小到數mA，位元線和 字兀線之以低電阻之短路缺陷 々、士 疋^生約1 〇個，就成為漏 電k之不良品，成為降低良率之要因。 因而’希望發生位元線和字 子兀踝之短路缺陷也令該漏 電流降低之裝置，提議幾種方法。 在令位元線和字元線之短路缺 給紙丨曰之漏電流降低之方法 上，在專利文獻1公開在等化雷
電路和位凡線預充電電源VHB 之間配置限流元件之方法。 圖9係表示在專利文獻1 °己戟之用感測放大器電路 之構造圖。在圖9，係對圖6 口妯φ^ 丁口 b /、抽出依照行選擇信號線YSW0 控制之部分。與圖6相異之位置係.笠彳μ φ a
置係在等化電路1 L及1 R和VHB 之間各自配置限流元件9。 此外，在專利文獻1，在 生 尽隈*兀件9之具體之電路構 造上，公開圖10(A)、圖ι〇(Β)、 圖10(C)、圖i〇(D)之構造。 在圖10(A)之構造，在限产 Γ爪70件9上使用NMOS電晶體， 画電晶體之—方之電極和VHB連接，另—方之電極和節點 A連接…間極和定電壓位準n連接，將n之電 可令適當之電流流動之位準。 干又，供給寺化電路1L節點A。 在圖10(B)之電路構造， 在限▲兀件9上使用MOS電 晶體。將PMOS電晶體之閑極 仏电& VI δ又為可令適當之電流流 動之位準。
2083-6835-PF 17 1258766 在圖10(C)之電路構造，在限流元件9上使用空乏型 NMOS電晶體。空乏型NM〇s電晶體之閘極和節點A連接。空 乏型NMOS電晶體之臨限值電壓藉著調整雜質摻入量設為可 令適當之電流流動之值。 在圖10(D)之電路構造，在限流元件9上使用暫存器。 將暫存Is之電阻值設為可令適當之電流流動之值。 又，在專利文獻2及非專利文獻丨公開一種構造，對 於按照組同時置換成行備用記憶體單元群之控制複數對位 元線對之複數個等化電路，用一個限流元件共用。藉此，減 少限流元件之個數，可將布置面積之增加抑制為小。 圖11係表示依照這種原理在非專利文獻丨之圖8公開 之共用感測放大器之電路構造之圖。 圖11和® 6相異之點在於，對於按照組置換成行備用 記憶體單元群之各自和位元線對BLQLT、buln及位元線對 BL1LT、BL1LN連接之2個等化電路1L配置一個限流元件9, 限机兀件9之方之電極和位元線預充電電源VHB連接，另 一方之電極和節點A0L連接，供給2個等化電節點飢。 一樣的’對於按照其他之組置換成行備用記_體單元 群之和2對位元線對連接之2個等化電路ir…用一個 限流元件0對於依昭；供田、技4甲# t丄 、 …、仃備用遠擇信號線RYsw控.制之處也一 樣在非專利文獻1之例子，在限流元件g上使用空乏型關⑽ 電晶體，但是也使用別的型式之限流元件。 圖12(A)係令在專利文獻2公開之位元線和字元線之短 路缺陷之漏電流減少之太、、土 mu ^ 取夕之方法，係對於在圖i記载之DRAM之 陣列構造圖只抽出行號碼〇 < ^ 之口p刀之圖。又，圖12(β)係該
2083-6835-PF 18 1258766 只 方法應用於共用感測放大器電路之電路構造例，對於圖 抽出依照行選擇信號線YSW0控制之部分。 選擇信號線YSWO、 A〇 、 A1 、…、ra ， 6連接，又，信號 各自經由保險 圖12(A)和圖1相異之處係和各行 YSW1.....R YSW平行的各自配置信號線 信號線AO、A1.....RA和各感測放大器 線A〇、A1.....RA和位元線預充電電源 絲連接，在限流元件9上使用保險絲。 圖1 2(B)和圖6相異之處係在依照行選擇信號線Ysw〇 控制之感測放大器電路6 〇及6 1内之4個等化電路連接替代 VHB之信號線A0。 在圖12(A)、圖12(B)所示之專利文獻2公開之構造 係’在發生位元線和字元線之短路缺陷1 5之情況，將屬於 不良之行選擇信號線YSWO置換成行備用選擇信號線rySw， 再切斷該信號線A 0之保險絲而切斷漏電流的。 [專利文獻1 ]特開平8-263983號公報（申請專利範圍第 9項、圖3、圖4、圖5) [專利文獻2]特開平8-334987號公報（段落號碼 0 0 35、0 0 36、圖 1、圖 2、圖 3) [非專利文獻 1]IEEE JOURNAL OF SOLID STATE CIRCUITS，VOL. 31，NO. 4，APRIL 1996，p558〜p566，Fault Tolerant Designs 256Mb DRAM ， Toshiaki Kirihata 等，發 行年月日：Ν〇β 4，APRIL 1 996 $ p563，Fig. 8 【發明内容】 發明要解決之課題 2083-6835-PF 19 1258766 關於在該專利文獻i所公開之在圖1〇(A)〜圖i〇(d)之 限流元件之適當之限流量，最大也若不是可充分限制係在位 兀線和字兀線之短路缺陷之漏電流之2〇〇/zA之電流量對策 :無效士又：最小也需要對於無漏電流不良之正常之位元線 在送上電源時在規格上之既定之時間（例如在一般之卯題規 格為20 0 #秒）可將該位元線拉升至VHB位準為止之電流量之 約數nA以上。依據我們之估計，認為限流元件之適 流量係約數// A 〇 田义 在圖10U)所示之限流元件上在閘極輪入 準…MOS電晶體’在無不良之情況，在備用時 位準變成位準。而，在發生由位元線和字元線之短路缺 所引起之漏電流之情況，節點人之位準比νΗβ低。此日士， 因限流70件之_S電晶體之源極電壓係節點a，又閑極電丁壓 之位準愈低隱電晶體之卿閘極源極間電 見’可限制之電流量愈增大。_，若短路缺陷所引起 之漏電阻愈小，限流元件之限流愈增大，在特性上有問題。 在圖10(D)所示之限流元件上使用暫存器之情況也一 樣’在發生由短路缺陷所引起之漏電流之情況，漏電阻命小 即點Α之位準愈降低，因暫存器之兩電極之電位差變 流量增大，在特性上有問題。 艮 在圖10(c)所示之限流元件上在將閘極和節 空乏型NMOS電晶體，卢欢丄丄1 ^ ^ 在lx生由紐路缺陷所引起之漏電产 情況1節點準降低。可是，源極和閘極短路，因VGS, 而係疋值’和郎點A之位準無關的作為定電 和短路缺陷之漏電阻值之大小無關，限流元件具有可：:為
2083-6835-PF 20 1258766 ……................................................................................... 所設定之電流量之優點之转枓 e 支點之特14可是，因在一般之DRAM不 :吏用空乏型瞧電晶體，因在製造上需要特別製造空乏型 NMOS電晶體’具有製造費用增大之問題。 、、在圖1〇(B)所示之限流元件上在閘極輪入了定電壓位 :、：PMOS電曰a體，在發生由短路缺陷所引起之漏電流之 =況，即點A之位準降低。可是，源極位準係，因= -VI而係定值’和節點A之位準無關的作為定電流源作用。 因此’和短路缺陷之、、运| K # 之漏電阻值之大小無關，限流元件具有可 丨限制為所設定之電流量之優點之特性。又，因採用在一般之 DRAM平常使用之PM〇s電晶體，具有不會導致 之特徵。 、S a 、可是/在圖9或圖n之等化電路1L&lR之旁邊配置 ::限· το件9之PM〇s電晶體，結果需要在感測放大器電 内之P井區域追加2處新的N井。在N井和p井之邊 =因=井分離區域上發生數㈣寬之㈣之區域，若係本 _方式，有布置面積大為增加之問題。 此外’在晶圓狀態之預備測試’藉著切斷保險絲等之 矛王式s又計將變杰綠皆 ^ θ . ^ 成項寫不良之§己憶體單元置換成備用單元，作 =二及圖11所示之以往之利用限流元件之由位元線 的置換，：=τ起之備用電流不良之對策時，未確實 、也有降低良率之問題。 造之：用己！體單元群N7L和N7R行置換段相異之構 造，在等:/、1方大為配置限流元件9之電路構造圖。在本構 陷15時_有低電阻之位元線BL0LN和字元線之短路缺 立几線BL0LN降低至字元線之備用時之位準（g肋 2 0 83 - 6835-pp 1258766 或™位準）附近為止。因位元線BLOLT也利用等化電路1L 和舰N短路，降低至一樣之低位準為止。又，因節點侃 也利用等化電路1L和位元線腿T、bl〇ln短路，降低至一 樣之低位準為止，利用等化電路供給節點皿之位準之位元 線對BL1LT、BL1LN也降低至-樣之低位準為止。自這種狀 態拉升記憶體單元群N7 L内之字元線而移至活化狀態時， 和位兀線對BLOLT、BL0LN及位元線對BULT、BULN連接之 記憶體單元變成讀寫*良，被置換成記憶體單元群ι〇 賢備用記憶體單元群R7L。 而，在等化期間共用開關電路2L及2R變成導通。因 而，h線對BLORT、BL0RN及位元線對BURT、BURN之位 準及h號線A 0 R之位準4 士 v Ff R除Ac , +也比VHB降低。本降低位準依據共用 開關笔路2L、2k導通電阻和限流元件9之電阻值等之比 例而定’變成字元線之備用時之位準和葡位準之間之 位準。共用開關電路2L、⑼之導通電阻和限流元件9 ^且值因温度變動或各電源電壓變動等而變動。因而，中間位 =之電位因各種條件而變動。自這種狀態拉升記憶體單元群 h之子兀線而移至活化狀態時，和位元線對BLOLT、BL0LN 及位元線對BL1LT、BL1I N』 ^ , ^ N連接之€憶體單元變成讀寫有時 不良有日守良品化之不安定之壯 之狀况。因而，在晶圓狀態之預備 難將和位元線對則LT、祕N及位元線對⑽τ、β =記憶體單元群確實的傾測為讀寫不良位元，也發生未 二:備用記憶體單元群之情況。因而，發 之程式設計之置換製程以後之選別測試常發生不 良而成為降低良率之要因之問題。
2083-6835-PF 22 1258766 又’在圖1 2 (A)所示之專利文獻2之構造，在各信號線 A 0、A1、…、RA各自配置一個係限流元件9之保險絲，供給 控制列號碼0〜Μ之記憶體單元板7之全部感測放大器6信號 線AO、Α1、…、RA。在發生位元線和字元線之短路缺陷之情 況’和該缺陷對應之行選擇信號線被置換成行備用選擇信號 線RYSW，同時，切斷和該缺陷對應之信號線之保險絲。因而， 係本構造時必然的列號碼〇〜Μ之Μ+ 1個記憶體單元群變成一 個大的行置換段。在這種大的行置換段，對於行備用單元之 布置面積及補救率有問題。 因此，本發明之目的在於提供一種裝置，在適當的處 理在動態半導體記憶裝置之由位元線和字元線之短路缺陷 所引起之備用電流不良下，可抑制並減少布置面積之增加， 達成咼的備用補救率，可實現轉實之備用補救。 解決課題之手段 在本發明公開之發明用以達成上述之目的，若說明其 概略，在構造上對在共用感測放大器之一侧之位元線對用之 等化電路和另一侧之位元線對用之等化電路共同的設置一 個限流元件，經由限流元件，供給雙方之側之等化電路位元 線預充電電位。 本發明之一種形態之半導體記憶裝置包括：一側和另 一側之記憶體單元群，相向配置；複數對一侧之位元線對， 和該一侧之記憶體單元群連接；複數對另一側之位元線對， 和該另一側之記憶體單元群連接；以及共用感測放大器，配 置於該一侧和另一侧之記憶體單元群之間，控制該一側之位 元線對和該另一側之位元線對；該共用感測放大器包括：一 2083-6835-pp 23 1258766 側，等化電路，各自和該-側之一對位元.、,、 之等化電路，久自 、、泉對連接，另一側 各自和該另一側之一對位元 個限流元件，對, ^ 凡線對連接；以及一 干對一個或複數個該一側之蓉# + 數個該另一侧 4化電路和一個或複 之4化電路共同的設置，對 侧及另一側之望儿 對—個或複數個該一 自和共用::化電路供給位元線預充電電位；在構造上各 ，、用忒一個限流元件之該一側之 合 之等化電路連接，在行備用之 路和該另-側 元群之單位(稱為「行置換段」)在該一：共『之記憶體單 該另一側彳#哞^ 側之記憶體單元群和 側之冗憶體單元群成為相異之單位。 本發明之別的形態之半導體記憶裳置 另一側之記憶體單元群，相向配置，·複數對 和 對，釦分 7, 硬數對一側之位元線 ^ 一側之記憶體單元群連接 對，和兮另一 μ 禝数對另一側之位元線 q另一側之記憶體單元群連接； 器，配置於今一相丨^ ，、用感測放大 側之位元二 側之記憶體單元群之間，控制該- J之位兀線對和該另一側之位元 ^ ^ + ，、符徵在於··該共用 这測放大盗包括··_側之等化 亓綠#n # · 合目和邊一側之一對位 、、、、連接，及另一側之等化電路，各自和 位元線對連接·在兮_該另一側之一對 第…,，在該一侧之記憶體單元群為活化狀態時，將 之擇線設為活化狀態’而且按照組將進行讀/寫動作 以側之一對或複數對位元線對置換成行備用位元線 自和該一側之-對或複數對位元線對連接之該一側 之寺化電路及各自和該另一側之—對或複數對位元線對連 接之該另-側之等化電路包括共同的供給值元線預充電電 位之一個限流元件；在構造上，各自和共用該-個限流元件 之該-側之等化電路和該另一側之等化電路連接，並在行備 2083-6835-pp 24 1258766 用之置換對象成為共同之記憶體單元群之單位（稱為「行置 換段」）在該一側之記憶體單元群和該另一侧之記憶體單元 群成為相異之單位。 " 在本發明，該限流元件由PMOS電晶體構成也可，該pM〇s 電晶體之第一端子和位元線預充電電源連接，第二端子作為 供給該位元線預充電電位之供電端子，和該一側與另一侧之 等化電路共同的連接。 在本發明，也可採用供給該PM0S電晶體之閘極基準電 _壓（GND)、記憶體單元電晶體之基板電壓（VBB)以及字元線之 備用電壓（VKK)之電壓位準之中之至少一個之構造。 在本發明，也可採用將該PM0S電晶體配置於和配置構 成該構成共用感測放大器之PMOS感測電路之pM〇s電晶體之 N井共同之N井區域之構造。 在本發明，也可採用在自該限流元件共同的供給一個 或稷數個該一側之等化電路和一個或複數個該另一側之等 化電路位70線預充電電位之配線之配線層上使用和記憶體 單元群之單元電容之一端共同的連接之電容板層之構造。 在本發明，也可採用具有可變的切換控制在該限流元 件之限流量之裝置之構造。 在本發明，也可採用具有將供給構成該限流元件之 PMOS電晶體之閘極之電壓切換成基準電壓、記憶體單元電晶 體之基板電壓以及字元線之備用電壓之電壓位準之中之所 選擇之電壓之裝置之構造。 在本發明’使依照測試模式切換該限流元件之限流量 也可。或者，包括依據有無切斷可變的控制該限流元件之限 2083-6835-PF 25 1258766 流量之保險絲，使藉著保險絲之切斷切換該限流元件之限流 量也可° 發明之效果 若依據本發明，在動態半導體記憶裝置之共用感測放 大器，藉著在構造上對一側之位元線對用之等化電路和另一 側之位元線對用之等化電路共同的設置一個限流元件，供給 一側和另一側之雙方之等化電路利用限流元件限流之位元 _線預充電電位，可在採取由位元線和字元線之短路缺陷所引 起之備用電流不良之對策下，以小的布置面積實現高的備用 補救率。 又，若依據本發明，因具有令限流元件之限流量變化 之裝置，可使得實現確實備用補救率。 【實施方式】 參照附加之圖面詳細說明本發明。 ® 說明本發明之最佳實施例。本發明之一實施形態之動 態半導體記憶裝置之陣列之整體構造採用圖1所示之構造， 為避免重複省略其說明，以下詳細說明本發明之共用感測放 大器等之構造之細節。 [實施例1] 圖2係表示在本發明之一實施形態之動態半導體記憶 裝置之共用感測放大器之一實施例之構造例之圖。在圖2， 表示在圖1之記憶體板7所夾之一個感測放大器6 ( 6 0…6 3、 R6 0、R61)。如圖2所示，在本實施例，在左侧之記憶體單 2083-6835-PF 26 1258766 .........................................-......................................——._.......—…_——_— — 元群N7L和右側之記憶體單元群N7R成為各自相異之行置換 段（segment) 〇 圖2所示之本實施例之構造和圖11之以往之構造之相 異點係，對於和按照組置換成行備用記憶體單元群之2對位 元線對BLOLT、BLOLN及BL1LT、BL1LN連接之2個等化電路 1L與和按照別的組置換成行備用記憶體單元群之2對位元線 對BLORT、BLORN及BL1RT、BL1RN連接之2個等化電路1R 之共4個等化電路，共同的配置一個限流元件9，限流元件 9之一方之電極和位元線預充電電源VHB連接，另一方之電 極矛節點A 0連接，節點a 〇和4個等化電路共同的連接。等 化電路1L由以下共3個電晶體構成，NM〇s電晶體，一方及 另一方之電極和位元線對連接；臟s電晶體…方之電極和 節點A0連接，另一方之電極和位元線對之一方連接；以及 麵電晶體，一方之電極和節點A〇連接1 -方之電極和 位凡線對之另一方連接；這3個NMOS電晶體之閘極和控制 線EQL共同連接。等化電路 峪之構以也和等化電路1L 一樣， 3個_S電晶體之閘極和控制、線_共同連接。 7 在發生位元線B L fl i w在η今-μ m ULN和子兀線之短路缺陷15之情況， 用限流兀件9限制漏電流，可作 扑馮備用電流不良之對策。 在發生低電阻之位元结R τ ηϊ 夕卜主, 兀線BULN和字元線之短路缺陷15
月和圖11 一樣，在等化期間，位元線對BL0LT、BL〇LN 降低…線之備用時之位準⑽"m位準)附近為止。 又，因即點胤也利用等化電路u和位元、線 短路，降低至一樣之低位準為止。 此外，被供給節點A〇之
位凡線對BL1LT、BL1LN
2083-6835-PF 2Ί 1258766 及位元線對BLORT、BLORN也降低至—樣之低位準為止。自 這種狀態拉升記憶體單元群N7L内之字元線而移至活化狀態 時，和以往一樣，和位元線對BL0LT、bL0LN及位元線對 BL1LT、BL1LN連接之記憶體單元變成讀寫不良。 此外，在本實施例，在拉升記憶體單元群N7L内之字 元線而移至活化狀恶之情況，也可將和位元線對Blort、 BL0RN及位元線對BL1RT、BL1 RN連接之記憶體單元安定的設 為讀寫不良。 因而，在晶圓狀態之預備測試，可比圖丨丨之以往之構 造確實的將和位元線對BURT、bl〇rn及位元線對burt、 BL1RN連接之$憶體單凡群置換成行備用記憶體單元群，對 於圖11之以彺之構造，可改善在置換製程以後之選別測試 之良率。 此，對於在 策’若依據I實㈣，限流元件之元件數減半，具有可使 置面積變小之效果。 [實施例2 ] 一圖3係表示本發明之—實施例之更具體之構造圖。圖 :丁之本貝&例之構造和51 2所示之該實施例之相異點係 _ *兀件9上採用在閘極連接定電壓位準V1之pm〇s電 古此外將本PM〇S電晶體配置於配i PM0S感測電路4 布置成帶狀之N井區域中。 在限流元件之種_ μ ^ _ 類上，在習知技術公開圖10(A)〜 )所不之構造’但是由限流特性及製造費用之觀點， 圖10(B)之將pm〇s電晶體用作限流元件的最優異。
2083-6835-PF 28 1258766 因發 7疋，在以往之限流元件9 —之配—晋7夫_ 生新的井分離 千9之配置（參照圖U) 離£域，有布置面積大為增大 而，若應用本發明，如圖3所亍，因广 離區域，具有大幅度減輕布置面箱2因未發生新的井分 積增大之效果。 、θ 即特別抑制減少面 於是，若依據本實施例， 優異之限流特性之_ 布置®積實現具有 將定雷严 "不會增大製造費用。 财疋電屋Vi之位阜兮凡 ^晶體可流過適當之電产 ”、、7 <限*兀件9之PMOS電 田心电/；丨L (例如約數 A ) 上可使用⑽、™或m等電源„。 例如，在V1 [實施例3 ] 在目3,也有位元線咖和 :…高電阻之短路缺陷之情況。路二為 間，卽點A0等之位準變 兄在寺化期 位準）和位元線預奋念予兀線之備用時之位準（GND或VKK … 電電源、VHB之中間位準。而，該中間位 1又謂缺陷之電阻值和限流元件9之電阻值等之比例 疋。因而，節點A〇等 、 】而 社要，/曰。.位準因溫度變動等各種條件而變動。 bIoLN及了囫“之預備測試’也有無法將位元線對BL°LT、 及立Γ元線對BULT、BL1LN、位元線對_了、B_ 二 =線對BL1RT、BL1RN衫的設為讀寫不良位元之情況。 =二在置換製程以後之選別測試發生不良，也成為降 低良率之要因。 為了處理本問題，在本實施例，採用包括令限 流元件9之限流值變化之裝置之構造。 在本實施例，例如，平常時，將供給限流元件（腦電
2083-6835-PF 29 1258766 晶體）9之問極定電壓位準VI ^ VBB 〇 …：’在本實施例，在晶㈣態之預備測試時，將定電 二Γ V1設為比平常時高之位準(例如G，)。因而，在晶圓 ' σ預備Κ % ’限流元# 9之PMOS電晶體之限流量變 一 17吏在等化期間之節點Α〇和位元線對BL〇lt、π·、 、Ί BL1LT、BL1LN 及位元線對 BL〇RT、BL〇RN、位元線 ^ ^ T BL1RN之位準（電位）比平常時低。結果，對於在 平"守在讀寫有時不良化有時良品化之不安定記憶體單 一— 口狀L之預備測試時，可安定的設為讀寫不良，可 確貝的置換成行備用記憶體單元。 ;是若依據本實施例，發生高電阻之位元線和字元 線之短路缺陷也可提高良率。 此外，藉著測試模式（輸入測試模式信號）或切斷保險 絲等變更定電壓位準V1之設定電壓。 ^若依據本實施例，應用於一側之行置換段和另一側之 行置換I又相異之共用感測放大器，也可 救。因此，因可採用和-般之D讀-樣之小的行置換j 口J對於圖1 2 (A)、圖1 2 (B)所示之習知技術，可減少行備 用單元之布置面積，可提高補救率。 [貫施例4 ] 圖4係表不本發明之布置構造之一實施例之圖。本實 施例係使得可將在圖3所示之實施例之信號線a〇、···'、 RA冋效率的配線的。在圖3所示之該實施例，各記憶體單元 8之早tl電容之一方之電極和供給電壓vp之稱為「電容板」 之導電層連接。 2083-6835-PF 30 1258766 在本實施例，如圖4所示，記憶體板7如斜線所示， 被電容板覆蓋。 而在以在之感測放大器電路6 0、6 1、6 2、6 3、…、 R60、R61之區域，一般不使用電容板之導電層。 在本實施例，在信號線A〇、A1.....RA之配線上，使 用^本電容板之導電層。利用這種構造，對於在共用感測放大 器之一側和另一側各自配置之等化電路，共用一個限流元件 在又方之等化電路將信號線A 0、A1、…、R a配線，也不 ’、、在製知追加新的配線層，或為了使新的配線通過而自以往 之布置大幅度的變更感測放大器之布置，對於圖6所示之以 往之電路，以簡單之修正可進行由位元線和字元線之短路缺 陷所引起之備用電流不良之對策。 [實施例5 ] 在圖2所示之該實施例，說明了 一條行 入一個感測放大器電路之本發明之應用例，但是本 應用於一條行選擇信號線輸入一個感測放大器電路之情況 或一條行選擇信號線輸入4個以上之感測放大器電路之 況。 月 圖5係表示本發明應用於一條行選擇信號線輪入一個 感測放大為電路之一實施例之構造之圖。如圖5所示，在本 灵施例，在共用感測放大器之左侧之記憶體單元群N 7 l 右側之圮憶體單元群N7 R，行置換段也相異。又，係對> : 對位元線對按照組置換之構造。 ’、、母一 對於等化電路1L及等化電路1R之2個等化電略 同的配置1個限流元件9，限流元件9之一方之共 他和位元 卜6835-ρρ 31 1258766 極和節點AO連接’又 線預充電電源VHB ^ ^ ^ ^ ^ ^ 將節點A0和2個等化電路連接。 樣勺在條行選擇信號線輸入4個以上之感測放 大器電路之情況，對於在共用感測放大H之-侧和另1側之 各自按照組置換之共8對之位元線對(-側4對及另-侧4 對）各自連接之共8個等化電路，共同的配置i個限流元件 9限μ兀件9之一方之電極（源極或汲極）和位元線預充電 電源VHB連接，另一方之電極和節點Α〇連接，又將節點Α〇 和8個等化電路連接，其閘極和V1連接。又，將限流元件g 設置於N井區域。 以上按照上述之實施例說明本發明，但是本發明未限 定為上述之實施例之構造，當然包含若係本業者在本發明之 範圍内可進行之各種變形、修正。 【圖式簡單說明】 圖1係表示本發明之一實施形態之動態半導體記憶裝 •置之陣列構造圖。 圖2係表示本發明之一實施例之共用感測放大器之電 路之構造例之圖。 圖3係表示本發明之一實施例之共用感測放大器之電 路之構造例之圖。 圖4係表示本發明之一實施例之共用感測放大器之電 路之布置例之圖。 圖5係表示本發明之一實施例之共用感測放大器之電 路之構造例之圖。 2083-6835-PF 32 1258766 笔路之構造例之 電路之一般之構 電路之構造例之 圖6係表示以往之共用感測放大器之 圖。 圖7係表示圖6之動作之時序圖。 圖8係表示以往之共用感測放大器之 造例之圖。 圖9係表示以往之共用感測放大器之 圖0 圖1 0 (A)〜（D )係各自表示圖9所示之限流元杜 什及等化電 路之電路構造例之圖。 圖11係表示以往之共用感測放大器之電路之止 々再^[列 圖。 圖1 2 (A)係表示以往之動態半導體記憶裝置 且< I旱列構 造圖，圖（B)係表示圖（a )所示之共用感測放大器之電 % "之才盖 造例之圖。 【主要元件符號說明】 1、1L、1R等化電路 2L、2R共用開關電路 3 NMOS感測電路 4 PMOS感測電路 5 10開關電路 6 感測放大器 7 記憶體板 8 記憶體單元 9 限流元件
2083-6835-PF 33 1258766 1 Ο、11 記憶體單元群 1 2字元線驅動器 1 3 Υ解碼器 14 X解碼器 1 5位元線和字元線之短路缺陷 60、61、62、R60、R61感測放大器電路 Ν6控制記憶體單元群Ν7之感測放大器 Ν7、N7L、N7R係一般之單元之記憶體單元群
Ν13 一般之單元用之YDEC R6控制記憶體單元群R7之感測放大器 R7、R7L、R7R係行備用單元之記憶體單元群
R13 行備用單元用之YDEC
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Claims (1)

1258766 十、申請專利範圍： 接； 1 · 一種動態半導體記憶裝 一側和另一側之記憶體單 複數對一側之位元線對， 置，包括： 元群，相向配置； 和該一侧之記憶體單元群連 和該另一側之記憶體單元 複數對另一側之位元線對 群連接；以及 共用感測放大器，配置於 元群之間，控制該一側之位元绝~ —側和另一側之記憶體單 其特徵在於： 、、、對和該另一側之位元線對； 該共用感測放大器包括： 一側之等化電路 另一側之等化電 連接；以及 各自和 ^ 一側之一對位元線對連接· 路，久ό』 ， 和該另一側之一對位元線對 脚哏流兀仵 一彻々a A吸数個琢一侧之等化電路. 個或锼數個該另一側之等 电路和 數個該一側及另一側之等/ 飞啜 τ Κ屬路供給位元線預充電電位； 在構造上各自和共用士合 、 個限流元件之該一側之等化 迅路和該另一側之等化電 士〆他田 > 吳她^ ^ 搭連接，在打備用之置換對象成為 a 5之屺恍體單兀群之單位（稱為「行置換段」）在該一側之 °己丨思體單元群和該另一側之記憶體單元靜成為相異之單位。 2 · 一種動態半導體記憶裝置，包栝： 一侧和另一側之記憶體單元群，相向配置； 複數對侧之位元線對，和該一御j之己體早元群連 2083-6835-PF 35 1258766 複數對另一側之位元線斜工 群連接；以及 、、，和該另一側之記憶體單元 共用感測放大器，配詈於 元群之間，控制該一側 線5對:側和另-侧之記憶體單 其特徵在於： 讀對和該另-側之位元線對，· 該共用感測放大器包括： 接；及 側之等化電路，各自和 該 側之一對位元線對連 另一側之等化電路， 連接； 各自和該另一側之一對位元線對 在該-側之記憶體單元群為活化狀態時 擇線設為活化狀態，而且 〜 之-對或複數對…“ 仃頃寫動作之該-側 一 兀* '、、’子置換成行備用位元線對； 在各自和該一側之一斜々、-a ^ ^ ^ , 對或禝數對位元線對連接之該一 連 μ另一側之一對或複數對位元線對 巧钱之该另一側之等仆雷 堂 電路匕括共同的供給位元線預充電 冤位之一個限流元件； 構以上各自和共用該一個限流元件之該一側之等 =路和該另-側之等化電路連接，並在行備用之置換對象 成為共同之記憶體單开盤+ σσ / .τ 早群之早位（稱為「行置換段」）在該一 貝之冗憶體單元群和$ g . αο 〒不落另一側之記憶體單元群成為相異之 卓值。 3.如申請專利範圍第1或2項之動態半導體記憶裝 置，其中’該限流元件包含PM〇s電晶體，其第一端子和位 兀線預充電電源連接，第二端子作為供給該位元線預充電電 2083-6835-PF 36 1258766 位之供電端子，和該一侧與另一側之等化電路共同的連接。 4·如申請專利範圍第3項之動態半導體記憶裝置，其 中，供給該PMOS電晶體之閘極基準電壓（GND)、記憶體單元 電晶體之基板電壓（VBB)以及字元線之備用電壓（νκκ)之電 壓位準之中之至少一個。 5. 如申請專利範圍第3項之動態半導體記憶裝置，其 中’將該PMGS電晶體配置於和配置構成該構成共用感測放 大器之MOS感測電路之PM0S電晶體之Ν井共同之ν井區域。 6. 如申請專利細15戈2項之動態半導體記憶裝 置，其中’在自該限流元件共同的供給一個或複數個該一側 之等化電路和-個或複數個該另—侧之等化電路位元線預 充電電位之配線之配線層上使用和記憶體單元群之單元電 容之一端共同的連接之電容板層。 置 置 7·如申明專利耗圍帛丨< 2項之動態半導體記憶裝 其中’具有可變的切旅批在丨^ 刀換控制在該限流元件之限流量之裝 8 ·如申請專利範圍第s 中 图弟3項之動態半導體記憶裝置，其 具有將供給構成兮呢、、古-μ ^ 〜限机兀件之PMOS電晶體之閘極之電 壓切換成基準電壓、記丨咅體單 U篮早7^電晶體之基板電壓以及字元 線之備用電壓之電壓位 平1平之所選擇之電壓之裝置。 •如申凊專利範圍第γ ,^ 07, ,a| ^ ^ 乐（項之動態半導體記憶裝置，其 中’依#日、?、測式检式士乃姑 式切換该限流元件之限流量。 1〇.如申請專利範圍第6頂夕 中，包括保險絲，依之動態半導體記憶裝置，其 流量； 有…、刀斷可變的控制該限流元件之限 2083-6835-PF 1258766 藉著保險絲之切斷切換該限流元件之限流量。 11 · 一種動態半導體記憶裝置，包括·· 一侧和另一側之記憶體陣列，相向配置，各自具有僑 用單元；及 個記憶體陣列之間 感測放大器電路，接在該 其特徵在於： 口亥感測放大裔電路包括： 側之等化電路，具有2個主動元件，對於該一側之 記憶體陣列之位元線對設置，—端各自和該位元線對連接， 預充電·等化動作時’按照在另一端共同的輸入之位元線預 充電電壓，將該位元線對各自驅動至位元線預充電電塵；及 1個主動元件’插人該位元線對之間’·該3個主動元件之控 制端子和第—等化控制信號共同的連接而成； 另側之等化電路，具有2個主動元件，對於該另一 側之記憶體陣列之位元後對执 凡深對叹置，一端各自和該位元線對連 接，預充電•等化動作時，松昭+ 口 ' ^…、在另一端共同的輸入之位元 線預充電電壓，將該位元绐剩_ θ 線對各自驅動至位元線預充電電 壓’及1個主動元件，插入該位元線對之間；該3個主動元 件之控制端化㈣信號共同的連接而成； 感測電路，在第_及镇_ # 弟一即點接受位元線對之電壓， 差動放大後’向該第一及第二節點輸出； 第一開關，依照輸入之批也丨 > 上 ^ ^ , φ q^ 控制^號開關的控制和該一側 μ 十之缒邻與該感測電路之第一及 弟一即點間之連接； 第二開關，依照輪入之批去 控制^唬開關的控制和該另一 2083-6835-PF 38 1258766 側=等 ^ 電路連 ^ ^ t ^ ^ ^ - 及苐一節點間之連接；以及 開關，依照輸入之行選擇信號開關的控制和該感測電 路之第一及第二節點對應之10線； 還匕括限流兀件，對一組該一側之等化電路和另一側 之等化電路共同的設置’一端和位元線預充電電源連接，控 制端子輸入既定之電壓，另一端和在該—側及另一側之等化 電路之將該位元線對驅動至位元線預充電電壓之2個主動元 件之該另一端共同連接而成； 在構造上，各自和共用該一個限流元件之該一側之等 化電路和該另—侧之等化電路連接，並在行備用之置換對象 成為共同之記憶體單元群之單位（稱為「行置換段」）在該一 狀記憶料謂和該另—狀記憶料元群成為相異之 早位。 12.如申請專利範圍第u項之動態半導體記憶裝置， 二中對複數個該-側之等化電路和複數個該另—側之等化 電路共同的設置限流元件； 該限机兀件之一端和位元線預充電電源連接，控制端 别入既定之電壓’另一端和在複數個該一側之等化電路之 :該位元線對驅動至位元線預充電電壓之2個主動元件之該 另-端共同連接:和在複數個該另_側之等化電路之將該位 :線對驅動至位το線預充電電壓之2個主動元件之該另一端 共同連接。 13.如申請專利範圍第12項之動態半導體記憶裝置， 、中，和複數個該-側之等化電路連接之位元線對及和複數 2083-6835-PF 39 1258766 依據共 個該另一侧之等化電路連接之位元線對之資料經 同之行選擇信號開閉之開關和對應之I 〇線連接。
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