KR20120076831A - 고속 감지 증폭기 및 고속 감지 증폭기의 동작 방법 - Google Patents

고속 감지 증폭기 및 고속 감지 증폭기의 동작 방법 Download PDF

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Abstract

복수의 메모리 셀들을 가지는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 감지 증폭기는 제1 입력 노드의 셀 전류와 제2 입력 노드의 기준 전류간의 차이를 센싱하여 증폭하는 감지 증폭기 회로와, 상기 감지 증폭기 회로의 상기 제1 및 제2 입력 노드에 결합하여 상기 제1 및 제2 입력 노드로 바이어스 전류를 N배-여기서 N은 2이상의 자연수- 증폭시킨 제1 분배 전류 및 제2 분배 전류를 각각 제공하는 전류 미러 회로를 포함한다. 간단한 전류 거울 구조를 통하여 감지 증폭기의 빠른 응답속도를 얻을 수 있고, 비트 라인 노드(Bit-Line Node)와 감지 증폭기의 입력단을 분리하여 감지 증폭기의 읽기 동작 시 높은 민감도(sensitivity)를 제공할 수 있다.

Description

고속 감지 증폭기 및 고속 감지 증폭기의 동작 방법{High speed sense amplifier and Method of operating the high speed sense amplifier}
본 발명은 반도체 메모리의 감지 증폭기에 관한 것이다.
Spin-Transfer-Torque MRAM(이하 STT-MRAM)은 최근 차세대 유니버설 메모리로써 활발히 연구 중이다. 유니버설 메모리는 비휘발성과 무한한 쓰기 사이클(write cycle)을 특징으로 가진다. 이러한 유니버설 메모리는 빠른 동작 속도를 가지면 전원이 꺼지더라도 정보를 기억하기 때문에 디지털 기기의 대폭적인 성능향상을 가져올 것으로 기대되고 있다.
그러나 실리콘(Silicon)기반 메모리의 한계와 기존 디램(DRAM), 에스램(SRAM) 및 플래쉬 메모리(Flash Memory)의 개발은 태생적 한계로 인해 각각의 장점은 있으나 단점이 보완되기 쉽지 않다. 반면에, 스핀토크를 이용한 자성기반의 메모리인 STT-MRAM은 높은 집적도, 빠른 속도, 그리고 비휘발성인 장점으로 기존 메모리를 대체할 강력한 차세대 메모리로 최근 빠르게 연구가 진행되고 있다.
STT-MRAM은 프리층(Free layer), 터널장벽층(Tunnel barrier), 핀드층(Pinned Layer)로 구성되어 있는 MTJ(Magnetic Tunnel Junction)에 기초한다. 강자성체층으로 구성된 MRAM의 셀(Cell)인 MTJ는 다음과 같은 특징을 갖고 있다.
첫째로 MTJ는 자화 방향에 따른 메모리 동작으로 인해 비휘발성 특성을 갖는다. 둘째로 MTJ는 소자 사이즈가 작아질수록 임계전류밀도(Critical Current Density)도 같이 감소하는 특성으로 인해 저 전력 및 높은 집적도가 가능하다. 셋째로 MTJ는 스핀 토크로 인한 자화방향의 스위칭 속도가 빨라 이론상으로 DRAM보다 빠른 쓰기 동작이 가능하다.
위와 같은 장점으로 인해 STT-MRAM은 새로운 차세대 메모리로서의 가능성을 가지고 있다. 그러나 STT-MRAM을 구동하기 위한 방식은 MTJ 셀(Cell)의 데이터를 보장하기 위한 정밀한 전류 및 전압 제어가 필요하고, DRAM보다 빠른 속도를 위해 읽기 및 쓰기 속도를 회로적인 측면에서 개선해야 할 필요가 있다.
또한 STT-MRAM에서 중요한 특징 중 하나는 MTJ 전압 대비 MR(Magnetoresistance)의 변화율이다. MTJ에 인가된 전압이 증가함에 따라 MR이 낮아진다. 따라서 읽기 동작 시 충분한 센싱 마진(Sensing Margin)을 확보하기 위해서는 정밀한 전압 및 전류 제어가 필요하다.
도 1은 종래의 전압 방식의 MRAM에 사용되는 감지 증폭기의 개념도이다. 도 1의 셀(Cell) 구조는 기본적인 1T 1MTJ 구조이다. 즉, 좌측의 셀은 1개의 트랜지스터(M01)와 1개의 MTJ(MTJ1)로 이루어지며, 우측의 참조 셀은 1개의 트랜지스터(M02)와 1개의 MTJ(MTJ2)로 이루어진다. MTJ1(10) 및 MTJ2(30)는 각각 저항으로 모델링될 수 있다. 각각의 MTJ1(10) 및 MTJ2(30)에 적절한 바이어스를 인가해주기 위해 각각 전류원 I1(12), I2(32)가 사용된다. 전류원 I1으로 인해 MTJ1의 자기 저항값에 따라 VBL노드의 전압(비트라인 노드 전압)이 결정되며, 전류원 I2으로 인해 MTJ2의 자기 저항값에 따라 VBLB노드의 전압(기준 전압)이 결정되며, 상기 VBL노드의 전압을 감지 증폭기(200)의 입력 단으로 인가해 상기 기준 전압 VBLB과 비교를 통하여 셀의 상태를 읽어낸다.
한편, 보다 빠른 응답속도를 위해 감지 증폭기(200)의 입력을 전류로 받는 전류 방식을 사용할 수 있다. 전류 방식의 동작 방식은 전술한 기존 전압 방식과 유사하다. 전류원을 통해 일정한 전류가 발생되고 상기 발생된 일정한 전류는 두 개의 경로를 통해 흐르게 된다. 두 개의 경로 중 하나는 MTJ 셀 쪽으로 통하는 경로이고 다른 하나는 감지 증폭기의 입력단쪽으로 통하는 경로이다. MTJ의 자기 저항의 크기에 따라 전류원으로부터 발생되는 일정한 값의 전류는 분배되며 이와 마찬가지로 기준셀의 값에 따라 기준전류가 결정되고 셀전류와 기준전류의 크기에 따라 비교기를 통해 셀의 상태를 읽어낸다.
기존의 전압 방식의 경우 전류 방식 보다 응답 속도는 느리지만, VBL노드의 전압(비트라인 노드 전압)이 감지 증폭기(200)의 입력 단-감지 증폭기(200)의 게이트 노드-로 인가된다. 즉, 비트라인 노드 전압이 감지 증폭기(200)의 게이트 노드로 인가되므로 감지 증폭기의 출력이 비트라인 노드에 간섭을 미치지 않게 되어 MTJ 셀에 간섭이 발생하지 않는다.
메모리 셀의 집적도가 높아질수록 읽기 전류(read current)는 비례하여 감소하므로 읽기 전류는 수 암페어(ampere) 정도로 매우 낮은 크기를 가져야 한다.
따라서, 상기 전류 방식에서는 입력 전류가 작아지므로 감지 증폭기의 센싱 마진(Sensing Margin)과 응답속도에 대한 보상이 필요하다. 또한, 상기 종래의 전류 방식에서는 감지 증폭기의 이득이 매우 크기 때문에 동작 시 감지 증폭기의 출력이 비트라인 노드에 영향을 미치는 킥백 노이즈(Kickback Noise)가 발생할 수 있으며, 그에 따라 읽기 동작시 민감도(sensitivity)가 떨어지게 되는 문제점이 있다.
읽기 동작시 킥백 노이즈에 의한 MTJ의 셀로의 간섭이 없도록 전압 방식을 사용할 경우 읽기 동작시 응답 속도가 상기 전류 방식에 비해 낮아지게 되고, 상기 전류 방식의 경우에는 읽기 동작시 응답 속도는 상기 전압 방식에 비해 높지만 킥백 노이즈에 의한 MTJ의 셀로의 간섭이 발생하여 읽기 동작시 민감도(sensitivity)가 떨어지게 되는 문제점이 있다.
따라서, 본 발명의 목적은 MRAM의 동작 특성을 고려하여 읽기 동작 시 높은 민감도(sensitivity)를 가지면서도 읽기 동작시 응답 속도를 개선하기 위한 감지 증폭기를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일측면에 따른 복수의 메모리 셀들을 가지는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 감지 증폭기는 제1 입력 노드의 셀 전류와 제2 입력 노드의 기준 전류간의 차이를 센싱하여 증폭하는 감지 증폭기 회로와, 상기 감지 증폭기 회로의 상기 제1 및 제2 입력 노드에 결합하여 상기 제1 및 제2 입력 노드로 바이어스 전류를 N배-여기서 N은 2이상의 자연수- 증폭시킨 제1 분배 전류 및 제2 분배 전류를 각각 제공하는 전류 미러 회로를 포함한다.
또한, 본 발명의 목적을 달성하기 위한 본 발명의 다른 측면에 따른 복수의 메모리 셀들을 가지는 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 포함되어 제1 입력 노드의 셀 전류와 제2 입력 노드의 기준 전류간의 차이를 센싱하여 증폭하는 감지 증폭기의 동작 방법은 바이어스 전류를 공급받는 단계와, 상기 감지 증폭기 회로의 상기 제1 및 제2 입력 노드로 바이어스 전류를 N배-여기서 N은 2이상의 자연수- 증폭시킨 제1 분배 전류 및 제2 분배 전류를 각각 제공하는 단계와, 감지 증폭기 인에이블 신호가 활성화되면 상기 N배 증폭된 상기 제1 및 제2 분배 전류를 분배하여 각각 상기 감지 증폭기 회로의 상기 제1 및 제2 입력 노드로 상기 셀 전류 및 기준 전류로서 제공하는 단계를 포함한다.
이상에서 설명한 바와 같이 본 발명의 실시예들에 따른 감지 증폭기에 따르면, 간단한 전류 거울 구조를 이용하여 기존의 전류 방식의 경우 매우 낮은 입력전류로 인한 낮은 센싱 마진(Sensing Margin)을 보상할 수 있으며, 더불어 충분한 센싱 마진(Sensing Margin)의 확보로 인해 기존의 전류 방식보다 빠른 응답속도를 구현할 수 있다.
또한, 비트 라인 노드(Bit-Line Node)와 감지 증폭기의 입력단을 분리하여 기존의 전류 방식에서 발생하는 킥백 노이즈(Kickback Noise)를 방지할 수 있으므로 읽기 동작 시 높은 민감도(sensitivity)를 가짐으로써 안정적으로 읽기 동작을 수행할 수 있다.
특히, 자기저항을 이용하는 차세대 메모리인 STT-MRAM에 적용할 경우 낮은 TMR(Tunneling Magnetoresistance)에서도 빠르고 안정적인 동작을 수행할 수 있으며, STT-MRAM의 셀(Cell)의 성능이 높지 않더라도 충분한 성능을 발휘 할 수 있으며 간단한 구조와 단순한 동작방식으로 인해 비용을 절감할 수 있어 높은 효율을 가질 수 있다.
도 1은 종래의 전압 방식의 MRAM에 사용되는 감지 증폭기의 개념도이다.
도 2는 본 발명의 일실시예에 따른 감지 증폭기를 나타낸 개념도이다.
도 3은 도 2의 감지 증폭기 회로의 구체 회로도를 나타낸다.
도 4는 본 발명의 일실시예에 따른 감지 증폭기의 동작 타이밍도이다.
도 5는 전류 미러의 증폭율을 변화시켜가면서 본 발명의 일실시예에 따른 감지 증폭기의 응답 속도의 변화를 시뮬레이션한 결과 그래프이다.
도 6은 TMR을 변화시켜가면서 본 발명의 일실시예에 따른 감지 증폭기의 응답 속도의 변화를 시뮬레이션한 결과 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
어떤 구성요소가 다른 구성요소의 "상부" 있다거나 "하부" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 형성되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
먼저, 비트라인 감지 증폭기의 전체적인 동작을 설명하면 다음과 같다.
도면에서는 도시하지 않았으나, 반도체 메모리는 복수의 메모리 셀들을 가지는 메모리 셀 어레이를 구비하며, 각각의 메모리 셀은 워드라인(WL) 및 비트라인과 연결되어 비트라인 감지 증폭기에 의해 비트 라인(BL)에 실린 증폭된 데이터가 데이터 버스에 전송되어 데이터가 판독된다.
비트라인(BL)이 프리차지 전압-예를 들어, 내부 전원 전압 VDD의 1/2-으로 프리차지(precharge)되고, 이때 선택된 메모리 셀이 연결된 비트라인(BL)과 그렇지 않은 비트라인(BLB) 사이의 전압차를 없애기 위해 두 비트라인(BL)을 균등화(Equalization)시킨다. 로우 디코더가 외부에서 입력된 로우 어드레스를 분석하여 로우 어드레스에 해당되는 워드라인(WL)을 선택하고, 선택된 워드라인(WL)에 연결된 메모리 셀에 연결된 비트라인(BL)과 연결되지 않은 비트라인(BLB) 간에 전위차가 발생된다.
이때 감지 증폭기 제어신호 Ven이 인에이블되면, 감지 증폭기가 동작하여 선택된 메모리 셀이 연결된 비트라인(BL)과 연결되지 않은 비트라인(BLB) 간의 전위 차이를 센싱하여 증폭한다. 예를 들어, 선택된 메모리 셀에 저장된 데이터가 로우 레벨의 데이터라고 가정하면, 선택된 메모리 셀이 연결된 비트 라인(BL)의 전압이 프리차지 전압 보다 낮아지게 되고, 이때 선택된 메모리 셀이 연결되지 않은 비트 라인(BLB)의 전압은 프리차지 전압을 유지하고 있기 때문에 두 비트라인(BL, BLB) 간에 전위 차이가 발생하게 된다.
이어서, 컬럼 디코더에 의해 컬럼 어드레스가 분석되어 컬럼 어드레스에 해당되는 컬럼 제어 신호가 인에이블(enable)되면 비트라인 감지 증폭기에 의해 비트 라인(BL)에 실린 증폭된 데이터가 데이터 버스에 전송된다.
이하, 본 발명의 일실시예에 따른 감지 증폭기에 대해 설명한다.
도 2는 본 발명의 일실시예에 따른 감지 증폭기를 나타낸 개념도이고, 도 3은 도 2의 감지 증폭기 회로의 구체 회로도를 나타내며, 도 4는 본 발명의 일실시예에 따른 감지 증폭기의 동작 타이밍도이다.
도 2를 참조하면, 선택된 워드라인(WL)에 연결된 메모리 셀(Cell)은 저항으로 모델링되는 MTJ1(110)과 게이트에 워드 라인(WL)이 연결된 M01을 포함한다. 비트라인(BL)은 선택된 워드라인(WL)에 연결된 메모리 셀의 VBL 전압 노드에 연결된다.
참조 셀(cell)은 저항으로 모델링되는 MTJ2(310)과 게이트에 워드 라인(WL)이 연결된 M02을 포함한다. 비트 라인(BLB)은 참조 셀의 VBLB 전압 노드에 연결된다.
도 2를 참조하면, 본 발명의 일실시예에 따른 감지 증폭기는 감지 증폭기 회로(200) 및 전류 거울(120, 320)을 포함한다. 전류 거울은 제1 전류 거울(120) 및 제2 전류 거울(320)을 포함할 수 있다.
감지 증폭기 회로(200)는 바람직하게는 래치 타입 감지 증폭기 회로로 구현될 수 있으나, 이에 한정되는 것은 아니며, 서로 다른 2개의 출력단의 전압 또는 전류를 센싱하여 증폭하는 다른 타입의 감지 증폭기 회로로도 구현이 가능하다. 이하, 감지 증폭 회로(200)로 래치 타입(Latch Type) 감지 증폭기 회로를 사용한 경우를 예를 들어 설명한다.
전류원 Ibias은 MTJ1(110) 및 MTJ2(310)에 바이어스를 인가해주기 위하여 전류원 Ibias의 전류를 분배하여 MTJ1(110)에 제1 참조 전류 Iref1를 제공하고, MTJ2(310)에 제2 참조 전류 Iref2를 제공한다.
제1 전류 거울(120)은 제1 참조 전류 Iref1를 1:N의 비율로 증폭한 제1 분배 전류 I1을 생성하여 감지 증폭기 회로(200)의 제1 입력 노드(예를 들어, 도 3의 트랜지스터 M07의 드레인에 해당되는 노드 c)로 제공한다. 예를 들어 N은 2, 4, 8, 16, 32, 64등의 2의 거듭제곱 값을 가질 수 있으나, 이에 한정되는 것은 아니며 2이상의 다른 자연수 값을 가질 수도 있다.
제2 전류 거울 (330)은 전류원 Ibias의 전류를 분배한 제2 참조 전류 Iref2를 1:N의 비율로 증폭한 제2 분배 전류 I3를 생성하여 감지 증폭기 회로(200)의 제2 입력 노드(예를 들어, 도 3의 트랜지스터 M08의 드레인에 해당되는 노드 d)로 제공한다.
본 발명의 일실시예에 따른 감지 증폭기는 상기와 같은 전류 거울 구조를 이용하여 기존의 전류 방식에서 감지 증폭기 회로(200)의 매우 낮은 입력 전류로 인한 낮은 센싱 마진(sensing margin)을 보상하고 충분한 센싱 마진을 확보함으로써 기존 전류 방식의 감지 증폭기보다 빠른 응답 속도를 구현할 수 있다.
또한, 본 발명의 일실시예에 따른 감지 증폭기에서는 메모리 셀에 연결된 비트라인(BL) 노드와 감지 증폭기의 제1 입력노드(도 3의 노드 c)가 분리된 구조를 제공한다. 또한, 상기 메모리 셀에 대응되는 참조 셀에 연결된 비트라인(BLB) 노드와 감지 증폭기의 제2 입력노드(노드 d)가 분리된 구조를 제공한다. 구체적으로, MP01 및 MP02의 PMOS 트랜지스터들로 구성된 전류 미러(130)의 MP01 및 MP02의 게이트로 메모리 셀의 상태에 따라 결정되는 VBL 전압노드(비트 라인 BL 노드)를 연결되도록 구성함으로써 메모리 셀과 감지 증폭기 회로의 입력단을 분리시킬 수 있다. 또한, MP04 및 MP05의 PMOS 트랜지스터들로 구성된 전류 미러(330)의 MP04 및 MP05의 게이트로 VBLB 전압노드(비트 라인 BLB 노드)를 연결되도록 구성함으로써 참조 셀과 감지 증폭기 회로의 제2 입력 노드(노드 d)를 분리시킬 수 있다.
따라서, 감지 증폭기 회로(200) 동작시 감지 증폭기 회로(200)의 큰 이득으로 인하여 감지 증폭기 회로(200)의 출력단(예를 들어, 도 3의 트랜지스터 M09의 드레인)이 비트 라인 노드에 영향을 미치는 킥백 노이즈(Kickback Noise)를 방지함으로써 읽기 동작 시 높은 민감도(sensitivity)를 가짐으로써 안정적으로 읽기 동작을 수행할 수 있다.
이하, 도 3을 참조하여 본 발명의 일실시예에 따른 감지 증폭기의 동작에 대해 설명한다.
도 3을 참조하면, 본 발명의 일실시예에 따른 감지 증폭기는 셀 전류 공급부(110), 제1 전류 거울(130), 제2 전류 거울(330), 제1 입력 전류 분배 회로(140), 제2 입력 전류 분배 회로(340), 비교부(220) 및 이퀄라이징부(210)를 포함한다.
셀 전류 공급부(110)는 전류원 Ibias을 포함하여 구현할 수 있다. 셀 전류 공급부(110)에서 제공되는 바이어스 전류 Ibias는 좌우로 분배되어, MTJ1(110)에는 제1 참조 전류 Iref1를 제공하여 MTJ1(110)에 바이어스를 인가해주는 역할을 하며, MTJ2(310)에는 제2 참조 전류 Iref2를 제공하여 MTJ2(310)에 바이어스를 인가해주는 역할을 한다.
제1 전류 거울(130)은 상기 제1 참조 전류 Iref1를 1:N의 비율로 증폭하여 제1 분배 전류 I1을 생성하여 감지 증폭기 회로(200)의 제1 입력 노드(노드 c)로 제공한다. 제1 전류 거울(130)은 PMOS 트랜지스터 MP01 및 MP02로 구현될 수 있다. MP01의 소스 및 MP02의 소스는 공통 결합되어 전류원 Ibias의 일단에 결합되고, MP01의 게이트는 MP02의 게이트와 연결되어 MP01의 드레인 및 비트라인 전압 노드(VBL)과 연결되며, MP02의 드레인은 제1 입력 전류 분배 회로(140)내의 M03의 드레인 및 감지 증폭기 회로(200)의 제1 입력 노드(노드 c)에 연결된다.
제2 전류 거울(330)은 상기 제2 참조 전류 Iref2를 1:N의 비율로 증폭하여 제2 분배 전류 I3를 생성하여 감지 증폭기 회로(200)의 제2 입력 노드(노드 d)로 제공한다. 제2 전류 거울(330)은 PMOS 트랜지스터 MP04 및 MP05로 구현될 수 있다. MP04의 소스 및 MP05의 소스는 공통 결합되어 전류원 Ibias의 일단에 결합되고, MP04의 게이트는 MP05의 게이트와 연결되어 MP04의 드레인 및 비트라인 전압 노드(VBLB)과 연결되며, MP05의 드레인은 제2 입력 전류 분배 회로(340)내의 M06의 드레인 및 감지 증폭기 회로(200)의 제2 입력 노드(노드 d)에 연결된다.
제1 입력 전류 분배 회로(140)는 감지 증폭기 인에이블 신호 VEN가 High가 되면 좌측의 전류 거울(130)에 의해 1:N의 비율로 증폭된 제1 분배 전류를 분배하여 감지 증폭기 회로(200)의 제1 입력 노드(도 3의 노드 c)로 셀 전류 I2를 제공한다. 제1 입력 전류 분배 회로(140)는 NMOS 트랜지스터 M03 및 M07로 구현될 수 있다. 구체적으로, 제1 입력 전류 분배 회로(140)는 감지 증폭기 인에이블 신호 VEN가 High가 되면 M07이 턴온되어 좌측의 전류 거울(130)에 의해 1:N의 비율로 증폭된 제1 분배 전류를 분배하여 감지 증폭기 회로(200)의 제1 입력 노드(도 3의 노드 c)로 셀 전류 I2를 제공한다.
제2 입력 전류 분배 회로(340)는 감지 증폭기 인에이블 신호 VEN가 High가 되면 우측의 전류 거울(330)에 의해 1:N의 비율로 증폭된 제2 분배 전류 I3를 분배하여 감지 증폭기 회로(200)의 제2 입력 노드(도 3의 노드 d)로 참조셀의 기준 전류로서 제공한다. 제2 입력 전류 분배 회로(340)는 NMOS 트랜지스터 M06 및 M08로 구현될 수 있다. 구체적으로, 제2 입력 전류 분배 회로(340)는 감지 증폭기 인에이블 신호 VEN가 High가 되면 M08이 턴온되어 우측의 전류 거울(330)에 의해 1:N의 비율로 증폭된 제2 분배 전류를 분배하여 감지 증폭기 회로(200)의 제2 입력 노드(도 3의 노드 d)로 참조셀의 기준 전류로서 제공한다.
감지 증폭기 회로(200)는 제1 입력부(142), 제2 입력부(342), 비교부(220) 및 이퀄라이징부(210)를 포함한다.
제1 입력부(142)는 예를 들어 NMOS 트랜지스터 M07로 구현될 수 있으며, 제2 입력부(342)는 예를 들어 NMOS 트랜지스터 M08로 구현될 수 있다.
감지 증폭기 인에이블 신호 VEN가 High가 되면 좌측의 전류 거울(130)에 의해 1:N의 비율로 증폭된 전류가 트랜지스터 M03 및 M07로 이루어진 좌측의 입력 전류 분배 회로(140)의 전류 경로에 의해 분배되며, 우측의 전류 거울(330)에 의해 1:N의 비율로 증폭된 전류가 트랜지스터 M06 및 M08로 이루어진 우측의 입력 전류 분배 회로(340)의 전류 경로에 의해 분배된다.
비교부(220)는 제1 입력 전류 분배회로(140)에 의해 분배된 M07의 드레인에 흐르는 전류와 제2 입력 전류 분배회로(340)에 의해 분배된 M08의 드레인에 흐르는 전류간의 차이를 센싱하여 증폭함으로써 읽기 동작시 데이터가 판독되도록 하는 역할을 수행한다. 비교부(220)는 예를 들어 NMOS 트랜지스터 M09 및 PMOS 트랜지스터 M11로 이루어진 제1 인버터와 NMOS 트랜지스터 M10 및 PMOS 트랜지스터 M12로 이루어진 제2 인버터의 입력과 출력이 도 3과 같이 상호 크로스 커플드 결합(Cross-coupled)되어 구현될 수 있다. PMOS 트랜지스터 M11 및 M12의 소스는 전원 전압 VDD에 결합되도록 구현될 수 있고, PMOS 트랜지스터 M11의 드레인 노드(감지 증폭기의 출력 노드 a)는 이퀄라이저부(210)를 구성하는 스위칭 소자 M14의 일단에 연결되도록 구현될 수 있고, PMOS 트랜지스터 M12의 드레인 노드(감지 증폭기의 출력 노드 b)는 이퀄라이저부(210)를 구성하는 스위칭 소자 M15의 일단에 연결되도록 구현될 수 있다. NMOS 트랜지스터 M09의 소스는 제1 입력단(142)를 구성하는 M07의 드레인과 연결되도록 구현될 수 있으며, NMOS 트랜지스터 M10의 소스는 제2 입력단(342)를 구성하는 M08의 드레인과 연결되도록 구현될 수 있다.
이퀄라이징부(210)는 감지 증폭기 인에이블 신호 VEN가 High로 활성화 되면 선택된 메모리 셀이 연결된 비트라인(BL)과 그렇지 않은 비트라인(BLB) 사이의 전압차를 없애주기 위한 균등화(Equalization) 동작을 수행한다. 이퀄라이징부(210)는 PMOS 트랜지스터 M13, NMOS 트랜지스터 M14, M15, M16으로 구현될 수 있다. 구체적으로, 이퀄라이징부(210)는 감지 증폭기 인에이블 신호 VEN가 High가 되면, M14 및 M15가 턴온되어 M13 및 M16에 의해 1/2 VDD로 분배된 전압이 감지 증폭기 회로(200)의 출력 노드(노드 a, b)로 제공되도록 하여 감지 증폭기 출력 노드 a, b간의 전압차를 없앰으로써 균등화(Equalization) 동작을 수행함으로써 워드 라인 선택 신호 VWL가 활성화되어 선택된 워드라인(WL)에 연결된 메모리 셀이 연결된 비트라인(BL)과 그렇지 않은 비트라인(BLB) 사이의 전압차를 없애 균등화(Equalization) 시킨다.
이하, 도 3 및 도 4를 참조하여 본 발명의 일실시예에 따른 감지 증폭기의 동작 메커니즘을 전체적으로 설명한다.
본 발명의 일실시예에 따른 감지 증폭기는 먼저, 감지 증폭기의 출력 노드(a, b)의 양단이 프리차지 되어 비트라인(BL)이 프리차지 전압-예를 들어, 내부 전원 전압 VDD의 1/2-로 프리차지(precharge)되고 두 비트라인(BL, BLB)이 균등화(Equalization)된다. 구체적으로, 로우 디코더가 외부에서 입력된 로우 어드레스를 분석하여 로우 어드레스에 해당되는 워드라인(WL)을 선택하면 T1에서 워드 라인 선택 신호 VWL가 High로 활성화 되어 워드라인(WL)에 결합된 트랜지스터 M01가 선택됨과 동시에 셀(Cell)이 로드(Load)되고 감지 증폭기 회로(200)의 비교기(220)의 양단(출력 노드 a, b)은 이퀄라이저부(210)를 구성하는 트랜지스터 M13, M14, M15 및 M16에 의해 균등화(Equalization)되어 감지 증폭기 회로(200)의 제1 입력단(142)을 구성하는 트랜지스터 M07과 감지 증폭기 회로(200)의 제2 입력단(342)을 구성하는 M08에 흐르는 전류를 비교할 준비를 한다.
워드라인(WL)에 결합된 트랜지스터 M01가 턴온 되어 셀이 로드되면 MTJ1과 MTJ2(참조셀)의 저항값에 따라 비트라인 전압 VBL과 VBLB이 결정되고, 이에 따라 M01 및 M02로 구성된 제1 전류 미러(130)과 M04 및 M05로 구성된 제2 전류 거울(330)에서 미리 설정된 1:N의 비율로 전류가 증폭된다.
그 다음, 워드 라인 선택 신호 VWL가 High로 활성화된 상태에서 T2에서 감지 증폭기를 동작시키기 위해 감지 증폭기 인에이블 신호VEN 신호가 High로 활성화 되면, 상기 전류 미러(130, 330)에 의해 증폭된 전류는 다시 제1 입력 전류 분배 회로(140)을 구성하는 M03 및 M07과 제2 입력 전류 분배 회로(340)를 구성하는 M06 및 M08의 전류경로에 의해 분배되고, 래치 비교기(220)를 구성하는 M09, M10, M11, M12가 동작하여 M07에 흐르는 셀 전류와 M08에 흐르는 참조셀 전류간의 전류 차이를 센싱하여 증폭하며, 그 결과 메모리 셀에 저장된 데이터가 판독된다. 이때, 도 4에 도시된 바와 같이 감지 증폭기 회로(200)의 출력 노드 전압 VOUT와 감지 증폭기 회로(200)의 출력 노드 전압 /VOUT간의 전압 차이가 센싱되어 증폭된다.
이어서, 컬럼 디코더에 의해 컬럼 어드레스가 분석되어 컬럼 어드레스에 해당되는 컬럼 제어 신호가 인에이블되면 비트라인 감지 증폭기에 의해 비트 라인(BL)에 실린 증폭된 데이터가 데이터 버스에 전송된다.
여기서, 전류 거울의 증폭율은 다음의 간단한 수학식 1 내지 3에 의해 정의된다.
[수학식 1]
Idm01=-1/2upcox(W/L)m01(VGS-VTH)2
[수학식 2]
Idm02=-1/2upcox(W/L)m01(VGS-VTH)2
[수학식 3]
Idm02=Idm01[(W/L)02/(W/L)01]
(단, PMOS 트랜지스터 MP01, MP02와 MP04, MP05는 모두 포화 영역에서 동작하며, Idm01은 PMOS 트랜지스터 MP01의 포화 영역에서의 드레인 전류, Idm02는 PMOS 트랜지스터 MP02의 포화 영역에서의 드레인 전류, up는 홀의 이동도(mobility), cox는 절연막으로 사용되는 옥사이드(oxide)의 두께, W은 채널 폭(channel width), L은 채널 길이(channel length), W/L은 종횡비(aspect ratio), VGS은 게이트와 소스간 전압차, VTH은 문턱전압(threshold voltage)임)
상기와 같은 방식으로 결국 PMOS 트랜지스터 MP01과 MP02간 W/L의 종횡비에 의해 제1 전류 미러(130)에서 1:N의 비율로 전류가 증폭될 수 있으며, PMOS 트랜지스터 MP04과 MP05간 W/L의 종횡비에 의해 제2 전류 미러(330)에서 1:N의 비율로 전류가 증폭될 수 있다.
만약 100%의 MR 비율(ratio)를 갖는 MTJ이고, 셀 전류(cell current)를 5uA 이하라고 하면, 셀 전류차(Cell Current Difference)는 약 0.1uA이하이다. 이 전류를 약 10배 증폭하게 되면 감지 증폭기 회로(200)로 들어가는 전류차이는 1uA가 되어 더욱 빠른 동작속도를 가질 수 있다. 이는 MR 비율이 낮아져도 동일하게 적용될 수 있다. 또한 MR 비율이 더욱 낮더라도 전류 미러의 보상 전류에 의해 높은 MR 비율과 거의 큰 차이가 없는 응답속도를 가질 수 있다.
도 5는 전류 미러의 증폭율을 변화시켜가면서 본 발명의 일실시예에 따른 감지 증폭기의 응답 속도의 변화를 시뮬레이션한 결과 그래프이다.
도 5에서는 TMR(Tunneling Magnetoresistance) 비율이 100%이고, MTR에 흐르는 전류가 2uA인 경우, 본 발명의 일실시예에 따른 감지 증폭기의 전류 미러(130, 330)의 증폭율을 N=8, N=4, N=2, N=1로 변화시켜가면서 감지 증폭기의 응답 특성을 나타낸 것이다.
도 5를 참조하면, 본 발명의 일실시예에 따른 도 3의 전류 미러의 증폭율을 조절함으로써 감지 증폭기의 응답 속도를 개선할 수 있음을 확인할 수 있다. 즉, 감지 증폭기의 전류 미러(130, 330)의 증폭율 N이 커질수록 응답 속도가 향상됨을 알 수 있다.
도 6은 TMR을 변화시켜가면서 본 발명의 일실시예에 따른 감지 증폭기의 응답 속도의 변화를 시뮬레이션한 결과 그래프이다.
도 6에서는 전류 미러의 증폭율 N=1이고, MTR에 흐르는 전류가 2uA인 경우, TMR을 200%, 100%, 50%, 10%로 변화시켜가면서 감지 증폭기의 응답 특성을 나타낸 것이다.
도 6을 참조하면, TMR이 클수록 감지 증폭기의 응답 속도는 빨라짐을 알 수 있다.
상용화된 제품의 경우 TMR은 100% 이하값을 가지며, 도 5 및 도 6을 참조하면, 100% 이하의 TMR에 대해서도 전류 미러(130, 330)의 증폭율 N을 증가시킴으로써 감지 증폭기의 응답 속도를 증가시킬 수 있음을 알 수 있다. 즉, TMR이 낮은 경우에도 전류 미러(130, 330)의 증폭율 N을 증가시킴으로써 감지 증폭기의 응답 속도를 증가시킬 수 있다.
본 발명의 실시예들에 따른 감지 증폭기는 MRAM에 국한되는 것이 아니라 차세대 메모리로서 활발히 개발중인 PCRAM(Phase Change RAM)에 대해서도 동일하게 적용되어 감지 증폭기의 읽기 동작시 높은 민감도를 가지며 동작 속도를 개선하는데 적용될 수 있다. PCRAM은 열을 가하면 물질이 결정질 혹은 비결정질로 바뀌는 성격을 이용한 비휘발성 메모리로서, 이러한 PCRAM 역시 물질의 성질변화에 따른 저항성분으로 데이터를 구분하는데 저항성질을 이용하는 MRAM과 감지 방식면에서는 유사하다. 또한, 본 발명의 실시예들에 따른 감지 증폭기는 저항성을 이용하는 차세대 메모리 소자인 ReRAM에서도 적용되어 감지 증폭기의 읽기 동작시 높은 민감도를 가지며 동작 속도를 개선하는데 적용될 수 있다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
130, 330: 전류 미러
140, 340: 입력 전류 분배 회로
200: 감지 증폭기 회로

Claims (12)

  1. 복수의 메모리 셀들을 가지는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 감지 증폭기에 있어서,
    제1 입력 노드의 셀 전류와 제2 입력 노드의 기준 전류간의 차이를 센싱하여 증폭하는 감지 증폭기 회로; 및
    상기 감지 증폭기 회로의 상기 제1 및 제2 입력 노드에 결합하여 상기 제1 및 제2 입력 노드로 바이어스 전류를 N배-여기서 N은 2이상의 자연수- 증폭시킨 제1 분배 전류 및 제2 분배 전류를 각각 제공하는 전류 미러 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
  2. 제1항에 있어서, 상기 바이어스 전류를 제공하는 전류원을 포함하는 셀 전류 공급부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
  3. 제2항에 있어서, 상기 전류 미러 회로는
    상기 바이어스 전류를 분배한 제1 참조 전류를 N배 증폭하여 제1 분배 전류 를 생성하여 상기 감지 증폭기 회로의 상기 제1 입력 노드로 제공하는 제1 전류 거울; 및
    상기 바이어스 전류를 분배한 제2 참조 전류를 N배 증폭하여 제2 분배 전류를 생성하여 상기 감지 증폭기 회로의 제2 입력 노드로 제공하는 제2 전류 거울을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
  4. 제3항에 있어서, 상기 제1 전류 거울은
    소스가 상기 바이어스 전류를 공급하는 전류원의 일단에 결합되고, 게이트는 드레인 및 제1 비트라인 노드와 연결되는 제1 PMOS 트랜지스터; 및
    게이트는 상기 제1 PMOS 트랜지스터의 게이트와 연결되고, 소오스는 상기 바이어스 전류를 공급하는 전류원의 일단에 결합되고, 드레인은 상기 감지 증폭기 회로의 상기 제1 입력 노드에 연결되는 제2 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
  5. 제4항에 있어서, 상기 제2 전류 거울은
    소스가 상기 바이어스 전류를 공급하는 전류원의 일단에 결합되고, 게이트는 드레인 및 제2 비트라인 노드와 연결되는 제3 PMOS 트랜지스터; 및
    게이트는 상기 제3 PMOS 트랜지스터의 게이트와 연결되고, 소오스는 상기 바이어스 전류를 공급하는 전류원의 일단에 결합되고, 드레인은 상기 감지 증폭기 회로의 상기 제2 입력 노드에 연결되는 제4 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
  6. 제5항에 있어서,
    감지 증폭기 인에이블 신호가 활성화되면 상기 제1 전류 거울에 의해 N배 증폭된 상기 제1 분배 전류를 분배하여 상기 감지 증폭기 회로의 제1 입력 노드로 셀 전류를 제공하는 제1 입력 전류 분배 회로; 및
    상기 감지 증폭기 인에이블 신호가 활성화되면 상기 제2 전류 거울에 의해 N배 증폭된 상기 제2 분배 전류를 분배하여 상기 감지 증폭기 회로의 제2 입력 노드로 기준 전류를 제공하는 제2 입력 전류 분배 회로
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
  7. 제6항에 있어서, 상기 제1 입력 전류 분배 회로는
    드레인은 상기 제2 PMOS 트랜지스터의 드레인 및 상기 감지 증폭기 회로의 제1 입력 노드와 연결되고, 게이트는 소오스와 연결되고, 소오스는 접지에 연결되는 제1 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
  8. 제6항에 있어서, 상기 제2 입력 전류 분배 회로는
    드레인은 상기 제4 PMOS 트랜지스터의 드레인 및 상기 감지 증폭기 회로의 제2 입력 노드와 연결되고, 게이트는 소오스와 연결되고, 소오스는 접지에 연결되는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
  9. 제1항에 있어서, 워드라인에 의해 선택된 메모리 셀에 연결된 제1 비트라인 노드와 상기 감지 증폭기 회로의 제1 입력노드가 전기적으로 분리되고, 상기 메모리 셀에 대응되는 참조 셀에 연결된 제1 비트라인 노드와 상기 감지 증폭기 회로의 제2 입력노드가 전기적으로 분리되는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
  10. 제1항에 있어서, 상기 감지 증폭기 회로는 래치 타입 감지 증폭기 회로인 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기.
  11. 복수의 메모리 셀들을 가지는 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 포함되어 제1 입력 노드의 셀 전류와 제2 입력 노드의 기준 전류간의 차이를 센싱하여 증폭하는 감지 증폭기의 동작 방법은,
    바이어스 전류를 공급받는 단계; 및
    상기 감지 증폭기 회로의 상기 제1 및 제2 입력 노드로 바이어스 전류를 N배-여기서 N은 2이상의 자연수- 증폭시킨 제1 분배 전류 및 제2 분배 전류를 각각 제공하는 단계; 및
    감지 증폭기 인에이블 신호가 활성화되면 상기 N배 증폭된 상기 제1 및 제2 분배 전류를 분배하여 각각 상기 감지 증폭기 회로의 상기 제1 및 제2 입력 노드로 상기 셀 전류 및 기준 전류로서 제공하는 단계
    를 포함하는 것을 특징으로 하는 감지 증폭기의 동작 방법.
  12. 제11항에 있어서, 워드라인에 의해 선택된 메모리 셀에 연결된 제1 비트라인 노드와 상기 감지 증폭기 회로의 제1 입력노드가 전기적으로 분리되고, 상기 메모리 셀에 대응되는 참조 셀에 연결된 제1 비트라인 노드와 상기 감지 증폭기 회로의 제2 입력노드가 전기적으로 분리되는 것을 특징으로 하는 감지 증폭기의 동작 방법.
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