KR101691715B1 - 자기 저항 메모리 장치의 감지 회로 및 이에 있어서 감지 방법 - Google Patents

자기 저항 메모리 장치의 감지 회로 및 이에 있어서 감지 방법 Download PDF

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Abstract

충분한 감지 마진을 확보하여 감지 수율을 향상시키고 공정산포에 강인한 감지 회로 및 이에 있어서 감지 방법이 개시된다. 상기 감지 회로는 데이터 셀을 통하여 흐르는 전류에 해당하는 데이터 전압이 형성되는 데이터 감지부, 기준 셀을 통하여 흐르는 전류에 해당하는 기준 전압이 형성되는 기준 감지부 및 상기 데이터 전압과 상기 기준 전압을 비교하여 상기 데이터 셀의 데이터를 감지하는 감지 출력부를 포함한다. 여기서, 상기 데이터 전압이 상기 기준 감지부로 인가되거나 상기 기준 전압이 상기 데이터 감지부로 인가된다.

Description

자기 저항 메모리 장치의 감지 회로 및 이에 있어서 감지 방법{SENSING CIRCUIT OF A MAGNETRORESISTIVE RANDOM ACCESS MEMORY AND SENSING METHOD IN THE SAME}
본 발명은 자기 저항 메모리 장치의 감지 회로 및 이에 있어서 감지 방법에 관한 것이다.
랜덤 액세스 메모리(Random Access Memory, RAM)는 휘발성 또는 비-휘발성일 수 있다. 휘발성 RAM은 전원이 제거될 때마다 휘발성 RAM에 저장된 정보를 잃는 반면에, 비-휘발성 RAM은 전원이 메모리로부터 제거되는 때조차도 비휘발성 RAM의 메모리 콘텐츠들을 유지할 수 있다.
다만, 비록 비-휘발성 RAM은 전원을 가하지 않고도 정보를 유지할 수 있다는 장점이 있지만, 통상의 비-휘발성 RAM은 휘발성 RAM보다 느린 읽기/쓰기 시간을 갖는다.
자기 저항 랜덤 액세스 메모리(MRAM)는 휘발성 메모리에 비교할만한 읽기/쓰기 시간들을 갖는 비-휘발성 메모리이다. 전기 전하들 또는 전류 흐름들과 같은 데이터를 저장하는 종래의 RAM 기술과 달리, MRAM은 자기 전류들을 사용한다.
도 1은 일반적인 MTJ의 구조를 도시한 도면이고, 도 2는 일반적인 MRAM의 메모리 셀의 구조를 도시한 도면이며, 도 3은 메모리 셀의 저항 산포와 기준 전압 사이의 감지 마진을 도시한 도면이다.
도 2를 참조하면, MRAM의 메모리 셀은 MTJ(Magnetic Tunnel Junction) 및 트랜지스터(MN)를 포함한다.
MTJ의 일단은 비트 라인(BL)에 연결되고, 트랜지스터(MN)의 게이트는 워드 라인(WL)에 연결되며, 트랜지스터(MN)의 소스는 소스 라인(SL)에 연결된다.
MTJ는 도 1 및 도 2에 도시된 바와 같이 고정층(100), 터널 장벽층(102) 및 자유층(104)을 포함한다.
고정층(100) 및 자유층(104)은 강자성체 물질로 구성되거 각기 자화 방향을 보유할 수 있으며, 터널 장벽층(102)에 의해 분리된다.
고정층(100)은 특정한 극성으로 설정되며, 자유층(104)의 극성은 인가될 수 있는 외부 장(field)의 극성과 일치하도록 자유롭게 변화할 수 있다.
자유층(104)의 극성 변화는 MTJ의 저항을 변화시킬 것이다. 예를 들어, MTJ는 극성들이 정렬되는 경우(도 1의 A) 낮은 저항 상태를 가지며, 극성들이 정렬되지 않는 경우(도 1의 B) 높은 저항 상태를 가진다.
MRAM 전체의 구조를 살펴보면, MRAM은 복수의 어레이들을 포함하며, 각 어레이들은 복수의 메모리 셀들을 포함한다. 이때, 각 메모리 셀들은 도 2에 도시된 구조를 가진다.
이러한 자기 저항 메모리 장치에서 데이터 셀의 데이터를 감지하기 위하여 감지 회로가 사용된다. 이 때, 예를 들어 도 3에 도시된 바와 같이 "0"에 해당하는 저항(RP)과 기준 셀에 해당하는 저항(Rref)은 △RP1만큼의 감지 마진을 확보하여야 하나, CMOS 트랜지스터의 공정산포로 인하여 저항(RP)과 기준 셀에 해당하는 저항(Rref)은 △RP2만큼의 감지 마진만을 가지는 경우가 발생할 수 있다. 즉, 상기 감지 회로가 충분한 감지 마진을 확보할 수가 없으며, 그 결과 감지 수율(sensing yield)이 낮아질 수 있다.
한국공개특허공보 제2004-0078883호 (공개일 : 2004년 9월 13일)
본 발명은 충분한 감지 마진을 확보하여 감지 수율을 향상시키고 공정산포에 강인한 감지 회로 및 이에 있어서 감지 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 자기 저항 메모리 장치의 감지 회로는 데이터 셀을 통하여 흐르는 전류에 해당하는 데이터 전압이 형성되는 데이터 감지부; 기준 셀을 통하여 흐르는 전류에 해당하는 기준 전압이 형성되는 기준 감지부; 및 상기 데이터 전압과 상기 기준 전압을 비교하여 상기 데이터 셀의 데이터를 감지하는 감지 출력부를 포함한다. 여기서, 상기 데이터 전압이 상기 기준 감지부로 인가되거나 상기 기준 전압이 상기 데이터 감지부로 인가된다.
본 발명의 다른 실시예에 따른 자기 저항 메모리 장치의 감지 회로는 전원전압과 데이터 셀에 해당하는 데이터 전압이 형성되는 제 1 노드 사이에 직렬로 연결되는 제 1 데이터 트랜지스터 및 제 2 데이터 트랜지스터; 상기 제 2 데이터 트랜지스터에 연결된 데이터 저항; 상기 전원전압과 기준 셀에 해당하는 기준 전압이 형성되는 제 2 노드 사이에 직렬로 연결되는 제 1 기준 트랜지스터 및 제 2 기준 트랜지스터; 및 상기 제 2 기준 트랜지스터에 연결된 기준 저항을 포함한다. 여기서, 상기 제 1 노드는 상기 제 2 데이터 트랜지스터의 일단에 연결되고, 상기 제 2 노드는 상기 제 2 기준 트랜지스터의 일단에 연결되며, 상기 데이터 전압은 상기 제 1 데이터 트랜지스터의 게이트로 인가되고, 상기 기준 전압은 상기 제 1 기준 트랜지스터의 게이트로 인가된다.
본 발명의 일 실시예에 따른 자기 저항 메모리 장치에서 감지 방법은 데이터 셀에 해당하는 데이터 전압을 프리차지된 상태에서 제 1 동작 전압까지 감소시키는 단계; 기준 셀에 해당하는 기준 전압을 프리차지된 상태에서 제 2 동작 전압까지 감소시키는 단계; 및 상기 제 1 동작 전압까지 감소된 상기 데이터 전압과 상기 제 2 동작 전압까지 감소된 상기 기준 전압을 비교하여 상기 데이터 셀의 데이터를 감지하는 단계를 포함한다. 여기서, 상기 데이터 전압이 상기 기준 전압의 감소에 영향을 주거나 상기 기준 전압이 상기 데이터 전압의 감소에 영향을 준다.
본 발명의 감지 회로 및 감지 방법은 데이터에 셀에 해당하는 데이터 전압과 기준 셀에 해당하는 기준 전압이 상호 영향을 미치도록 하여 공정산포에도 불구하고 충분한 감지 마진을 확보할 수 있으며, 그 결과 감지 수율이 향상될 수 있다.
또한, 상기 감지 회로는 다이오드-연결 디제너레이션 회로를 포함하여 공정산포에도 불구하고 데이터 전압과 기준 전압의 변화 범위를 감소시킬 수 있다.
게다가, 상기 감지 회로는 보조 회로를 이용하여 데이터 전압과 기준 전압 사이의 차이를 더 빨리 벌어지도록 하며, 그 결과 감지 속도가 향상될 수 있다.
도 1은 일반적인 MTJ의 구조를 도시한 도면이다.
도 2는 일반적인 MRAM의 메모리 셀의 구조를 도시한 도면이다.
도 3은 메모리 셀의 저항 산포와 기준 전압 사이의 감지 마진을 도시한 도면이다.
도 4는 본 발명의 제 1 실시예에 따른 감지 회로를 개략적으로 도시한 도면이다.
도 5는 본 발명의 제 2 실시예에 따른 감지 회로를 개략적으로 도시한 도면이다.
도 6은 도 5의 실질적인 감지 회로를 도시한 도면이다.
도 7은 감지 회로의 신호들 및 전압의 흐름을 도시한 타이밍다이어그램이다.
도 8은 다이오드-연결 디제너레이션 회로를 포함하지 않는 감지 회로의 구조 및 전류 변화를 도시한 도면이다.
도 9는 다이오드-연결 디제너레이션 회로를 포함한 본 발명의 감지 회로의 구조 및 전류 변화를 도시한 도면이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다.
본 발명은 자기 저항 메모리 장치, 예를 들어 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(Spin Transfer Torque Magnetic Random Access Memory, STT-MRAM)의 감지 회로(Sensing circuit)에 관한 것으로서, 공정산포에도 불구하고 충분한 감지 마진을 확보할 수 있는 감지 회로를 제안한다.
일 실시예에 따르면, 본 실시예의 감지 회로는 데이터 셀에 해당하는 데이터 전압과 기준 셀에 해당하는 기준 전압이 상호 영향을 미치도록 하여 감지 마진을 확보할 수 있다.
또한, 본 실시예의 감지 회로는 공정산포에도 불구하고 데이터 전압과 기준 전압의 변화 범위가 작아지도록, 다이오드-연결 디제너리이션(diode-connected degeneration) 회로로 구현될 수 있다.
이하, 본 발명의 감지 회로의 다양한 실시예들을 첨부된 도면들을 참조하여 상술하겠다.
도 4는 본 발명의 제 1 실시예에 따른 감지 회로를 개략적으로 도시한 도면이다.
도 4를 참조하면, 본 실시예의 감지 회로(400)는 예를 들어 STT-MRAM에 사용되는 감지 회로로서, 데이터 감지부(410), 기준 감지부(412) 및 감지 출력부(414)를 포함할 수 있다.
데이터 감지부(410)는 읽기 동작(Read operation)시 데이터 셀에 해당하는 저항(RDATA)을 통하여 흐르는 전류에 해당하는 데이터 전압(VDATA)을 감지한다. 여기서, 상기 데이터 셀은 예를 들어 MTJ와 트랜지스터를 포함할 수 있다.
일 실시예에 따르면, 데이터 감지부(410)는 전원전압과 제 1 노드(N1) 사이에 직렬로 연결된 데이터 트랜지스터들(M11 및 M13), 예를 들어 P-모스 트랜지스터들, 데이터 트랜지스터(M11)에 직렬로 연결된 바이어스 트랜지스터(M9) 및 데이터 저항(RDATA)을 포함할 수 있다. 데이터 저항(RDATA)은 데이터 셀의 데이터에 따라 달라진다.
데이터 트랜지스터(M11)는 원하는 데이터 전압(VDATA)을 생성하기 위하여 적절히 크기 조절되거나 프로그래밍되며, 데이터 트랜지스터(M9)는 읽기 동작시 데이터 저항(RDATA)으로 전류가 흐르게 하는 역할을 수행한다. 구체적으로는, 바이어스 전압(VBIAS)이 데이터 트랜지스터(M9)의 게이트로 인가되면, 데이터 저항(RDATA)을 통하여 전류가 흐르며, 이 때 데이터 저항(RDATA)을 통하여 흐르는 전류와 데이터 트랜지스터(M11)를 통하여 흐르는 전류를 같게 하는 동작 전압이 데이터 전압(VDATA)으로 형성된다. 여기서, 데이터 전압(VDATA)은 노드(N1)의 전압이며, 데이터 셀의 MTJ로 흐르는 전류에 해당하는 값을 가진다.
실질 감지 동작에서는, 읽기 동작 전에 프리차지된 데이터 전압(VDATA)은 읽기 동작시 해당 데이터 셀의 데이터에 따라 도 7에 도시된 바와 같이 감소하다가, 데이터 저항(RDATA)을 통하여 흐르는 전류와 데이터 트랜지스터(M11)를 통하여 흐르는 전류가 같게 되는 동작 전압으로 최종 형성된다.
한편, 데이터 전압(VDATA)은 기준 감지부(412)의 기준 트랜지스터(M12)의 게이트로 인가되며, 즉 positive feedback이 형성된다. 결과적으로, 데이터 전압(VDATA)이 기준 전압(VREF)에 영향을 주게 되며, 즉 데이터 셀이 기준 셀에 영향을 미치게 된다.
기준 감지부(412)는 기준 셀에 해당하는 저항(RREF)을 통하여 흐르는 전류에 해당하는 기준 전압(VREF)을 감지한다. 여기서, 상기 기준 셀은 MTJ와 트랜지스터를 포함할 수 있다.
일 실시예에 따르면, 기준 감지부(412)는 전원전압과 제 2 노드(N2) 사이에 직렬로 연결된 기준 트랜지스터들(M12 및 M14), 예를 들어 P-모스 트랜지스터들, 기준 트랜지스터(M12)에 직렬로 연결된 바이어스 트랜지스터(M10) 및 기준 저항(RREF)을 포함할 수 있다. 여기서, 기준 저항(RREF)은 "0"에 해당하는 저항과 "1"에 해당하는 저항의 평균값일 수 있다.
기준 트랜지스터(M12)는 원하는 기준 전압(VREF)을 생성하기 위하여 적절히 크기 조절되거나 프로그래밍되며, 기준 트랜지스터(M10)는 읽기 동작시 기준 저항(RREF)으로 전류가 흐르게 하는 역할을 수행한다. 구체적으로는, 바이어스 전압(VBIAS)이 기준 트랜지스터(M10)의 게이트로 인가되면, 기준 저항(RREF)을 통하여 전류가 흐르며, 이 때 R기준 저항(RREF)을 통하여 흐르는 전류와 기준 트랜지스터(M12)를 통하여 흐르는 전류를 같게 하는 동작 전압이 기준 전압(VREF)으로 형성된다. 여기서, 기준 전압(VREF)은 노드(N2)의 전압이며, 기준 셀의 MTJ로 흐르는 전류에 해당하는 값을 가진다.
실질 동작에서는, 읽기 동작 전에 프리차지된 기준 전압(VREF)은 읽기 동작시 해당 기준 셀의 데이터에 따라 도 7에 도시된 바와 같이 감소하다가, 기준 저항(RREF)을 통하여 흐르는 전류와 기준 트랜지스터(M12)를 통하여 흐르는 전류가 같게 되는 동작 전압으로 최종 형성된다.
한편, 기준 전압(VREF)은 데이터 감지부(410)의 데이터 트랜지스터(M11)의 게이트로 인가되며, 즉 positive feedback이 형성된다. 결과적으로, 기준 전압(VREF)이 데이터 전압(VDATA)에 영향을 주게 되며, 즉 기준 셀이 데이터 셀에 영향을 미치게 된다.
감지 출력부(414)는 데이터 전압(VDATA)과 기준 전압(VREF)을 비교하여 데이터 셀의 데이터를 감지하고 출력한다. 일 실시예에 따르면, 감지 출력부(414)는 하나의 래치로 이루어질 수 있다.
전체적인 감지 동작을 살펴보면, 바이어스 전압(VBIAS)이 트랜지스터들(M9 및 M10)으로 인가됨에 따라 저항들(RDATA및 RREF)로 전류들이 흐르고, 그 결과 데이터 셀을 통하여 흐르는 전류에 해당하는 데이터 전압(VDATA) 및 기준 셀을 통하여 흐르는 전류에 해당하는 기준 전압(VREF)이 형성된다. 이 때, 데이터 전압(VDATA)은 프리차지된 상태에서 감소하다가 데이터 저항(RDATA)을 통하여 흐르는 전류와 데이터 트랜지스터(M11)를 통하여 흐르는 전류가 같게 되는 동작 전압으로 형성되고, 기준 전압(VREF)은 프리차지된 상태에서 감소하다가 기준 저항(RREF)을 통하여 흐르는 전류와 기준 트랜지스터(M12)를 통하여 흐르는 전류가 같게 되는 동작 전압으로 형성된다. 이러한 동작은 도 7에 도시되어 있다.
이어서, 감지 출력부(414)는 데이터 전압(VDATA)과 기준 전압(VREF)을 비교하여 데이터 셀의 데이터를 감지하고 출력한다.
이하, 본 발명의 감지 회로의 특징을 살펴보겠다.
위에서 상술한 바와 같이, 데이터 전압(VDATA)은 기준 감지부(412)의 기준 트랜지스터(M12)의 게이트로 인가되고, 기준 전압(VREF)은 데이터 감지부(410)의 데이터 트랜지스터(M11)의 게이트로 인가된다. 즉, 감지 회로(400)는 cross couple 구조를 가진다. 결과적으로, 데이터 셀의 데이터가 "1"인 경우 기준 셀의 전압보다 큰 값으로 데이터 전압(VDATA)은 증가하고 기준 전압(VREF)은 감소하며, 데이터 셀의 데이터가 "0"인 경우 데이터 전압(VDATA)은 감소하고 기준 전압(VREF)은 증가한다. 즉, cross couple 구조로 인하여, 데이터 셀의 데이터에 따라 데이터 전압(VDATA)과 기준 전압(VREF)이 반대로 변화된다. 따라서, 공정산포에도 불구하고 감지 마진이 감소하지 않으며, 즉 기존 감지 회로의 감지 마진보다 증가된다.
다른 특징으로, 데이터 트랜지스터들(M11 및 M13)과 기준 트랜지스터들(M12 및 M14)은 각기 다이오드-연결 구조를 가진다. 구체적으로는, 트랜지스터(M11)의 드레인 및 제 1 노드(N1)가 트랜지스터(M13)의 게이트로 연결되며, 그 결과 데이터 전압(VDATA)이 데이터 트랜지스터(M13)의 게이트로 인가된다. 또한, 기준 트랜지스터(M12)의 드레인 및 제 2 노드(N2)가 기준 트랜지스터(M14)의 게이트로 연결되며, 그 결과 기준 전압(VREF)이 기준 트랜지스터(M14)의 게이트로 인가된다. 결과적으로, 트랜지스터들(M11 및 M12)이 디제너레이션되며, 따라서 데이터 전압(VDATA)과 기준 전압(VREF)의 변화 범위가 CMOS 공정산포에도 불구하고 작아지며, 즉 데이터 전압(VDATA)과 기준 전압(VREF)이 공정산포에 덜 민감하게 동작한다. 이에 대한 자세한 설명은 첨부된 도면들을 참조하여 후술하겠다.
정리하면, 본 발명의 감지 회로는 cross couple 구조 및 다이오드-연결 디제너레이션 회로를 구현하여 공정산포로 인한 메모리 셀(데이터 셀 및 기준 셀)의 MTJ의 저항 및 트랜지스터의 특성 변화에도 불구하고 높은 감지 수율(sensing yield)을 가질 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 감지 회로를 개략적으로 도시한 도면이고, 도 6은 도 5의 실질적인 감지 회로를 도시한 도면이며, 도 7은 감지 회로의 신호들 및 전압의 흐름을 도시한 타이밍다이어그램이다. 한편, 설명의 편의를 위하여, 도 5의 구성요소들 중 도 4의 구성요소들과 동일한 구성요소들에 대하여는 도 4와 동일한 도면부호를 부가하였다.
도 5를 참조하면, 본 실시예의 감지 회로는 데이터 감지부(410), 기준 감지부(412), 감지 출력부(414), 데이터 보조 회로부(500) 및 기준 보조 회로부(502)를 포함할 수 있다.
보조 회로부들(500 및 502)을 제외한 나머지 구성요소들은 제 1 실시예에서와 동일하므로, 이하 설명을 생략한다.
보조 회로부들(500 및 502)는 감지 속도를 향상시키기 위한 것으로서, 데이터 전압(VDATA)과 기준 전압(VREF)이 감소할 때 데이터 전압(VDATA)과 기준 전압(VREF) 사이의 차이가 더 빠르게 벌어지도록 하는 역할을 수행한다. 예를 들어, 데이터 전압(VDATA)이 프리차지된 상태에서 감소하다가 데이터 저항(RDATA)을 통하여 흐르는 전류와 데이터 트랜지스터(M11)를 통하여 흐르는 전류가 같게 되는 동작 전압으로 형성되고 기준 전압(VREF)이 프리차지된 상태에서 감소하다가 기준 저항(RREF)을 통하여 흐르는 전류와 기준 트랜지스터(M12)를 통하여 흐르는 전류가 같게 되는 동작 전압으로 형성될 때, 데이터 전압(VDATA) 또는 기준 전압(VREF)의 감소 속도를 더 빠르게 할 수 있다. 이 때, 보조 회로부들(500 및 502) 중 하나만이 활성화될 수 있다.
일 실시예에 따르면, 예를 들어, 데이터 전압(VDATA)이 제 1 속도로 특정 전압까지 감소할 때까지는 보조 회로부들(500 및 502)이 활성화되지 않다가 상기 특정 전압에 도달하였을 때 데이터 보조 회로부(500)가 활성화되어 상기 제 1 속도보다 빠른 제 2 속도로 데이터 전압(VDATA)이 감소할 수 있으며, 이 때 기준 보조 회로부(502)는 활성화되지 않는다. 구체적으로는, 데이터 보조 회로부(500)는 데이터 전압(VDATA)이 상기 특정 전압에 도달하였을 때 노드(N1)를 통하여 흐르는 전류 중 일부를 접지로 방출시키며, 그 결과 데이터 전압(VDATA)이 더 빠르게 감소하게 된다.
이러한 동작을 위해서, 데이터 보조 회로부(500)는 제 1 노드(N1)에 연결된 보조 트랜지스터들(M17 및 M21)로 이루어진 인버터, 보조 트랜지스터(M21)의 소스와 전원전압(VDD) 사이에 연결되며 데이터 보조 회로부(500)의 온/오프 동작을 제어하는 보조 회로 동작 트랜지스터(M23) 및 보조 트랜지스터들(M17 및 M21) 사이의 노드에 연결된 보조 트랜지스터(M19)를 포함할 수 있다. 여기서, 트랜지스터들(M21 및 M23)은 P-모스 트랜지스터들이고, 보조 트랜지스터들(M17 및 M19)은 N-모스 트랜지스터들일 수 있다.
구체적으로는, 데이터 전압(VDATA)이 상기 특정 전압에 도달하기 전까지는 보조 트랜지스터(M21)는 활성화되지 않고 보조 트랜지스터(M17)만이 활성화되어서 보조 트랜지스터(M19)가 동작하지 않으며, 따라서 데이터 전압(VDATA)이 제 1 속도로 감소한다. 반면에, 데이터 전압(VDATA)이 상기 특정 전압에 도달하면 보조 트랜지스터(M21)가 활성화되어 트랜지스터(M19)가 활성화되며, 따라서 데이터 전압(VDATA)이 상기 제 1 속도보다 빠른 제 2 속도로 감소하게 된다.
다른 예로, 기준 전압(VREF)이 제 3 속도로 소정 전압까지 감소할 때까지는 보조 회로부들(500 및 502)이 활성화되지 않다가 상기 소정 전압에 도달하였을 때 기준 보조 회로부(502)가 활성화되어 상기 제 3 속도보다 빠른 제 4 속도로 기준 전압(VREF)이 감소할 수 있으며, 이 때 데이터 회로부(500)는 활성화되지 않는다. 구체적으로는, 기준 보조 회로부(502)는 기준 전압(VREF)이 상기 소정 전압에 도달하였을 때 노드(N2)를 통하여 흐르는 전류 중 일부를 접지로 방출시키며, 그 결과 기준 전압(VREF)이 더 빠르게 감소하게 된다.
이러한 동작을 위해서, 기준 보조 회로부(502)는 제 2 노드(N2)에 연결된 보조 트랜지스터들(M18 및 M22)로 이루어진 인버터, 보조 트랜지스터(M22)의 소스와 전원전압(VDD) 사이에 연결된 기준 보조 회로부(502)의 온/오프 동작을 제어하는보조 회로 동작 트랜지스터(M24) 및 보조 트랜지스터들(M18 및 M22) 사이의 노드에 연결된 보조 트랜지스터(M20)를 포함할 수 있다. 여기서, 트랜지스터들(M22 및 M24)은 P-모스 트랜지스터들이고, 보조 트랜지스터들(M18 및 M20)은 N-모스 트랜지스터들일 수 있다.
구체적으로는, 기준 전압(VREF))이 상기 소정 전압에 도달하기 전까지는 보조 트랜지스터(M22)는 활성화되지 않고 보조 트랜지스터(M18)만이 활성화되어서 보조 트랜지스터(M20)가 동작하지 않으며, 따라서 기준 전압(VREF)이 제 3 속도로 감소한다. 반면에, 기준 전압(VREF)이 상기 소정 전압에 도달하면 보조 트랜지스터(M22)가 활성화되어 보조 트랜지스터(M20)가 활성화되며, 따라서 기준 전압(VREF)이 상기 제 3 속도보다 빠른 제 4 속도로 감소하게 된다.
정리하면, 보조 회로부들(500 및 502)은 데이터 전압(VDATA)과 기준 전압(VREF)이 감소할 때 데이터 전압(VDATA)과 기준 전압(VREF) 사이의 차이가 빠르게 벌어지도록 하는 역할을 수행하며, 그 결과 감지 속도가 향상될 수 있다.
한편, 제 2 실시예의 감지 회로를 실질적으로 구체화하면 도 6에 도시된 바와 같은 회로가 되고, 상기 감지 회로의 신호들과 전압들(VDATA, VREF)은 도 7에 도시된 바와 같이 동작한다.
전체적으로 종합하면, 본 발명의 감지 회로는 Cross-couple 구조를 통하여 데이터 셀과 기준 셀이 상호 영향을 받도록 하여 공정산포에도 불구하고 감지 마진을 증가시키고 다이오드-연결 구조를 통하여 데이터 전압(VDATA) 및 기준 전압(VREF)이 공정산포에 덜 영향을 받게 하여 감지 수율을 증가시키며, 보조 회로부들(500 및 502)을 이용하여 감지 속도를 향상시킬 수 있다. 즉, 상기 감지 회로는 감지 수율을 증가시켜서 메모리의 생산 단가를 낮출 수 있으며, 감지 속도도 향상시킬 수 있다.
이하, 다이오드-연결 구조의 효과에 대하여 살펴보겠다.
도 8은 다이오드-연결 디제너레이션 회로를 포함하지 않는 감지 회로의 구조 및 전류 변화를 도시한 도면이고, 도 9는 다이오드-연결 디제너레이션 회로를 포함한 본 발명의 감지 회로의 구조 및 전류 변화를 도시한 도면이다.
도 8의 (A)에 도시된 바와 같이, 감지 회로가 다이오드-연결 디제너레이션 회로로 구현되지 않으면, 즉 데이터 전압(VDATA)이 데이터 트랜지스터(M13)로 인가되지 않고 기준 전압(VREF)이 기준 트랜지스터(M14)로 인가되지 않으면, 트랜지스터들(M11과 M12)이 트랜지스터들(M13 및 M14)에 의해 디제너레이션 될지라도 도 8의 (B)에 도시된 바와 같이 트래지스터들(M9 및 M10)의 동작점(Operating point) 범위가 공정산포에 의해 넓어지게 된다. 즉, 데이터 전압(VDATA) 및 기준 전압(VREF)의 변화 범위가 공정산포로 인하여 넓어지게 된다.
반면에, 도 9의 (A)에 도시된 바와 같이 감지 회로를 다이오드-연결 디제너레이션 회로로 구현하면, 즉 데이터 전압(VDATA)이 데이터 트랜지스터(M13)로 인가되고 기준 전압(VREF)이 기준 트랜지스터(M14)로 인가되면, 도 9의 (B)에 도시된 바와 같이 트래지스터들(M9 및 M10)의 동작점(Operating point) 범위가 공정산포에도 불구하고 작아진다. 즉, 공정산포에도 불구하고, 데이터 전압(VDATA) 및 기준 전압(VREF)의 변화 범위가 작아진다.
정리하면, 다이오드-연결 디제너레이션 회로를 포함하는 감지 회로는 공정산포에 덜 민감하게 되며, 즉 공정산포에 강인한 회로가 된다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
400 : 감지 회로 410 : 데이터 감지부
412 : 기준 감지부 414 : 감지 출력부

Claims (14)

  1. 데이터 셀을 통하여 흐르는 전류에 해당하는 데이터 전압이 형성되는 데이터 감지부;
    기준 셀을 통하여 흐르는 전류에 해당하는 기준 전압이 형성되는 기준 감지부; 및
    상기 데이터 전압과 상기 기준 전압을 비교하여 상기 데이터 셀의 데이터를 감지하는 감지 출력부를 포함하며,
    상기 기준 감지부는,
    전원전압과 상기 기준 전압이 형성되는 제 2 노드 사이에 직렬로 연결되는 제 1 기준 트랜지스터 및 제 2 기준 트랜지스터; 및
    상기 제 2 노드에 연결되며 바이어스 전압이 인가되는 제 3 기준 트랜지스터를 포함하되,
    상기 제 2 노드는 상기 제 2 기준 트랜지스터의 드레인에 연결되고, 상기 제 3 기준 트랜지스터는 상기 제 2 노드를 기준으로 하여 상기 제 2 기준 트랜지스터에 병렬로 연결되며, 상기 데이터 전압이 상기 제 2 기준 트랜지스터의 게이트로 입력되는 것을 특징으로 하는 자기 저항 메모리 장치의 감지 회로.
  2. 제1항에 있어서, 상기 데이터 감지부는,
    전원전압과 상기 데이터 전압이 형성되는 제 1 노드 사이에 직렬로 연결되는 제 1 데이터 트랜지스터 및 제 2 데이터 트랜지스터; 및
    상기 제 1 노드에 연결되며 바이어스 전압이 인가되는 제 3 데이터 트랜지스터를 포함하되,
    상기 제 1 노드는 상기 제 2 데이터 트랜지스터의 드레인에 연결되고, 상기 제 3 데이터 트랜지스터는 상기 제 1 노드를 기준으로 하여 상기 제 2 데이터 트랜지스터에 병렬로 연결되며, 상기 기준 전압이 상기 제 2 데이터 트랜지스터의 게이트로 입력되는 것을 특징으로 하는 자기 저항 메모리 장치의 감지 회로.
  3. 제2항에 있어서, 상기 제 1 노드의 데이터 전압이 상기 제 1 데이터 트랜지스터의 게이트로 인가되어 다이오드-연결 디제너레이션 회로가 형성되는 것을 특징으로 하는 자기 저항 메모리 장치의 감지 회로.
  4. 제2항에 있어서, 상기 데이터 전압은 상기 제 3 데이터 트랜지스터에 연결된 데이터 저항을 통하여 흐르는 전류와 상기 제 2 데이터 트랜지스터를 통하여 흐르는 전류를 같게 하는 동작 전압으로 형성되며, 상기 데이터 전압은 읽기 동작시 프리차지된 상태에서 상기 동작 전압으로 감소하되,
    상기 감지 회로는 상기 제 1 노드에 연결되어 상기 데이터 전압과 상기 기준 전압 사이의 차이가 더 빨리 벌어지도록 하는 데이터 보조 회로를 더 포함하는 것을 특징으로 하는 자기 저항 메모리 장치의 감지 회로.
  5. 제4항에 있어서, 상기 데이터 보조 회로는,
    상기 제 1 노드에 연결된 인버터; 및
    상기 인버터에 연결된 보조 트랜지스터를 포함하되,
    상기 데이터 전압이 제 1 속도로 특정 전압까지 감소하며, 상기 데이터 전압이 상기 특정 전압에 도달하면 상기 보조 트랜지스터가 활성화되어 상기 데이터 전압이 상기 제 1 속도보다 빠른 제 2 속도로 감소하는 것을 특징으로 하는 자기 저항 메모리 장치의 감지 회로.
  6. 삭제
  7. 제1항에 있어서, 상기 제 2 노드의 기준 전압이 상기 제 1 기준 트랜지스터의 게이트로 인가되어 다이오드-연결 디제너레이션 회로가 형성되는 것을 특징으로 하는 자기 저항 메모리 장치의 감지 회로.
  8. 제1항에 있어서, 상기 기준 전압은 상기 제 3 기준 트랜지스터에 연결된 기준 저항을 통하여 흐르는 전류와 상기 제 2 기준 트랜지스터를 통하여 흐르는 전류를 같게 하는 동작 전압으로 형성되며, 상기 기준 전압은 읽기 동작시 프리차지된 상태에서 상기 동작 전압으로 감소하되,
    상기 감지 회로는 상기 제 2 노드에 연결되어 상기 데이터 전압과 상기 기준 전압 사이의 차이가 더 빨리 벌어지도록 하는 기준 보조 회로를 더 포함하는 것을 특징으로 하는 자기 저항 메모리 장치의 감지 회로.
  9. 제8항에 있어서, 상기 기준 보조 회로는,
    상기 제 2 노드에 연결된 인버터; 및
    상기 인버터에 연결된 보조 트랜지스터를 포함하되,
    상기 기준 전압이 제 3 속도로 특정 전압까지 감소하며, 상기 기준 전압이 상기 특정 전압에 도달하면 상기 보조 트랜지스터가 활성화되어 상기 기준 전압이 상기 제 3 속도보다 빠른 제 4 속도로 감소하는 것을 특징으로 하는 자기 저항 메모리 장치의 감지 회로.
  10. 전원전압과 데이터 셀에 해당하는 데이터 전압이 형성되는 제 1 노드 사이에 직렬로 연결되는 제 1 데이터 트랜지스터 및 제 2 데이터 트랜지스터; 및
    상기 전원전압과 기준 셀에 해당하는 기준 전압이 형성되는 제 2 노드 사이에 직렬로 연결되는 제 1 기준 트랜지스터 및 제 2 기준 트랜지스터를 포함하되,
    상기 제 1 노드는 상기 제 2 데이터 트랜지스터의 일단에 연결되고, 상기 제 2 노드는 상기 제 2 기준 트랜지스터의 일단에 연결되며, 상기 데이터 전압은 상기 제 1 데이터 트랜지스터의 게이트로 인가되고, 상기 기준 전압은 상기 제 1 기준 트랜지스터의 게이트로 인가되는 것을 특징으로 하는 자기 저항 메모리 장치의 감지 회로.
  11. 제10항에 있어서, 상기 제 1 노드는 상기 제 2 기준 트랜지스터의 게이트에 연결되고, 상기 제 2 노드는 상기 제 2 데이터 트랜지스터의 게이트에 연결되는 것을 특징으로 하는 자기 저항 메모리 장치의 감지 회로.
  12. 제10항에 있어서,
    상기 제 1 노드에 연결되며 상기 데이터 전압이 프리차지된 상태에서 감소하여 제 1 특정 전압에 도달하면 활성화되어 상기 데이터 전압의 감소 속도를 증가시키는 제 1 보조 트랜지스터; 및
    상기 제 2 노드에 연결되며 상기 기준 전압이 프리차지된 상태에서 감소하여 제 2 특정 전압에 도달하면 활성화되어 상기 기준 전압의 감소 속도를 증가시키는 제 2 보조 트랜지스터를 포함하되,
    상기 제 1 보조 트랜지스터와 상기 제 2 보조 트랜지스터는 동시에 활성화되지는 않는 것을 특징으로 하는 자기 저항 메모리 장치의 감지 회로.
  13. 데이터 셀에 해당하는 데이터 전압을 프리차지된 상태에서 제 1 동작 전압까지 감소시키는 단계;
    기준 셀에 해당하는 기준 전압을 프리차지된 상태에서 제 2 동작 전압까지 감소시키는 단계; 및
    상기 제 1 동작 전압까지 감소된 상기 데이터 전압과 상기 제 2 동작 전압까지 감소된 상기 기준 전압을 비교하여 상기 데이터 셀의 데이터를 감지하는 단계를 포함하되,
    상기 데이터 전압이 상기 기준 전압의 감소에 영향을 주거나 상기 기준 전압이 상기 데이터 전압의 감소에 영향을 주며,
    상기 데이터 전압 또는 상기 기준 전압이 감소하여 해당 특정 전압에 도달한 때로부터 상기 데이터 전압과 상기 기준 전압 사이의 차이가 상기 데이터 전압 또는 상기 기준 전압이 상기 특정 전압에 도달하기 전의 상기 데이터 전압과 상기 기준 전압 사이의 차이보다 보조 회로에 의해 더 커지는 것을 특징으로 하는 자기 저항 메모리 장치에서의 감지 방법.





  14. 삭제
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