KR20150068403A - 단일-종단 감지 증폭기들에서 ｐｖｔ 변동들을 보상하는 기준 회로 - Google Patents

단일-종단 감지 증폭기들에서 ｐｖｔ 변동들을 보상하는 기준 회로 Download PDF

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Abstract

본 발명은, 메모리 어레이에서 선택된 메모리 셀들로부터 감지된 데이터를 독출하기 위한 단일-종단 감지 증폭기(SA) 회로로서 감지 증폭기는 기준 신호(REF)를 공급받는데 사용되는 제1 노드(N1), 비트 라인(BL)에 연결된 제2 노드(N2) 및 감지 동작 동안 선택된 메모리 셀의 컨텐트를 증폭하는 것을 담당하는 감지 트랜지스터들(T2, T3)을 가지는 단일-종단 감지 증폭기(SA) 회로, 및 감지 트랜지스터들(T2, T3)의 복제 트랜지스터들(T'2, T'3)을 가지고 각각의 복제 트랜지스터를 안정된 동작점에서 동작시키도록 설계되고 상기 감지 증폭기 회로에 인가되는 제어 전압을 생성하는 조정 네트워크(OP1, T'5; OP2)를 더 포함하는 기준 회로(R)를 포함하는 반도체 메모리 장치에 관한 것이다.

Description

단일-종단 감지 증폭기들에서 ＰＶＴ 변동들을 보상하는 기준 회로{Reference circuit to compensate for PVT variations in single-ended sense amplifiers}
본 발명은 단일 종단(single ended) 감지 증폭기(sense amplifier)를 포함하는 반도체 메모리 장치에 관한 것이고, 더 자세하게는 동작 조건들의 변동들의 영향들을 최소화하기 위하여 감지 증폭기들에 인가될 제어 신호를 생성하는 기준 회로의 제공에 관한 것이다.
모든 종류의 감지 증폭기들에서 메모리 독출(read) 동작은 입력 데이터의 논리 상태(logic state)를 판별하기 위하여 입력 데이터를 기준 신호와 비교함으로써 달성된다. 종래의 차동(differential) 감지 증폭기들은 2개의 비트 라인들에 연결되고, 하나의 비트 라인은 독출될 데이터를 제공하는 한편, 다른 비트 라인은 기준 전압 생성을 위해 사용된다. 단일 비트 라인에 연결된 단일-종단(single-ended) 감지 증폭기는, DRAM(Dynamic Random Access Memory) 설계들과 같은 메모리 설계들에서 사용된다.
단일-종단 감지 증폭기의 특정한 방식은 2개의 입출력 노드들을 갖는 감지 증폭기를 채용하고, 2개의 입력/출력 노드들 중 하나는 입력 데이터 라인(비트 라인)에 연결되고, 다른 하나는 독출 동작 과정을 위하여 기준 신호를 공급받는데 사용된다. 도 1은 본 출원인에 의해 제안되었고 앞서 EP 2 365 487 A2 공보에 설명된, 그러한 단일-종단 감지 증폭기의 예시를 도시한다. 단일-종단 감지 증폭기는 교차-연결된(cross-coupled) 인버터(inverter)들을 형성하는 2개의 브랜치(branch)들을 포함하고, 2개의 브랜치들 각각은 직렬 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터를 가진다. 트랜지스터들은, 독립적으로 제어될 수 있는 제1 컨트롤 게이트 및 제2 컨트롤 게이트를 가지는 이중 게이트 트랜지스터들이다. 제1 브랜치는 전원들(V4, V3) 사이에서 NMOS 트랜지스터(T3)와 직렬로 PMOS 트랜지스터(T4)를 포함하는 한편, 제2 브랜치는 전원들(V1, V2) 사이에서 NMOS 트랜지스터(T2)에 직렬로 PMOS 트랜지스터(T1)을 포함한다. 트랜지스터들(T1, T2)의 제1 게이트들은 같이 연결되고(제2 브랜치에 의해 형성된 인버터의 입력) 트랜지스터들(T3, T4) 사이 중간 노드에 연결되고(제1 브랜치에 의해 형성된 인버터의 출력), 그렇게 함으로써 기준 신호(REF)를 공급받는데 사용되는 감지 증폭기의 제1 입출력 노드(N1)를 형성한다. 트랜지스터들(T4, T3)의 제1 게이트들은 같이 연결되고(제1 브랜치에 의해 형성된 인버터의 입력) 트랜지스터들(T1, T2) 사이 중간 노드에 연결되고(제2 브랜치에 의해 형성된 인버터의 출력), 그렇게 함으로써 비트 라인(BL)에 연결된 감지 증폭기의 제2 입출력 노드(N2)를 형성한다.
그러한 회로가 비대칭인 점으로부터 문제는 발생한다. 실제로 양 브랜치들은 각각의 트랜지스터들(T4와 비교되는 T1, 및 T3와 비교되는 T2)의 크기들과 관련하여 다른 설계들을 가진다. 더욱이, 제1 및 제2 노드들(N1, N2)은 다른 방식으로 동작되고 다른 부하들(모두 입력들에 연결되거나 모두 출력들에 연결되는 노드들(N1, N2))을 갖고서 동작된다. 더욱이, 모든 트랜지스터들의 동작점(operating point)들은 감지 과정 동안 보통 서로 다를 수 있다(또 다시 T1은 T4와 비교되고, T2는 T3와 비교된다). 따라서 본 회로의 적절한 동작을 확실하게 하기 위하여, 트랜지스터들의 폭들 및 길이들은 철저하게(thoroughly) 설계되어야 한다(T1 및 T4는 각각 T2 및 T3와 의도적으로 다를 수 있다).
그러나 실제로, 모든 이러한 파라미터들 및 트랜지스터 속성들 (전류 구동 능력, 문턱 전압, 트랜스컨덕턴스(transconductance), 드레인 컨덕턴스 등)은 변동들(PVT: 공정(process), 전압(voltage), 온도(temperature))에 민감하다. 단일-종단 감지 증폭기가 비대칭적인 회로이기 때문에, PVT 유도된 변동들은 2개의 브랜치들에서 서로를 보상하지 못하고, 회로의 오동작이 초래될 수 있다.
본 발명은 PVT 변동들에 둔감한 단일-종단 감지 증폭기를 제공하는 것을 목적으로 한다.
이런 점에 있어서, 본 발명의 제1 측면에 따라, 본 발명은, 아래를 포함하는 반도체 메모리 장치에 관한 것이다:
- 메모리 어레이에서 선택된 메모리 셀들로부터 감지된 데이터를 독출하기 위한 단일-종단 감지 증폭기 회로로서, 감지 증폭기는 기준 신호를 공급받는데 사용되는 제1 노드, 비트 라인에 연결된 제2 노드 및 감지 동작 동안 선택된 메모리 셀의 컨텐트(content)를 증폭하는 것을 담당하는 감지 트랜지스터들을 가지고,
- 감지 트랜지스터들의 복제(replica) 트랜지스터들을 가지고 안정적인 동작점에서 각각의 복제 트랜지스터를 동작시키도록 설계된 조정(regulation) 네트워크를 더 포함하는 기준 회로로서, 조정 네트워크는 감지 증폭기 회로에 인가되는 제어 전압을 생성하는 것을 특징으로 하는 기준 회로.
본 메모리 장치의, 비제한적인 다른 바람직한 측면들은 아래와 같다:
- 기준 회로의 조정 네트워크는, 감지 증폭 회로에 의해 수행되는 선택된 메모리 셀의 감지 동작이 시작할 때 각각의 복제 트랜지스터의 동작점을 각각의 감지 트랜지스터의 동작점에 일치하게 설정하도록 설계되고, 감지 동작이 시작할 때 상기 동작점은 비트 라인에서 감지된 전압이, 논리 "1"이 선택된 메모리 셀에 저장된 경우 비트 라인에서 감지되는 전압 및 논리 "0"이 선택된 메모리 셀에 저장된 경우 비트 라인에서 감지되는 전압 사이 중간 값(mean value)에 대응되도록 하는 조건 하에서 정의된다;
- 조정 네트워크에 의해 생성된 제어 전압은 기준 회로에서 복제 트랜지스터의 일 단자에 인가되고, 감지 증폭기 회로에서 각각의 감지 트랜지스터의 각각의 단자에 인가된다;
- 감지 증폭기 회로 및 기준 회로 각각은 제1 및 제2 회로 브랜치들을 가지고, 브랜치들 중 각각은 제1 도전형인 적어도 하나의 제1 트랜지스터 및 직렬 연결된 제2 도전형인 제2 트랜지스터를 가지고, 이 때 감지 증폭기 회로의 각각의 브랜치의 제2 트랜지스터는 감지 트랜지스터이고, 기준 회로의 각각의 브랜치의 제2 트랜지스터는 감지 증폭기의 각각의 브랜치의 제2 트랜지스터의 복제 트랜지스터이다;
- 기준 회로의 조정 네트워크는, 기준 회로에서 제2 브랜치의 복제 트랜지스터의 드레인 전압이 감지 동작이 시작할 때 데이터 라인에서의 전압 레벨에 대응하는 전압 레벨에서 유지되도록 설계된 제1 조정 루프(loop)를 포함한다;
- 감지 트랜지스터들 및 복제 트랜지스터들은 제1 및 제2 컨트롤 게이트들을 가지는 이중 게이트 트랜지스터들이고, 기준 회로의 조정 네트워크는, 감지 동작이 시작할 때 제1 브랜치의 복제 트랜지스터 및 제2 브랜치의 복제 트랜지스터 사이 전류 비율이 제1 브랜치의 감지 트랜지스터 및 제2 브랜치의 감지 트랜지스터 사이의 전류 비율과 일치하도록, 제1 브랜치의 복제 트랜지스터의 제2 컨트롤 게이트를 구동하도록 설계된 제2 조정 루프를 포함한다;
- 제2 조정 루프는, 기준 회로의 제1 브랜치의 복제 트랜지스터의 제2 컨트롤 게이트에 인가되고 감지 증폭기 회로의 제2 브랜치의 감지 트랜지스터의 제2 컨트롤 게이트에 인가되는 제어 전압을 생성한다;
- 기준 회로의 브랜치들에서 제1 도전형인 적어도 하나의 제1 트랜지스터들은 커런트 미러(current mirror)를 형성하도록 배열된다;
- 복제 트랜지스터들은 대응하는 감지 트랜지스터들과 동일한 길이들 및 동일한 폭 비율을 가진다;
- 메모리 장치는 감지 증폭기 회로들의 스트라이프들(STSA)과 같이 배열된 복수의 감지 증폭기를 가진다.
본 발명은 본 발명의 제1 측면에 따른 반도체 메모리 장치를 포함하는 반도체 메모리에 관한 것일 뿐만 아니라, 아래의 단계들을 포함하는 본 발명의 제1 측면에 따른 반도체 메모리 장치를 동작하는 방법에 더 관한 것이다:
- 안정된 동작점에서 각각의 복제 트랜지스터를 동작시키는 단계,
기준 회로에서 제어 전압을 발생시키고 감지 증폭기 회로에 제어 전압을 인가하는 단계.
본 발명의 다른 측면들, 목적을 및 이점들은, 비제한적인 예시로서 제시되고 첨부된 도면들을 참조하여 만들어진 본 발명의 바람직한 실시예들에 대한 이하의 상세한 설명을 읽을 때 더 분명해 질 것이다.
도 1은 EP 2 365 487 A2 공보에서 소개된 바와 같은, 이미 전술된 단일-종단 감지 증폭기를 도시한다.
도 2는 단일-종단 감지 증폭기와 함께 PVT 변동들의 효과를 보상하기 위한 기준 회로를 포함하는, 본 발명에 따른 반도체 메모리 장치의 제1 실시예를 도시한다.
도 3은 단일-종단 감지 증폭기와 함께 PVT 변동들의 효과를 보상하기 위한 기준 회로를 포함하는, 본 발명에 따른 반도체 메모리 장치의 제2 실시예를 도시한다.
도 4 및 도 5는 단일-종단 감지 증폭기와 함께 PVT 변동들의 효과들을 보상하기 위한 기준 회로를 포함하는, 본 발명에 따른 반도체 메모리 장치의 가능한 레이아웃들을 도시한다.
도 6a 및 도 6b는 본 발명의 반도체 메모리 장치에서 사용될 수 있는 캐스캐이디드(cascaded) 커런트 미러들을 도시한다.
도 7a, 도 7b 및 도 7c는 본 발명의 반도체 메모리 장치에서 사용될 수 있는 단순한 연산 증폭기들, 또는 매우 단순한 연산 증폭기들로서 사용될 수 있는 기본적인 차동 스테이지(stage)들을 도시한다.
도 8은 본 발명에 따른 반도체 메모리 장치의 다른 가능한 실시예를 도시한다.
본 발명은 기준 회로 및 기준 회로에 연결된 복수의 단일-종단 감지 증폭기 회로들을 포함하는 반도체 메모리 장치에 관한 것이다. 간략하게 말하면, 기준 회로는, 모든 종류의 PVT 변동 유도된 드리프트(drift)들을 보상하고 PVT 변동들에 무관하게 감지 증폭기 회로들의 정상적인 동작을 유지하기 위해 감지 증폭기 회로들에 공급되는 제어 신호를 생성하도록 설계되고 동작된다.
표현의 편의를 위하여, 도 2는 기준 회로(R)에 연결된 단일 감지 증폭기 회로(SA)를 도시한다. 그러나 기준 회로(R)가, 1000개 정도의 감지 증폭기 회로 혹은 그 이상 양으로써 복수의 감지 증폭기 회로들에 연결되는 점은 이해될 것이다. 하나의 기준 회로에 연결된 감지 증폭기들의 개수는 PVT 변동들의 국소적인 증감들에 의존하여 최적화될 수 있다.
감지 증폭기 회로(SA)에 대해서 말하자면, 기준 회로(R)의 트랜지스터들은 개별적으로 제어될 수 있는 제1 및 제2 컨트롤 게이트들을 가지는 이중 게이트 트랜지스터들이다.
각각의 이중 게이트 트랜지스터는 SeOI(Semiconductor On Insulator) 기판의 매립된(buried) 절연 층 아래 백(back) 컨트롤 게이트를 가지는 이중 게이트 트랜지스터일 수 있다. 백 컨트롤 게이트는 프론트(front)-게이트 관련 문턱 전압 변경에 대하여 제2의 컨트롤 게이트로서 기능한다.
이하의 설명에서, 이중 게이트 트랜지스터의 제1 및 제2 컨트롤 게이트들의 예시들로서 프론트 및 백 게이트들이 참조될 것이다. 어찌되었든, 본 발명은 본 특정 예시에 제한되지 아니하고, 핀-유형(Fin-type) 이중 게이트 트랜지스터들과 같은 다른 이중 게이트 트랜지스터들을 포함한다.
따라서, 본 발명이, 핀펫(FinFet)들 및 이중 게이트 트랜지스터들의 다른 유형들 외에도 PDSOI(Partially Depleted Silicon On Insulator), FDSOI(Fully Depleted Silicon On Insulator)의 기술분야들에 구현될 수 있는 점은 인정될 것이다. FDSOI는 벌크(bulk)보다 기능(functionality) 당 더 적은 면적을 가능하게 하기 때문에 유리하다.
메모리 어레이에서 선택된 메모리 셀들로부터 감지된 데이터를 독출하기 위하여 제공된 감지 증폭기 회로(SA)는 도 1에 도시된 것과 유사하다. 특히, 감지 증폭기 회로(SA)는 2개의 입출력 노드들(N1, N2)를 포함하고, 2개의 입출력 노드들 중 첫 번째 것(N1)은 기준 신호(REF)를 공급받는데 사용되고 두 번째 것(N2)은 비트 라인(BL)에 연결된다. 감지 증폭기 회로(SA)는, 감지 동작 동안 결정하는 것을 주로 담당하는 이른바 감지 트랜지스터들(T2, T3)을 더 포함하고, 특히 감지 트랜지스터들(T2, T3)는 감지 동작 동안 선택된 메모리 셀의 컨텐트를 증폭하고 그 과정에서 수신된 신호를 디지털화(digitizing)하는 것을 담당한다.
기준 회로(R)는 감지 증폭기 회로(SA)의 복제물이다. 따라서, 기준 회로(R)는 2개의 회로 브랜치들을 포함하고, 브랜치들 중 각각은 제1 도전형인 적어도 하나의 제1 트랜지스터(T'1, T'4) 및 직렬 연결된 제2 도전형인 제2 트랜지스터(T'2, T'3)를 가진다. 더 자세하게는, 기준 회로(R)의 각각의 브랜치의 제2 트랜지스터(T'2, T'3)는 감지 증폭기 회로(SA)에서 대응하는 감지 트랜지스터(T2, T3)의 복제 트랜지스터이다. 바람직하게는, 복제 트랜지스터들(T'2, T'3)은 대응하는 감지 트랜지스터들(T2, T3)과 동일한 길이들 및 동일한 폭 비율을 가진다(폭(T'3)/폭(T3)=폭(T'2)/폭(T2)).
기준 회로(R)는, 기준 회로(R)의 브랜치들에서 제1 트랜지스터들(T'1, T'4)이 커런트 미러를 형성하도록 배열되는 점에서 감지 증폭기들과 상이하다. 커런트 미러는, 기준 회로(R)의 브랜치들 사이에서의 전류 비율이 감지 동작을 수행하기 시작할 때, 바로 그 때 감지된 신호가 논리 "1"을 감지하는 것과 관련된 신호 및 논리 "0"을 감지하는 것과 관련된 신호의 중간 값이 되는 조건 하에서, 감지 증폭기 회로(SA)의 브랜치들 사이에서의 전류 비율과 일치하게 한다.
트랜지스터들(T'1, T'4)은 프론트 게이트 전압들과 관련하여 상이한 동작점에서 동작되기 때문에, 트랜지스터들(T'1, T'4)의 크기들 및 폭들의 각각의 비율은 트랜지스터들(T1, T4)에 대한 동일한 특성들과 상이할 수 있다. 그러나, 브랜치들 사이에서 원하는 전류 비율이, PVT 변동 관련 효과들이 없는 감지 증폭기 회로 시뮬레이션들로부터 잘 알려져 있기 때문에, 트랜지스터들(T'1, T'4)의 폭들을 선택하는 것은 단순하다. T'2의 동작점이 이하에서 후술되는 바와 같이 용이하게 정의되기 때문에, 전류의 절대값 자체는 용이하게 정의된다. 트랜지스터의 동작점(operating point)은 상기 트랜지스터의 동작 조건들, 특히 프론트 게이트 전압 및 드레인 전압의 값들을 지칭할 수 있다.
기준 회로(R)는, 안전적인 동작점에서 각각의 복제 트랜지스터(T'2, T'3)를 동작시키도록 설계된 조정 네트워크를 더 포함하는 점에서 감지 증폭기 회로(SA)와 더욱 상이하다. 조정 네트워크는, 감지 증폭기 회로(SA)에 의해서 수행되는 메모리 셀의 감지 동작이 시작할 때, 프리차지(precharge) 동작 이후 각각의 복제 트랜지스터(T'2, T'3)의 안정적인 동작점을 각각의 감지 트랜지스터(T2, T3)의 동작점에 설정하도록 더 특별하게 설계된다. 본 개시의 문맥에서, 상기 "감지 동작이 시작할 때의 동작점"은, 감지 동작이 시작할 때 비트 라인(BL)에서 감지된 전압이, 논리 "1"이 선택된 메모리 셀에 저장된 경우 비트 라인에서 감지되는 전압 및 논리 "0"이 선택된 메모리 셀에 저장된 경우 비트 라인에서 감지되는 전압 사이 중간 값에 대응하는 조건 하에서 정의된다.
기준 회로(R)의 조정 네트워크는 감지 증폭기 회로(SA)에 인가되는 제어 전압을 생성하도록 더 설계된다. 이하에서 예시되는 바와 같이, 조정 네트워크는 기준 회로(R)의 복제 트랜지스터의 일 단자에 인가되고 기준 회로(R)에 연결된 감지 증폭기 회로에서 각각의 감지 트랜지스터의 각각의 단자에 인가되는 제어 전압을 생성한다.
조정 네트워크는 제1 연산 증폭기(OP1) 및 조정 트랜지스터(T'5)를 가지는 제1 조정 루프를 포함한다. 제1 연산 증폭기(OP1)는, 기준 비트 라인 전압(VBL*)이 인가되고 복제 트랜지스터(T'3)의 프론트 게이트에 연결된 비반전(non-inverting) 입력을 가진다. 제1 연산 증폭기(OP1)는 복제 트랜지스터(T'2)의 드레인에 연결되고 조정 트랜지스터(T'5)의 소스에 연결된 반전 입력을 더 포함한다. 제1 연산 증폭기(OP1)의 출력은, T'1 및 T'2의 직렬 결합에 삽입된 조정 트랜지스터(T'5)의 프론트 게이트에 인가된다. 기준 비트 라인 전압(VBL*)은 메모리 셀의 컨텐트에 대한 감지 동작을 수행하기 시작할 때 프리차지 동작 이후 비트 라인 전압에 대응하고, 그 때의 비트 라인 전압은 논리 "1"이 감지된 메모리 셀에 저장된 경우 비트 라인에서 감지되는 전압 및 논리 "0"이 감지된 메모리 셀에 저장된 경우 비트 라인에서 감지되는 전압 사이 중간 값이다.
이러한 제1 조정 루프는 그렇게 함으로써, 제1 브랜치의 복제 트랜지스터(T'3)의 프론트 게이트에 인가되고 제2 브랜치의 복제 트랜지스터(T'2)의 드레인에 인가되는 전압을, 논리 "1"을 감지할 때의 비트 라인 전압 및 논리 "0"을 감지할 때의 비트 라인 전압 사이 중간 값과 일치하는 비트 라인 전압으로 감지 동작을 시작할 때 비트 라인에서 전압 레벨에 대응하는 전압 레벨 (VBL*)에서 유지하도록 설계된다.
조정 네트워크는, 기준 전압(VREF)이 인가되는 비반전 입력 및 트랜지스터(T'3)의 드레인에 연결된 반전 입력을 갖는 제2 연산 증폭기(OP2)를 가지는 제2 조정 루프를 포함한다. 제2 연산 증폭기(OP2)의 출력은 복제 트랜지스터(T'3)의 백 게이트에 인가된다. 기준 전압(VREF)은, 감지 동작을 수행하기 시작할 때 프리차지 동작 이후 감지 증폭기의 제1 노드(N1)에서의 전압에 대응한다. 도 2의 실시예에서, 기준 전압(VREF)은 복제 트랜지스터(T'2)의 프론트 게이트에 직접 인가된다.
이러한 제2 조정 루프는 그렇게 함으로써, 기준 회로(R)의 제1 브랜치의 복제 트랜지스터(T'3)의 드레인에서의 전압을, 감지 동작을 수행하기 시작할 때 프리차지 동작 이후 감지 증폭기 회로(SA)의 입력 노드(N1)에서의 전압에 대응하는 전압 레벨(VREF)에서 유지하도록 설계된다. 이는, 셀에 저장된 논리"1"로부터 비트 라인에서 취득된 전압 및 셀에 저장된 논리 "0"으로부터 비트 라인에서 취득된 전압 사이 중간 값에 대응하는 전압이 비트 라인(BL)에 인가되는 조건 하에서 감지 동작이 시작할 때, 기준 회로(R)의 제1 브랜치의 복제 트랜지스터(T'3) 및 기준 회로(R)의 제2 브랜치의 복제 트랜지스터(T'2)가 감지 증폭기 회로(SA)의 제1 브랜치의 감지 트랜지스터(T3) 및 감지 증폭기 회로(SA)의 제2 브랜치의 감지 트랜지스터(T2) 사이의 전류 비율과 일치하도록, 기준 회로(R)의 제1 브랜치의 복제 트랜지스터(T'3)의 백 게이트를 구동함으로써 달성된다.
본 발명의 반도체 메모리 장치에서, 조정 네트워크는 기준 회로(R)의 복제 트랜지스터의 일 단자에 인가되고 감지 증폭기 회로(SA)에서의 각각의 감지 트랜지스터의 각각의 단자에 인가되는 제어 전압을 생성한다. 도 2의 예시적인 실시예를 다시 참조하면, 조정 네트워크의 제2 조정 루프는 기준 회로(R)에서의 복제 트랜지스터(T'3)의 백 게이트(BG'3)를 구동하고, 동일한 신호가 감지 증폭기 회로(SA)의 감지 트랜지스터(T3)의 백 게이트(BG3)에 인가된다.
트랜지스터들(T'2, T2)의 백 게이트들(BG2', BG2)은 동일한 제어 신호에 의해서 구동될 수도 있다.
그러므로 조정 네트워크는 정적인 방식으로 기준 회로의 동작점을 유지하고, 조정 네트워크에 의해 생성된 신호들 중 적어도 하나는 감지 증폭기 회로의 제어 신호로서 사용된다.
따라서 본 발명이 전술한 바에 따른 반도체 메모리 장치를 동작시키는 방법을 커버할 수도 있는 점이 인정될 것이며, 아래의 단계들을 포함한다:
- 안정적인 동작점에서 각각의 복제 트랜지스터를 동작시키는 단계,
o 예컨대, 비트 라인(BL)에 논리 "1"을 감지할 때 비트 라인 전압 및 논리 "0"을 감지할 때 비트 라인 전압 사이 중간값과 일치하는 비트 라인 전압이 인가되는 조건 하에서 감지 동작이 시작할 때 프리차지 동작 이후 각각의 감지 트랜지스터의 동작점에 각각의 복제 트랜지스터의 동작점이 일치하도록 설정함으로써, 안정적인 동작점에서 각각의 복제 트랜지스터를 동작시키는 단계;
- 기준 회로에서 제어 전압을 생성하고 감지 증폭기 회로에 상기 제어 전압을 인가하는 단계,
o 예컨대, 생성된 제어 전압을 복제 트랜지스터의 일 단자에 인가하고 각각의 감지 트랜지스터의 각각의 단자에 인가하는 단계.
도 3은 본 발명에 따른 반도체 메모리 장치의 다른 실시예를 도시한다. 도 2의 실시예에서 복제 트랜지스터(T'2, T'3)의 프론트 게이트들이 연산 증폭기들(OP1, OP2)의 비반전 입력들에 각각 인가되는 것과 동일한 신호에 의해 각각 제어되는 한편, 도 3의 실시예에서 이러한 프론트 게이트들은 복제 트랜지스터들(T'2, T'3)의 드레인 노드들에 엇갈리게 각각 연결되고, 복제 트랜지스터들(T'2, T'3)의 드레인 노드들은 연산 증폭기들(OP1, OP2)의 반전 입력들에 각각 인가되는 입력 전압들을 제공한다.
도 4는 개별적인 셀들이 어드레스(address) 및 엑세스(access)될 수 있도록 어레이에서 배열된 메모리 셀들을 가지는 반도체 메모리를 나타낸다. 어레이는 셀들의 행들(rows) 및 열들(columns)로서 고려될 수 있다. 각각의 열은 각각의 행에서 적어도 하나의 셀에 연결된 워드 라인(WL)을 포함한다. 유사하게, 각각의 행은 각각의 열에서 적어도 하나의 셀에 연결된 비트 라인(BL)을 포함한다. 이에 따라, 워드 라인 및 비트 라인은 어레이의 각각의 셀을 개별적으로 엑세스하도록 제어될 수 있다. 도 4에서, 메모리 셀 어레이는 감지 증폭기 회로들(SA)의 스트라이프들(stripes)(STSA1, STSA2)에 의해 분리된 인접한 블록들로서 블록들(B1, B2)로 분할되고, 각각의 스트라이프는 각각의 블록을 어드레싱(addressing)한다. 본 발명은, 기준 회로의 조정 네트워크에 의해 생성된 제어 신호에 대응하는 제어 신호(CSR)에 의해서 기준 회로(R)를 스트라이프의 감지 증폭기들(SA)에 연결하는 것을 제안한다. 스트라이프들의 (도 4에 도시된 바와 같이) 상부 또는 하부에 기준 회로(R)를 배열하는 것이 추가로 제안된다. 물론 기준 회로는 감지 증폭기 회로의 스트라이프의 상부 및 하부에 배열될 수도 있고, 또는 2개의 스트라이프들 사이에 배열될 수도 있다.
도 5에 나타낸 본 발명의 바람직한 실시예에서, 소위 "스태거링(staggering)" 기술으로 불리는 스태킹(stacking) 기술이 감지 증폭기 회로들 및 셀들 사이에 피치(pitch) 차이를 고려하기 위해 사용된다. 따라서, 도 5에서는 2개인, 몇몇의 감지 증폭기들(SA)이 비트 라인들의 종방향으로 서로서로 줄지어 스태거링된다.
도 6a 및 도 6b는 도 2 및 도 3에서 트랜지스터들(T'1, T'4)에 의해 형성된 단순한 커런트 미러들을 대신하여 본 발명의 반도체 메모리 장치에 사용될 수 있는 더 진보된 커런트 미러들을 도시한다. 도 6a는 4개의 트랜지스터들(T'11, T'12, T'41, T'42)(기준 회로의 브랜치당 2개의 트랜지스터들)를 사용하여 구성되고, 특히 인가된 커런트 미러 출력 전압에 대한 커런트 미러 출력 전류의 의존성에 관련하여 더 높은 수준의 전류 비율 정확도를 제공할 수 있는 캐스캐이디드(cascaded) 커런트 미러를 도시한다. 이러한 캐스케이디드 커런트 미러는 트랜지스터들(T'41, T'11)의 프론트 게이트들이 복제 회로(R)의 제2 브랜치 보다는 복제 회로(R)의 제1 브랜치에 연결되도록 변경될 수 있고, 본 발명에 여전히 사용될 수 있다. 도 6b는 트랜지스터들(T'42, T'12)의 프론트 게이트들에 인가되고 적절하게 제어될 수 있는 외부 제어 전압(Vbias)을 사용하는 적합한 저전압 캐스캐이디드 커런트 미러의 다른 예시를 도시한다. 도 6a 및 도 6b 모두에서, 점선들은 커런트 미러가 기준 회로의 나머지와 함께 포함될 수 있는 점을 도해한다.
도 7a, 도7b 및 도 7c는 본 발명의 반도체 메모리 장치에서 사용될 수 있는 연산 증폭기들을 도시한다. 도 7a 및 도 7b는, 출력에서 단지 단극(single pole)을 가지며 관련된 트랜지스터들이 적절한 인버전(inversion)이나 문턱전압 이하(sub threshold) 영역에서 동작하는 조건 하에서 특히 충분하게 높은 게인(gain)을 가지기 때문에, 낮은 복잡도, 낮은 전력 소모, 양호한 안정성을 보여주는 단순한 단일-종단 차동 스테이지(stage)들을 도시한다. 도 7c는 텔레스코픽(telescopic) 연산 증폭기를 도시한다 (도시의 편의를 위하여 백 게이트들은 도시되지 아니한 점에 주의한다). 이러한 텔레스코픽 연산 증폭기는 도 7a 및 도 7b의 것들과 동일한 특성들을 달성하면서도 현저하게 더 높은 게인을 달성한다.
마지막으로, 감지 증폭기가 감지 증폭기의 어떠한 동작들에 대해서만 기준 회로와 연결될 수 있는 점은 인정될 것이다. 실제로, EP 2 365 487 A2에 설명된 바와 같이, 감지 증폭기(SA)는 다양한 동작 모드들을 허용한다. 이러한 동작 모드들 중 일부는, 트랜지스터를 OFF로 스위칭(switching)하거나 활성 모드(active mode)로 스위칭하도록, 트랜지스터들의 백 게이트들 중 적어도 하나가 2개의 전압들 사이에서 스위칭된다. OFF 상태는 용이하게 달성될 수 있고, 관련된 백 게이트 전압은 정확하게 조정될 필요가 없는 반면, 활성 모드에 있어서 PVT 보상된 전압이 전술된 바와 같이 요구될 수 있다. 도 8은, 감지 증폭기(SA)에서 트랜지스터(T3)의 백 게이트 전압이, 감지 증폭기(SA)에서 트랜지스터(T3)의 백 게이트 전압이 PVT 변동들에 대한 보상을 위하여 기준 회로(R)에 의해서 제공된 정확한 제어 전압(VBG3 , 1) 및 예컨대 트랜지스터를 OFF 상태로 스위칭하는데 사용되는 고정되고 조정되지 아니한 전압(VBG3 , 2) 사이에서 스위칭될 수 있는 것에 따른 본 발명의 실시예를 도시한다. VBG3 , 2로부터 VBG3 , 1으로 스위칭하는 것은 감지 동작이 시작할 때 수행된다.

Claims (12)

  1. 메모리 어레이에서 선택된 메모리 셀들로부터 감지된 데이터를 독출하기 위한 단일-종단(single-ended) 감지 증폭기(SA) 회로로서, 상기 감지 증폭기는 기준 신호(REF)를 공급받는데 사용되는 제1 노드(N1), 비트 라인(BL)에 연결된 제2 노드(N2) 및 감지 동작 동안 선택된 메모리 셀의 컨텐트(content)를 증폭하는 것을 담당하는 감지 트랜지스터들(T2, T3)을 가지는, 단일-종단 감지 증폭기(SA) 회로; 및
    상기 감지 트랜지스터들(T2, T3)의 복제 트랜지스터들(T'2, T'3)을 가지고, 각각의 복제 트랜지스터가 안정된 동작점(operating point)에서 동작하도록 설계된 조정 네트워크(OP1, T'5; OP2)를 더 포함하는 기준 회로(R)를 포함하고,
    상기 조정 네트워크는 상기 감지 증폭기 회로에 인가되는 제어 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 기준 회로의 상기 조정 네트워크는, 상기 감지 증폭기 회로에 의해 수행되는 선택된 메모리 셀의 감지 동작이 시작할 때 각각의 복제 트랜지스터의 동작점을 각각의 감지 트랜지스터의 동작점과 일치하게 설정하도록 설계되고,
    감지 동작이 시작할 때의 상기 동작점은, 상기 비트 라인에서 감지된 전압이 논리 "1"이 상기 선택된 메모리 셀에 저장된 경우 상기 비트 라인에서 감지되는 전압 및 논리 "0"이 상기 선택된 메모리 셀에 저장된 경우 상기 비트 라인에서 감지되는 전압 사이 중간값에 대응하도록 하는 조건 하에서 정의되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 조정 네트워크에 의해서 생성되는 상기 제어 전압은, 상기 기준 회로에서 복제 트랜지스터(T'3)의 일 단자(BG3')에 인가되고, 상기 감지 증폭기 회로에서 각각의 감지 트랜지스터(T3)의 각각의 단자(BG3)에 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 감지 증폭기 회로 및 상기 기준 회로는 제1 및 제2 회로 브랜치(branch)들을 각각 가지고,
    상기 브랜치들 중 각각은 제1 도전형인 적어도 하나의 제1 트랜지스터(T1, T4; T'1, T'4) 및 직렬 연결되고 제2 도전형인 제2 트랜지스터(T2, T3; T'2, T'3)를 가지고,
    상기 감지 증폭기 회로의 각각의 브랜치의 상기 제2 트랜지스터(T2, T3)는 감지 트랜지스터이고,
    상기 기준 회로의 각각의 브랜치의 상기 제2 트랜지스터(T'2, T'3)는 상기 감지 증폭기의 각각의 브랜치의 상기 제2 트랜지스터의 복제 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 기준 회로의 상기 조정 네트워크는, 감지 동작이 시작할 때 상기 비트 라인에서 감지된 전압이 상기 선택된 메모리 셀에 저장된 논리 "1"로부터 비트 라인에서 감지되는 전압 및 상기 선택된 메모리 셀에 저장된 논리 "0"으로부터 비트 라인에서 감지되는 전압 사이 중간값에 대응하는 조건 하에서, 감지 동작이 시작할 때 상기 기준 회로(R)에서 상기 제2 브랜치의 복제 트랜지스터(T'2)의 드레인 전압이 상기 데이터 라인(BL)에서의 전압 레벨에 대응하는 전압 레벨으로 유지하도록 설계된 제1 조정 루프(T'5, OP1)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 감지 트랜지스터들 및 상기 복제 트랜지스터들은 제1 및 제2 컨트롤 게이트들을 가지는 이중 게이트 트랜지스터들이고,
    상기 기준 회로의 상기 조정 네트워크는, 상기 비트 라인에서 감지된 전압이 상기 선택된 메모리 셀에 저장된 논리 "1"로부터 상기 비트 라인에서 감지되는 전압 및 상기 선택된 메모리 셀에 저장된 논리 "0"으로부터 상기 비트 라인에서 감지되는 전압 사이 중간 값에 대응하는 조건하에서 감지 동작이 시작할 때, 상기 제1 브랜치의 상기 복제 트랜지스터(T'3) 및 상기 제2 브랜치의 상기 복제 트랜지스터(T'2) 사이 전류 비율이 상기 제1 브랜치의 상기 감지 트랜지스터(T3) 및 상기 제2 브랜치의 상기 감지 트랜지스터(T3) 사이 전류 비율과 일치하도록 상기 제1 브랜치의 상기 복제 트랜지스터(T'3)의 상기 제2 컨트롤 게이트(BG3')를 구동하도록 설계된 제2 조정 루프(OP2)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 조정 루프는, 상기 기준 회로의 상기 제1 브랜치의 상기 복제 트랜지스터(T'3)의 상기 제2 컨트롤 게이트(BG3')에 인가되고 상기 감지 증폭기 회로의 상기 제2 브랜치의 상기 감지 트랜지스터(T3)의 상기 제2 컨트롤 게이트(BG3)에 인가되는 제어 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 기준 회로의 상기 브랜치들에서 제1 도전형인 적어도 하나의 제1 트랜지스터들(T'1, T'4)은 커런트 미러(current mirror)를 형성하도록 배열된 것을 특징으로 하는 반도체 메모리 장치.
  9. 제4항 내지 제8항 중 어느 한 항에 있어서,
    상기 복제 트랜지스터들(T'2, T'3)은 대응하는 상기 감지 트랜지스터들(T2, T3)과 동일한 길이들 및 동일한 폭 비율을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    감지 증폭기 회로들의 스트라이프들(STSA)과 같이 배열된 복수의 감지 증폭기 회로들을 가지는 반도체 메모리 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 따른 반도체 메모리 장치를 포함하는 반도체 메모리.
  12. 제1항 내지 제10항 중 어느 한 항에 따른 반도체 메모리 장치를 동작시키는 방법으로서,
    각각의 복제 트랜지스터(T'2, T'3)를 안정된 동작점에서 동작시키는 단계; 및
    상기 기준 회로에서 제어 전압을 생성하고 상기 제어 전압을 상기 감지 증폭기 회로에 인가하는 단계를 포함하는 반도체 메모리 장치를 동작시키는 방법.
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