CN102473451B - 晶体管系存储器单元及相关的操作方法 - Google Patents
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Abstract
无负载静态随机存取存储器单元(200)包含四个晶体管(202、204、206、208)。第一晶体管(202)具有对应于字线的栅极端(220)、对应于第一位线(212)的源极/漏极端(222)、和对应于第一储存节点(226)的漏极/源极端(224)。第二晶体管(204)具有对应于字线(210)的栅极端(230)、对应于第二位线(214)的源极/漏极端(232)、和对应于第二储存节点(236)的漏极/源极端(234)。第三晶体管(206)具有耦接至该第二储存节点(236)的栅极端(240)、耦接至该第一储存节点(226)的漏极端(242)、对应于参考电压的源极端(224)、和直接连接至该第三栅极端(240)的主体端(246)。第四晶体管(208)具有耦接至该第一储存节点(226)的栅极端(250)、耦接至该第二储存节点(236)的漏极端(252)、对应于该参考电压的源极端(254)、以及直接连接至该第四栅极端(250)的主体端(256)。
Description
技术领域
本说明书中所揭示的标的发明实施例大体上是关于存储器单元、存储器装置、和相关的操作方法。详言之，本标的发明的实施例是关于无负载静态随机存取存储器(SRAM)单元。
背景技术
因为结合了速度、低电源、和不需要更新(refresh)的优点，SRAM被使用于半导体和计算机工业。因为SRAM单元的晶体管能够较电容器的充电和放电更快速切换，因此相较于动态随机存取存储器(DRAM)单元能够更快速写入和读出信息。典型的SRAM单元包含二个或更多个交叉耦接(cross-coupled)的驱动晶体管和存取晶体管，该存取晶体管控制经由字线对该驱动晶体管的存取。一些SRAM单元使用二个存取晶体管和四个驱动晶体管，而这些SRAM单元已知为6T单元。其它的SRAM单元使用二个存取晶体管和二个驱动晶体管，而这些SRAM单元已知为4T单元。4T SRAM单元已获得青睐，因为他们较6T SRAM单元需要较少的实体空间(每单位存储器)。
发明内容
于本文中提供存储器的实施例。存储器单元包含第一晶体管，该第一晶体管具有：对应于该存储器单元的字线的第一栅极端；第一源极/漏极端，对应于该存储器单元的第一位线；以及第一漏极/源极端，对应于该存储器单元的第一储存节点。该存储器单元亦包含第二晶体管，具有：对应于该存储器单元的字线的第二栅极端；第二源极/漏极端，对应于该存储器单元的第二位线；以及第二漏极/源极端，对应于该存储器单元的第二储存节点。该存储器单元亦包含第三晶体管和第四晶体管。该晶体管具有耦接至该第二储存节点的第三栅极端、耦接至该第一储存节点的第三漏极端、对应于参考电压的第三源极端、和直接连接至该第三栅极端的第三主体端。该第四晶体管具有耦接至该第一储存节点的第四栅极端、耦接至该第二储存节点的第四漏极端、对应于参考电压的第四源极端、和直接连接至该第四栅极端的第四主体端。
本发明亦提供一种操作存储器装置的方法。该方法提供一种存储器单元，该存储器单元具有第一PMOS存取晶体管、第二PMOS存取晶体管、第一NMOS驱动晶体管、和第二NMOS驱动晶体管。该第一PMOS存取晶体管具有耦接至该存储器装置的字线的第一栅极端、耦接至该存储器装置的第一位线的第一源极/漏极端、以及对应于该存储器单元的第一储存节点的第一漏极/源极端。该第二PMOS存取晶体管具有耦接至该字线的第二栅极端、耦接至该存储器装置的第二位线的第二源极/漏极端、以及对应于该存储器单元的第二储存节点的第二漏极/源极端。该第三NMOS驱动晶体管具有耦接至该第二漏极/源极端的第三栅极端、耦接至该第一漏极/源极端的第三漏极端、耦接至参考电压的第三源极端、以及直接连接至该第三栅极端的第三主体端。该第四NMOS驱动晶体管具有耦接至该第一漏极/源极端的第四栅极端、耦接至该第二漏极/源极端的第四漏极端、耦接至参考电压的第四源极端、以及直接连接至该第四栅极端的第四主体端。该方法继续进入存储器单元的待机状态。通过在该字线确立引发漏电电压、于该第一位线确立第一待机电压、和于该第二位线确立第二待机电压，而达成此待机状态。该第一待机电压高于该引发漏电电压，该第二待机电压高于该引发漏电电压。
本发明亦提供一种操作无负载4T存储器单元于待机状态的方法。该存储器单元包含二个PMOS存取晶体管和二个交叉耦接的NMOS驱动晶体管，各NMOS驱动晶体管的栅极端直接连接至其主体端，以及各NMOS驱动晶体管的源极端耦接至接地。该方法包含：于存储器单元的该字线确立引发漏电电压，该字线耦接至该PMOS存取晶体管的该栅极端，其中该引发漏电电压导致该PMOS存取晶体管产生漏电流；于该存储器单元的第一位线确立第一待机电压，该第一位线耦接至该二个PMOS存取晶体管的其中一个的第一源极/漏极端，该第一待机电压高于该引发漏电电压；以及于该存储器单元的第二位线确立第二待机电压，该第二位线耦接至该二个PMOS存取晶体管的另一个的第二源极/漏极端，该第二待机电压高于该引发漏电电压。
提供此概述以引介于简化形式的选择的概念，该概念进一步说明于下列详细说明中。此概述并不欲确认申请专利标的内容的关键特征或者本质特征，亦不欲用来作为支持判定申请专利标的内容的范围。
附图说明
通过参照详细说明和权利要求并考虑结合下列图式而获得标的内容的更完全了解，其中遍及各图中相似的组件符号参照相似的组件。
图1为SRAM存储器系统的范例实施例的示意图；
图2为无负载4T SRAM单元的范例实施例的示意图；
图3为描绘图2的无负载4T SRAM单元的读取/写入状态的示意图；
图4为描绘图2的无负载4T SRAM单元的待机状态的示意图，具有导致存取晶体管关断的字线电压；
图5为描绘于无负载4T SRAM单元的储存节点的理想待机电压特性的图标；
图6为描绘于图4中所示无负载4T SRAM单元的储存节点的待机电压特性的图标；
图7为描绘图2的无负载4T SRAM单元的待机状态的示意图，具有导致存取晶体管的漏电操作的减少的字线电压；以及
图8为描绘于图7中所示无负载4T SRAM单元的储存节点的待机电压特性的图标。
具体实施方式
在本质上，下列详细的描述仅为示范而非用以限制本标的发明内容或应用的具体实施，和此等实施例的使用。在此使用「示范(exemplary)」一词，意指「充当一范例、例证或说明」。任何在此描述为范例的具体实施例，不必然被解释为最佳或较其它具体实施例更为有利者。此外，并无意受出现于前述的技术领域、背景技术、发明内容或下列详细描述的任何表述或隐含原理所束缚。
本文中说明的工艺和技术能够以功能和/或逻辑的区块组件、和参考操作的符号表示、处理任务、和可由各种计算组件或装置实施的功能方面来作说明。应该了解到显示于图式中的各种方块组件可以通过配置来实施该特定功能的任何数目的硬件、软件、和/或固件组件而实现。例如，系统或组件的实施例可以使用各种集成电路组件，例如，存储器组件、数字讯号处理组件、逻辑组件、查阅表(look-up table)等，该等组件可在一个或多个微处理器或其它控制装置的控制下实施各种功能。
为了简洁的目的，相关于晶体管设计和制造的习知技术、存储器装置的控制、存储器单元读取和写入、以及装置和系统的其它的功能态样(以及装置和系统的个别操作组件)也许于本文中不予详细说明。再者，显示于本文中所包含的各种图式中的连接线欲表示范例功能关系和/或各种组件之间的实际耦接。应注意到于本发明的实施例中可表现许多的替换或额外的功能关系或实际的连接。
如本文中所使用的，“节点(node)”意指任何的内部或外部参考点、连接点、接面、讯号线、导电组件等，于此节点表现出所给予的讯号、逻辑位准、电压、资料样式、电流、或数量。再者，可通过一个实际的组件而实现二个或多个节点(以及二个或多个讯号能被多任务处理、调变或被区别，即使是在共同节点被接收或输出)。
下列的说明提到组件或节点或特征是“连接(connected)”或“耦接(coupled)”在一起。如本文中所使用者，除非明确地说明为其它意思，否则“耦接”意指一个组件/节点/特征是直接或间接结合到(或直接或间接连通(communicate))另一个组件/节点/特征，而不必然是以机械方式。同样情况，除非明确地说明为其它意思，否则“连接”意指一个组件/节点/特征是直接结合到(或直接连通)另一个组件/节点/特征，而不必然是以机械方式。此外，于下列说明中亦可能使用某些术语仅为了参考的目的，因此并非意图作限制。举例而言，譬如“第一”、“第二”的名词和其它的有关组件或特征的此类数值名词，除非由上下文中清楚地表示，否则并不意指着顺序或次序。
图1为SRAM存储器系统100的范例实施例的示意表示。系统100以极度简化的方式描绘，而系统100的实际的布局将典型包含图1中未显示的其它的组件、逻辑、组件、和特征。简言之，系统100被适当配置成有助于写入资料(位)至SRAM单元阵列102，以及从SRAM单元阵列102读取资料(位)。在这方面，在SRAM单元阵列102内的存储器单元能够配置为无负载4TSRAM单元(如下文中更详细说明)，其中各单元储存相当于一位者(亦即，逻辑高值或状态，或逻辑低值或状态)。亦应了解到，能够以任何数目的不同组构来实施SRAM单元阵列102，例如，于1,000至1,000,000个单元之间。此外，于SRAM单元阵列102中的单元可被分割成任何数目的区段(在实际的限制内)。
系统100的例示的实施例包含字线选择和控制模块104以及感测放大器和译码器模块106，各被操作地耦接至SRAM单元阵列102。这些模块可与用于SRAM单元阵列102的地址译码器(未显示)协作，该地址译码器能够于施行于SRAM单元阵列102的各种操作(例如，写入、读取、待机)期间用来译码输入和/或输出(I/0)讯号。举例而言，地址译码器能够从系统控制器(未显示)等接收地址总线信息。地址译码器使得系统100能够使用字线和位线来选择用于操作的单元，如由那些熟悉SRAM存储器装置者所充分理解。于是，系统100能够运用已知的寻址和切换技术以于SRAM单元阵列102中选择所希望的目标单元(或多个目标单元)用于写入、读取等。
当需要时，使用字线选择和控制模块104来选择SRAM单元阵列102的指定的字线，并且确立适当的字线电压至选择的字线。举例而言，字线选择和控制模块104能够选择字线并且确立适当的电压于选择的字线(例如，写入电压以支持写入操作、读取电压以支持读取操作、待机电压以支持待机操作等)。当需要时，使用感测放大器和译码器模块106以选择SRAM单元阵列102的指定的位线，以确立适当的位线电压至选择的位线(当适当时)，并且于读取操作过程中感测/侦测位线电压。于实务上，系统100使用感测放大器和译码器模块106以编程SRAM单元阵列102中单元的位状态和读取SRAM单元阵列102中单元的编程的位状态。
系统100亦可以包含或者协作至少一个控制器(未显示)，该控制器接收命令或指令用来引起待于本文中说明的相关于写入、读取、和其它操作的各种处理和任务。而且，相关于本文中揭示实施例说明的方法和演算的步骤可以用硬件、固件、由处理器执行的软件模块，或者他们的任何实际的组合直接实现。软件模块可以存在于RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、缓存器、硬盘机、可移动式碟机、CD-ROM、或于此技术中已知的任何其它形式的储存媒体中。
图2为无负载4T SRAM单元200的范例实施例的示意图。于某些实施例中，图1中所示的SRAM单元阵列102包含多个这些SRAM单元200。SRAM单元200包含二个PMOS存取晶体管202/204和二个交叉耦接的NMOS驱动晶体管206/208。于某些实施例中，于SRAM单元200中的所有的晶体管形成在绝缘体上覆硅(SOI)衬底上。此有助于针对二个NMOS驱动晶体管206/208使用主体端连接(body terminalconnection)(下文中说明)。SRAM单元200包含字线210和二个位线212/214或者与字线210和二个位线212/214协作。于一般实施中，字线210将与多个SRAM单元共享。如此一来，能够使用共同字线210以同时施加电压至阵列中多个不同的SRAM单元。同样情况，各位线212/214可以与多个其它的SRAM单元共享。于是，可以使用位线212/214以同时施加(或者感测)对应于阵列中多个不同的SRAM单元的电压。
PMOS存取晶体管202包含栅极端(或节点)220、源极/漏极端(或节点)222、和漏极/源极端(或节点)224。本文中所用的术语“源极/漏极”和“漏极/源极”表示PMOS存取晶体管202的对称性质。于此方面，若端子222对应于PMOS存取晶体管202的源极，则端子224将对应于PMOS存取晶体管202的漏极。反之，若端子224对应于PMOS存取晶体管202的漏极，则端子224将对应于PMOS存取晶体管202的源极。于实作上，此处源极和漏极之间的区别并不重要，而PMOS存取晶体管于此情况使用为三端子装置。
栅极端220耦接至SRAM单元200的字线210。就此特定的实施例而言，栅极端220对应于字线210(而因此，栅极端220直接连接至字线210)。源极/漏极端222耦接至SRAM单元200的位线212。就此特定的实施例而言，源极/漏极端222对应于位线212(而因此，源极/漏极端222直接连接至位线212)。漏极/源极端224耦接至SRAM单元200的第一储存节点226。就此特定的实施例而言，漏极/源极端224对应于第一储存节点226(而因此，漏极/源极端224直接连接至第一储存节点226)。
另一个PMOS存取晶体管204包含栅极端(或节点)230、源极/漏极端(或节点)232、和漏极/源极端(或节点)234。栅极端230耦接至SRAM单元200的字线210。就此特定的实施例而言，栅极端230对应于字线210(而因此，栅极端230直接连接至字线210)。源极/漏极端232耦接至SRAM单元200的位线214。就此特定的实施例而言，源极/漏极端232对应于位线214(而因此，源极/漏极端232直接连接至位线214)。漏极/源极端234耦接至SRAM单元200的第二储存节点236。就此特定的实施例而言，漏极/源极端224对应于第二储存节点236(而因此，漏极/源极端234直接连接至第二储存节点236)。
NMOS驱动晶体管206包含栅极端(或节点)240、漏极端(或节点)242、源极端(或节点)244、和主体端(或节点)246。栅极端240耦接至SRAM单元200的第二储存节点236。就此特定的实施例而言，栅极端240对应于第二储存节点236(而因此，栅极端240直接连接至第二储存节点236)。漏极端242耦接至SRAM单元200的第一储存节点226。就此特定的实施例而言，漏极端242对应于第一储存节点226(而因此，漏极端242直接连接至第一储存节点226)。源极端244耦接至参考电压，例如，接地电压。该接地电压例如可以是0电压。如图2中所描绘，主体端直接连接至栅极端240。换言之，在主体端246与栅极端240之间的导电通路中没有介于其间的主动或被动电路组件。因此，于例示的实施例中，主体端246亦直接连接至第二储存节点236。
另一个NMOS驱动晶体管208包含栅极端(或节点)250、漏极端(或节点)252、源极端(或节点)254、和主体端(或节点)256。栅极端250耦接至SRAM单元200的第一储存节点226。就此特定的实施例而言，栅极端250对应于第一储存节点226(而因此，栅极端250直接连接至第一储存节点226)。漏极端252耦接至SRAM单元200的第二储存节点236。就此特定的实施例而言，漏极端252对应于第二储存节点236(而因此，漏极端252直接连接至第二储存节点236)。源极端254耦接至参考电压。于是，NMOS驱动晶体管208的源极端254耦接至NMOS驱动晶体管206的源极端244。如图2中所描绘，主体端256直接连接至栅极端250。换言之，在主体端256与栅极端250之间的导电通路中没有介于其间的主动或被动电路组件。因此，于例示的实施例中，主体端256亦直接连接至第一储存节点226。
于SRAM单元200中的主体端连接提供正回授至NMOS驱动晶体管206/208的主体。此导致稳定单元操作中，尤其在待机状态。SRAM单元200亦呈现高写入裕度和高读取裕度。此外，SRAM单元200的回授增益高于传统的6T和4T SRAM单元设计。而且，SRAM单元200能够简单地制造而不需要复杂或高成本的制成步骤。
SRAM单元200能够以一种利用主体端连接的优点的方式进行操作而产生提升的性能和稳定度。现在将参照图3至图8说明某些范例操作状态和模式。应该了解到下列的例子并不是为了限制或限定所说明标的内容的应用或范围。
图3为描绘无负载4T SRAM单元200的读取/写入状态的示意图。当位被写入于SRAM单元200时，接地电压被从字线210解除确立，而使得PMOS存取晶体管202/204导通并且经由各自的位线212/214提供存取至NMOS驱动晶体管206/208。由于PMOS存取晶体管202/204的PMOS性质，于字线210确立的写入电压相当地低，例如，接地电压、0电压、或者导致PMOS存取晶体管202/204的完全和全部激活的任何低电压。
若写入操作打算针对SRAM单元200写入逻辑高位状态，则于位线212确立高写入电压，而于位线214以互补的方式确立低写入电压。PMOS存取晶体管202/204的活性状态(active state)导致相对高电压于第一储存节点226，和相对低电压于第二储存节点236。此高/低电压的组合对应于用于SRAM单元200的逻辑高位状态。然而，若写入操作打算针对SRAM单元200写入逻辑低位状态，则于位线212确立低写入电压，而于位线214确立高写入电压。PMOS存取晶体管202/204的活性状态导致相对低电压于第一储存节点226，和相对高电压于第二储存节点236。此低/高电压的组合对应于用于SRAM单元200的逻辑低位状态。当写入位至SRAM单元200时，高写入电压将高于低写入电压。举例而言，高写入电压可以是Vdd或者在大约0.7至1.5伏特范围内的电压，而低写入电压可以是在大约0.0至0.5伏特范围内。
当从SRAM单元200读取位时，待机电压从字线解除确立，并且代之于字线210确立适当的读取电压，而使得PMOS存取晶体管202/204导通并且经由各自的位线212/214提供存取至NMOS驱动晶体管206/208。由于PMOS存取晶体管202/204的PMOS性质，于字线210确立的读取电压相当地低，例如，接地电压、0电压、或者导致PMOS存取晶体管202/204的完全和全部激活的任何低电压。当然，读取电压能够等于写入电压。
当从SRAM单元200进行读取时，由于PMOS存取晶体管202/204的激活，存在于第一储存节点226和第二储存节点236的电压变成能够于各自的位线212/214存取。参照图1，感测放大器和译码器模块106能够通过感测于第一储存节点226和第二储存节点236的电压，决定SRAM单元200的位状态。当于位线212感测的电压为高时(相对于高侦测临限电压)，和于位线214感测的电压为低时(相对于低侦测临限电压)，则读取到逻辑高位状态。另一方面，当于位线212感测的电压为低时(相对于低侦测临限电压)，和于位线214感测的电压为高时(相对于高侦测临限电压)，则读取到逻辑低位状态。
SRAM单元亦能够设置成待机状态，于此待机状态期间，位状态既不被写入亦不被读取。换言之，于待机状态，目标是保持于SRAM单元的现行位状态。图4为描绘无负载4T SRAM单元200的待机状态的示意图，其具有导致存取晶体管202/204关断的字线电压。
为了进入图4中描绘的待机状态，是于位线212确立第一待机电压，于位线214确立第二待机电压，并且于字线210确立相对高的字线电压。于典型的实施方式中，第一待机电压等于第二待机电压。于实务上，第一和第二待机电压可以相等于由NMOS驱动晶体管206/208所使用的供应电压(Vdd)，或者在大约0.5至1.5伏特范围内的电压。用来使PMOS存取晶体管202/204解除激活的字线电压将低于确立于位线212/214的待机电压。就此实例而言，字线电压是在大约0.5至1.5伏特范围内，而于此例示实施例中大约为1.0伏特。于操作中，位线212/214被预先充电以透过PMOS存取晶体管202/204的亚临限漏电(sub-threshold leakage)供电。于某些实施例中，位线212/214被预先充电至由SRAM单元200的晶体管所使用的供应电压(Vdd)。于是，PMOS存取晶体管202/204于待机模式期间供应完全的Vdd电压。
图5为描绘于无负载4T SRAM单元的储存节点的理想待机电压特性的曲线图。垂直尺度表示于储存节点的电压，而水平尺度表示时间。于图5中，发生于时间SH5之前的曲线图302的部分对应于逻辑高读取/写入操作。时间SH5表示何时SRAM单元转变至待机状态，而发生于时间SH5之后的曲线图304的部分对应于待机期间，于此期间，SRAM单元储存逻辑高位。理想的情况是，于此高待机期间，储存节点维持初始电压水准(于此例中为1伏特)。于图5中的椭圆点部分表示对应于逻辑低读取/写入操作的时间期间。时间SL5表示何时SRAM单元转变至待机状态，而发生于时间SL5之后的曲线图306的部分对应于待机期间，于此期间，SRAM单元储存逻辑低位。理想的情况是，于此低待机期间，储存节点维持其电压水准(于此例中为0伏特)。
于实务上，图4中描绘的操作状况可能导致存在于第一储存节点226和/或第二储存节点236上的电压位准的不希望的衰减。如果过度衰减，则当SRAM单元200后续被读取时此种衰减可能引起错误。于此方面，图6描绘于图4中所示状况下，在无负载4T SRAM单元200的储存节点的非理想待机电压特性的图标。图6中使用的尺度和转变时间点与图5中所用者相同。于图6中，时间SH6表示当SRAM单元转变至高待机状态时。如图6中所描绘，发生于时间SH6后的曲线图404的部分展现出衰退倾向，于此电压从理想的位准(1伏特)快速掉落至少于0.5伏特。反之，时间SL6表示当SRAM单元转变至低待机状态时，而于时间SL6之后发生的曲线图406的部分对应于低待机期间。因为于储存节点的低待机电压最初为0伏特，因此曲线图406的部分展现出无电压衰退。结果，于待机期间低电压位准保持稳定。
回头参考图4，虚线箭号280表示于例示的操作状况下于待机模式期间流通的电流。于待机时，于第一储存节点226的电压通过二个电流(分压器(voltage divider))决定：PMOS存取晶体管202的漏电流和NMOS驱动晶体管208的主体二极管电流(body diode current)。若二极管电流远大于PMOS存取晶体管202的漏电流，则于第一储存节点226的电压将趋近于0，而导致如图6中所示的衰减特性，最后，导致保持失效(retention failure)。
SRAM单元200于待机期间能够以补偿上述不希望的高电压衰退的方式操作。于此方面，图7为描绘SRAM单元200的待机状态的示意图，其具有导致PMOS存取晶体管202/204的漏电操作的减少的字线电压。换言之，于待机期间，PMOS存取晶体管202/204故意地被偏压而使得他们不完全导通和使得他们不完全关断。
为了进入图7中所描绘的待机状态，是于位线212确立第一待机电压，于位线214确立第二待机电压，并且于字线210确立引发漏电电压(leakage-inducing voltage)。于典型的实施方式中，第一待机电压等于第二待机电压。于实务上，第一和第二待机电压可以相等于由NMOS驱动晶体管206/208所使用的供应电压(Vdd)，或者在大约0.5至1.5伏特范围内的电压。该第一待机电压和第二待机电压两者将高于该引发漏电电压。就此实例而言，引发漏电电压是在大约0.0伏特至Vdd之间。于某些实施例中，引发漏电电压约等于Vdd/2(于图7中，引发漏电电压为0.5伏特)。于实务上，由于在制造和操作参数中实际和合理的变化，特定的引发漏电电压可以与特定或希望的位准不同。
于字线210确立的引发漏电电压是经选择并且施加以引致PMOS存取晶体管202/204于待机状态产生漏电流。值得注意的是，从引发漏电电压所导致的漏电将是可测量地高于由欲完全关断PMOS存取晶体管202/204(如参照图4和图6的说明)的典型字线电压所引起的漏电量。的确，引发漏电电压被打算用来增加PMOS存取晶体管202的漏电流而使得NMOS驱动晶体管208的二极管电流不会明显地超过漏电流。结果，当SRAM单元200是在待机状态时将维持于第一储存节点226的高电压。
图8为描绘于图7中所绘示的状况下SRAM单元200的储存节点的待机电压特性的曲线图。图第8中所使用的尺度和转变时间点相同于图5中所示者。于图8中，时间SH8表示当SRAM单元转变至高待机状态时。如图8中所描绘，发生于时间SH8后的曲线图504的部分展现出在转变后有稍微的压降，而后在整个剩余的高待机期间维持着实质的平坦和稳定。相较于图6中所示的衰退特性，曲线图504的部分表示高储存节点电压如何维持其位准而具有少的有害衰退。如上述参照图5和图6的说明，时间SL8表示当SRAM单元转变至低待机状态时，而于时间SL8之后发生的曲线图506的部分展现出没有电压衰退。
虽然上述说明是有关例示性的无负载4T SRAM单元，但是所说明的工艺、方法、操作程序、和技术能够相等地应用于其它的SRAM单元配置和架构，例如，6T SRAM单元。于此方面，于6T SRAM单元中一些或所有的驱动晶体管能够使用栅极端和主体端之间的直接导电连接，如上述说明。而且，通过在其字线确立引发漏电电压，6T SRAM单元能够操作于待机状态，如上述说明。因此，于无负载4T SRAM单元和6TSRAM单元皆能够实现读取裕度和数据保持的改善。
虽然至少一个范例实施例已经表示于前面详细说明中，但是应该了解到存在着大量的变化。亦应该了解到本文中说明的范例实施例或诸范例实施例并不欲限制此范围、可应用性、或者申请专利标的内容于任何方式。而是，前面的详细说明将提供熟悉此项技术者用来执行所述实施例或者诸实施例方便的道路指引。应该了解到于组件的功能和配置上可以作各种的改变而不会偏离由权利要求所定义的范围，该权利要求包含于提出此专利申请时的已知的均等和可预见的均等。
Claims (7)
1.一种存储器单元系统，包括：
存储器单元(200)，包括：
用于该存储器单元(200)的第一PMOS存取晶体管(202)，具有对应于该存储器单元(200)的字线(210)的第一栅极端(220)、耦接至该存储器单元(200)的第一位线(212)的第一源极/漏极端(222)、以及耦接至该存储器单元(200)的第一储存节点(226)的第一漏极/源极端(224)；
用于该存储器单元(200)的第二PMOS存取晶体管(204)，具有对应于该存储器单元(200)的该字线(210)的第二栅极端(230)、耦接至该存储器单元(200)的第二位线(214)的第二源极/漏极端(232)、以及耦接至该存储器单元(200)的第二储存节点(236)的第二漏极/源极端(234)；
用于该存储器单元(200)的第一NMOS驱动晶体管(206)，具有耦接至该第二储存节点(236)的第三栅极端(240)、耦接至该第一储存节点(226)的第三漏极端(242)、耦接至接地电压的第三源极端(244)、以及直接连接至该第三栅极端(240)的第三主体端(246)；及
用于该存储器单元(200)的第二NMOS驱动晶体管(208)，具有耦接至该第一储存节点(226)的第四栅极端(250)、耦接至该第二储存节点(236)的第四漏极端(252)、耦接至该接地电压的第四源极端(254)、以及直接连接至该第四栅极端(250)的第四主体端(256)；
字线选择和控制模块操作地耦接至该存储器单元(200)；以及感测放大器和译码器模块操作地耦接至该存储器单元(200)；
其中，控制该字线选择和控制模块、该感测放大器和该译码器模块以通过在该字线(210)确立引发漏电电压、在该第一位线(212)确立第一待机电压、及在该第二位线(214)确立第二待机电压而进入该存储器单元(200)的待机状态；
其中，该第一待机电压高于该引发漏电电压；以及
其中，该第二待机电压高于该引发漏电电压。
2.根据权利要求1所述的存储器单元系统，其中，该第一PMOS存取晶体管(202)、该第二PMOS存取晶体管(204)、该第一NMOS驱动晶体管(206)、和该第二NMOS驱动晶体管(208)皆形成在绝缘体上覆硅衬底上。
3.一种操作无负载4T存储器单元(200)于待机状态的方法，该存储器单元(200)包括二个PMOS存取晶体管(202、204)和二个交叉耦接的NMOS驱动晶体管(206、208)，各该NMOS驱动晶体管(206、208)的栅极端(240、250)直接连接至其主体端(246、256)，以及各该NMOS驱动晶体管(206、208)的源极端(244、254)耦接至接地，该方法包括：
于该存储器单元(200)的字线(210)确立引发漏电电压，该字线(210)耦接至该PMOS存取晶体管(202、204)的该栅极端(220、230)，其中，该引发漏电电压导致该PMOS存取晶体管(202、204)产生漏电流；
于该存储器单元(200)的第一位线(212)确立第一待机电压，该第一位线(212)耦接至该二个PMOS存取晶体管(202)的其中一个的第一源极/漏极端(222)，该第一待机电压高于该引发漏电电压；以及
于该存储器单元(200)的第二位线(214)确立第二待机电压，该第二位线(214)耦接至该二个PMOS存取晶体管(204)的另一个的第二源极/漏极端(232)，该第二待机电压高于该引发漏电电压。
4.根据权利要求3所述的方法，其中，该引发漏电电压是在0.0伏特与由该二个NMOS驱动晶体管(206、208)所使用的供应电压之间。
5.根据权利要求4所述的方法，其中，该引发漏电电压是该供应电压的一半。
6.根据权利要求3所述的方法，其中：
该第一待机电压对应于由该二个NMOS驱动晶体管(206、208)所使用的供应电压；以及
该第二待机电压对应于该供应电压。
7.根据权利要求3所述的方法，其中，该第一待机电压等于该第二待机电压。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535445B1 (en) * | 2001-01-03 | 2003-03-18 | Cypress Semiconductor Corp. | Method of controlling a memory cell refresh circuit using charge sharing |
| EP1465200A1 (fr) * | 2003-04-02 | 2004-10-06 | Amara Amara | Cellule mémoire statique à accès aléatoire (SRAM), et unité mémoire à ultra basse consommation réalisée à partir de telles cellules |
| CN1595532A (zh) * | 2003-09-09 | 2005-03-16 | 台湾积体电路制造股份有限公司 | 随机存取存储单元/四晶体管随机存取存储单元及存储装置 |
| CN1604232A (zh) * | 2003-10-03 | 2005-04-06 | 国际商业机器公司 | 提高soi和体衬底的高速缓存容量的方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280387A (ja) | 1990-07-02 | 1992-10-06 | General Electric Co <Ge> | ニューラル・ネット層を含むシステム |
| US6731533B2 (en) * | 2000-10-31 | 2004-05-04 | Texas Instruments Incorporated | Loadless 4T SRAM cell with PMOS drivers |
| US6614124B1 (en) * | 2000-11-28 | 2003-09-02 | International Business Machines Corporation | Simple 4T static ram cell for low power CMOS applications |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535445B1 (en) * | 2001-01-03 | 2003-03-18 | Cypress Semiconductor Corp. | Method of controlling a memory cell refresh circuit using charge sharing |
| EP1465200A1 (fr) * | 2003-04-02 | 2004-10-06 | Amara Amara | Cellule mémoire statique à accès aléatoire (SRAM), et unité mémoire à ultra basse consommation réalisée à partir de telles cellules |
| CN1595532A (zh) * | 2003-09-09 | 2005-03-16 | 台湾积体电路制造股份有限公司 | 随机存取存储单元/四晶体管随机存取存储单元及存储装置 |
| CN1604232A (zh) * | 2003-10-03 | 2005-04-06 | 国际商业机器公司 | 提高soi和体衬底的高速缓存容量的方法 |
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