TWI493554B

TWI493554B - 快閃記憶體的感測放大器

Info

Publication number: TWI493554B
Application number: TW101141204A
Authority: TW
Inventors: Johnny Chan; Koying Huang
Original assignee: Winbond Electronics Corp
Priority date: 2012-11-06
Filing date: 2012-11-06
Publication date: 2015-07-21
Also published as: TW201419288A

Description

快閃記憶體的感測放大器

本發明是關於一種快閃記憶體，且特別是有關於快閃記憶體的感測放大器。

圖1是適用於如快閃記憶體之非揮發性記憶體技術的傳統感測放大器10的高階功能方塊示意圖。感測放大器10具有兩個分支，即：參考胞電流分支20與主要胞電流分支40。在參考胞電流分支20中，參考胞26決定參考胞電流，行負載(column load)22將參考胞電流轉換為電壓V_RC ，而汲極偏壓24則會將用於參考胞26的汲極電壓維持在適當的準位。在主要胞電流分支40中，操作上從快閃記憶胞之陣列中所選擇的主要胞46將基於儲存於其內的資料而決定主要胞電流，行負載42將主要胞電流轉換為電壓V_MC ，而汲極偏壓44則會將用於選擇記憶胞的汲極電壓維持在適當的準位。差動放大器30比較參考胞電壓V_RC 與主要胞電壓V_MC ，並且相依於V_RC 與V_MC 的相對值而在其輸出提供邏輯準位。

許多不同電路與裝置可能用於行負載22與42、汲極偏壓24與44、參考胞26、主要胞46的陣列，以及差動放大器30。圖2與圖3展示出兩種不同的實現方式。

圖2是基於圖1所展示之手段的傳統感測放大器110的電路圖。感測放大器110具有兩個分支，即：參考胞電流分支120與主要胞電流分支140。在參考胞電流分支120中，參考胞129決定參考胞電流，而金氧半導體場效應電晶體(MOSFET)負載125則會將參考胞電流轉換為電壓RIN。汲極偏壓電路由金氧半導體場效應電晶體122、123與126所組成，用以將用於參考胞129的汲極電壓維持在適當的準位。在參考胞電流分支120中另外的金氧半導體場效應電晶體包含有：參考YB選擇電晶體127、參考YA選擇電晶體128，以及閘極連接至參考字元線的參考胞129。在主要胞電流分支140中，從快閃記憶體陣列中所選擇的主要胞149會決定主要胞電流，且金氧半導體場效應電晶體負載145會將主要胞電流轉換為電壓SIN。汲極偏壓電路由金氧半導體場效應電晶體142、143與146所組成，用以將用於主要胞129的汲極電壓維持在適當的準位。在主要胞電流分支140中另外的金氧半導體場效應電晶體包括有：YB選擇電晶體147、YA選擇電晶體148，以及閘極連接至記憶體陣列字元線的主要胞149。差動放大器130比較參考胞電壓RIN與主要胞電壓SIN，並且相依於RIN與SIN的相對值而在其輸出提供邏輯準位(如，輸出數位資料(DIGITAL DATA))。

感測放大器110的運作如下。參考胞電流分支120的參考胞電流是由參考YB選擇電晶體127、參考YA選擇電晶體128以及特別是參考胞129所建立。電壓RIN由流經金氧半導體場效應電晶體負載125的參考胞電流所建立。一個預設的汲極電壓會建立在參考胞129的汲極。

主要胞電流分支140的主要胞電流由YB選擇電晶體147、YA選擇電晶體148以及特別是從快閃記憶胞之陣列裡所選擇的主要胞149所建立。若主要胞149之閘極上沒有電荷的話，則主要胞會對應至邏輯一(“1”)，且主要胞電流會基於導通程度較大的主要胞149而相對大。基於跨在金氧半導體場效應電晶體負載145的高電壓降，電壓SIN有往低跑的趨向，但跨在電晶體146的低電壓降卻會在主要胞149的汲極建立出預設汲極電壓。另一方面，若主要胞149之閘極上有負電荷的話，則主要胞149會對應至邏輯零(“0”)，且主要胞電流即使在主要胞149微弱地導通還是會變小或變為零。基於跨在金氧半導體場效應電晶體負載145的低電壓降，電壓SIN有往高的趨向，但跨在電晶體146的高電壓降卻會在主要胞149的汲極建立出預設汲極電壓。

電壓RIN與SIN分別施加於差動放大器130的正與負輸入。相依於RIN與SIN的相對值，差動放大器130的輸出數位資料(DIGITAL DATA)將表示為邏輯零(“0”)或邏輯一(“1”)。

圖3也是基於圖1所展示之手段的另一傳統感測放大器210的電路圖。感測放大器210有兩個分支，即：參考胞電流分支220與主要胞電流分支240。在參考胞電流分支220中，參考胞228決定參考胞電流，且電阻性負載221會將參考胞電流轉換為電壓RIN。汲極偏壓電路由金氧半導體場效應電晶體222、224與225所組成，用以將用於參考胞228的汲極電壓維持在適當的準位。金氧半導體場效應電晶體223是用於位元線的快充電晶體。在參考胞電流分支220中另外的金氧半導體場效應電晶體包含有：迷你陣列W-選擇電晶體226，迷你陣列Y-選擇電晶體227，以及閘極連接到迷你陣列字元線的參考胞228。在主要胞電流分支240中，從快閃記憶體陣列中所選擇的主要胞248會決定主要胞電流，且電阻性負載241會將主要胞電流轉換為電壓SIN。汲極偏壓電路由金氧半導體場效應電晶體242、244與245所組成，用以將用於主要胞248的汲極電壓維持在適當的準位。金氧半導體場效應電晶體243是用於位元線的快充電晶體。在主要胞電流分支240中另外的金氧半導體場效應電晶體包含有：W-選擇電晶體246，Y-選擇電晶體247，以及閘極連接到陣列字元線的選擇主要胞248。差動放大器230比較參考胞電壓RIN與主要胞電壓SIN，並且相依於RIN與SIN的相對值而在其輸出提供邏輯準位(如，輸出數位資料(DIGITAL DATA))。

圖4為說明感測放大器210用於抹除主要胞、參考胞以及程式化主要胞的汲極電流I_D 對應閘極電壓V_GATE 的示意圖。以5伏特的讀取閘極電壓(V_GATE )來說：對於程式化胞而言，汲極電流I_D 是零；且對於抹除胞而言，則是稍微超過100μA。對於參考胞而言，由於汲極電流I_D 是50μA，故感測放大器210可迅速地區別出歸於抹除胞超過100μA的電流與歸於程式化胞的零電流。這些數值為說明用的，因為實際數值係相依於特定的實施方式與所選擇的元件值。

本發明之一實施例提供一種感測放大器，用以感測儲存於快閃記憶體陣列之選擇記憶胞內的資料。所提的感測放大器包括：差動放大器、參考胞電流分支、主要胞電流分支，以及升壓電路。參考胞電流分支包括：參考胞；第一汲極偏壓部分，其耦接至參考胞；以及第一負載部分，其耦接至第一汲極偏壓部分與差動放大器的第一輸入。主要胞電流分支包括：選擇記憶胞；第二汲極偏壓部分，其耦接至選擇記憶胞；以及第二負載部分，其耦接至第二汲極偏壓部分與差動放大器的第二輸入。升壓電路包括：上拉部分，其耦接至差動放大器的第二輸入；以及下拉部分，其耦接至選擇記憶胞。

本發明另一實施例提供一種操作感測放大器的方法，其中感測放大器用以讀取儲存於快閃記憶體陣列之選擇記憶胞的資料，且所提之方法包括：啟動參考胞電流分支，參考胞電流分支包括：參考胞、耦接至參考胞的第一汲極偏壓部分，以及耦接至第一汲極偏壓部分與感測放大器之差動放大器的第一輸入的第一負載部分，其中一參考電壓被建立橫跨於第一負載部分；啟動主要胞電流分支，主要胞電流分支包括：選擇記憶胞、耦接至選擇記憶胞的第二汲極偏壓部分，以及耦接至第二汲極偏壓部分與差動放大器的第二輸入的第二負載部分，其中相依於儲存在選擇記憶胞內之資料的一感測電壓被建立橫跨於第二負載部分；啟動升壓電路，升壓電路包括：耦接至差動放大器之第二輸入的上拉部分，以及耦接至選擇記憶胞的下拉部分；施加所述參考電壓至差動放大器的第一輸入，並且施加所述感測電壓至差動放大器的第二輸入；以及根據差動放大器之第一輸入上的參考電壓與差動放大器之第二輸入上的感測電壓兩者之間的差異而從差動放大器提供一數位輸出準位。

本發明另一實施例提供一種感測放大器，用以感測儲存於快閃記憶體陣列之選擇記憶胞內的資料。所提之感測放大器包括：差動放大器、V_CC 電壓節點、V_SS 電壓節點、參考胞電流分支啟動訊號節點、第一胞選擇NMOS電晶體、第二胞選擇NMOS電晶體、參考胞浮動閘極金氧半導體場效應電晶體、第一PMOS電晶體開關、第一NMOS電晶體負載、第一NMOS電晶體可變傳導器、第一NMOS電晶體回授元件、第二PMOS電晶體開關、第一PMOS電晶體負載、主要胞電流分支啟動訊號節點、第三胞選擇NMOS電晶體、第四胞選擇NMOS電晶體、主要胞浮動閘極金氧半導體場效應電晶體、第三PMOS電晶體開關、第二NMOS電晶體負載、第二NMOS電晶體可變傳導器、第二NMOS電晶體回授元件、第四PMOS電晶體開關、第二PMOS電晶體負載、升壓電路啟動訊號節點、第五PMOS電晶體開關、NMOS上拉電晶體、升壓電路偏壓節點，以及NMOS下拉電晶體。第一PMOS電晶體開關具有：源極，耦接至V_CC 電壓節點；閘極，耦接至參考胞電流分支啟動訊號節點；以及汲極。第一NMOS電晶體負載具有：汲極，耦接至第一PMOS電晶體開關的汲極；源極，耦接至差動放大器的正輸入；以及閘極，耦接至V_CC 電壓節點。第一NMOS電晶體可變傳導器具有：汲極，耦接至第一NMOS電晶體負載的源極；源極，透過第一與第二胞選擇NMOS電晶體以耦接至參考胞浮動閘極金氧半導體場效應電晶體；以及閘極。第一NMOS電晶體回授元件具有：一汲極，耦接至該第一NMOS電晶體可變傳導器的閘極；源極，耦接至V_SS 電壓節點；以及閘極，耦接至第一NMOS電晶體可變傳導器的源極。第二PMOS電晶體開關具有：源極，耦接至V_CC 電壓節點；閘極，耦接至參考胞電流分支啟動訊號節點；以及汲極。第一PMOS電晶體負載具有：源極，耦接至第二PMOS電晶體開關的汲極；汲極，耦接至第一NMOS電晶體回授元件的汲極；以及閘極，耦接至第一PMOS電晶體負載的汲極。主要胞浮動閘極金氧半導體場效應電晶體藉由第三與第四胞選擇NMOS電晶體而從浮動閘極金氧半導體場效應電晶體之陣列中被選擇。第三PMOS電晶體開關具有：源極，耦接至V_CC 電壓節點；閘極，耦接至主要胞電流分支啟動訊號節點；以及汲極。第二NMOS電晶體負載具有：汲極，耦接至第三PMOS電晶體開關的汲極；源極，耦接至差動放大器的負輸入；以及閘極，耦接至V_CC 電壓節點。第二NMOS電晶體可變傳導器具有：汲極，耦接至第二NMOS電晶體負載的源極；源極，透過第三與第四胞選擇NMOS電晶體以耦接至主要胞浮動閘極金氧半導體場效應電晶體；以及閘極。第二NMOS電晶體回授元件具有：汲極，耦接至第二NMOS電晶體可變傳導器的閘極；源極，耦接至V_SS 電壓節點；以及閘極，耦接至第二NMOS電晶體可變傳導器的源極。第四PMOS電晶體開關具有：源極，耦接至V_CC 電壓節點；閘極，耦接至主要胞電流分支啟動訊號節點，以及汲極。第二PMOS電晶體負載具有：源極，耦接至第四PMOS電晶體開關的汲極；汲極，耦接至第二NMOS電晶體回授元件的汲極；以及閘極，耦接至第二PMOS電晶體負載的汲極。第五PMOS電晶體開關具有：源極，耦接至V_CC 電壓節點；閘極，耦接至升壓電路啟動訊號節點；以及汲極。NMOS上拉電晶體具有：汲極，耦接至第五PMOS電晶體開關的汲極；源極，耦接至第二NMOS電晶體負載的源極；以及閘極，耦接至V_CC 電壓節點。NMOS下拉電晶體具有：源極，耦接至V_SS 電壓節點；汲極，耦接至第二NMOS電晶體可變傳導器的源極；以及閘極，耦接至升壓電路偏壓節點。

高記憶體速度是所需的。舉例來說，在圖2所示的傳統感測放大器110中，若主要胞149之閘極上有負電荷的話，則主要胞149會對應至邏輯零(“0”)，且此主要胞會微弱地導通且主要胞電流是小的。感測放大器110的速度受限於需要充電至總體位元線容量以進而感測儲存於主要胞之”零”值的時間。圖5呈現對於邏輯零的感測時間，其是在參考電壓RIN穩定之後且於感測放大器(110)受感測放大器致能訊號而致能時開始。感測時間是電壓SIN在所指400處從零上升至與參考電壓RIN交叉之410處所需的時間。

圖6是實現較快感測時間之感測放大器510的電路圖。感測放大器510有兩個分支，即：參考胞電流分支520與主要胞電流分支540，其分別地提供各自的電壓SAINR與SAIN至差動放大器530的正與負輸入。在參考胞電流分支520中，參考胞529會決定參考胞電流，且以操作在飽和區之N通道金氧半導體場效應電晶體(“NMOS電晶體”)525為例子的負載元件會將參考胞電流轉換為參考電壓SAINR。NMOS電晶體525的閘極耦接至V_CC ，而NMOS電晶體525的源極則耦接至差動放大器530的正輸入。汲極偏壓電路由金氧半導體場效應電晶體(“NMOS電晶體”)522、523與526所組成，用以將用於參考胞529的汲極電壓維持在一個適當的準位。NMOS電晶體526可為原生性(native)或具有低(low)臨限電壓(V_T )的NMOS電晶體，且NMOS電晶體526的汲極耦接至NMOS電晶體525的源極，而NMOS電晶體526的源極則耦接至由參考YB NMOS電晶體527、參考YA NMOS電晶體528以及閘極耦接至參考字元線(REFWL)之參考胞529所形成的串聯電路。NMOS電晶體523的閘極耦接至NMOS電晶體526 的源極，NMOS電晶體523的源極耦接至V_SS ，而NMOS電晶體523的汲極則耦接至NMOS電晶體526的閘極。PMOS電晶體522的汲極耦接至NMOS電晶體523的汲極，而PMOS電晶體522的閘極與汲極則耦接在一起。PMOS電晶體521與PMOS電晶體524為開關電晶體，用以控制參考胞分支520的啟/閉(on/off)狀態。為此目的，PMOS電晶體521的源極耦接至V_CC ，PMOS電晶體521的汲極耦接至PMOS電晶體522的源極，PMOS電晶體521的閘極則耦接至控制線，PMOS電晶體524的源極耦接至V_CC ，PMOS電晶體524的汲極耦接至NMOS電晶體525的汲極，而PMOS電晶體524的閘極則耦接至控制線。在主要胞電流分支540中，經由YB選擇NMOS電晶體547以及YA選擇NMOS電晶體548而從快閃記憶胞之陣列所選出的主要胞549會決定主要胞電流，而且以操作在飽和區之NMOS電晶體545為例子的負載元件會將主要胞電流轉換為主要電壓SAIN。NMOS電晶體545的閘極耦接至V_CC ，而NMOS電晶體545的源極則耦接至差動放大器530的負輸入。汲極偏壓電路由金氧半導體場效應電晶體542、543與546所組成，用以將用於主要胞549的汲極電壓維持在一個適當的準位。原生性NMOS電晶體546的汲極耦接至NMOS電晶體545的源極，原生性NMOS電晶體546的源極耦接至由YB選擇NMOS電晶體547、YA選擇NMOS電晶體548以及閘極耦接至字元線WL之主要胞549所形成的串聯電路。NMOS電晶體543的閘極耦接至NMOS電晶體546的源極，NMOS電晶體543的源極耦接至V_SS ，而NMOS電晶體543的汲極耦接至NMOS電晶體546的閘極。PMOS電晶體542的汲極耦接至NMOS電晶體543的汲極，而PMOS電晶體542的閘極與汲極則耦接在一起。PMOS電晶體541與PMOS電晶體544為開關電晶體，用以控制主要胞分支540的啟/閉狀態。為此目的，PMOS電晶體541的源極耦接至V_CC ，PMOS電晶體541的汲極耦接至PMOS電晶體542的源極，PMOS電晶體541的閘極耦接至控制線，PMOS電晶體544的源極耦接至V_CC ，PMOS電晶體544的汲極耦接至NMOS電晶體545的汲極，而PMOS電晶體544的閘極則耦接至控制線。

圖6也展示了升壓電路550，用以增進感測放大器510的感測速度。升壓電路550包括上拉部份，其例示性地使用PMOS電晶體552來控制上拉時間，並且使用操作在飽和區的NMOS電晶體554以提供充電電流給位元線感測。PMOS電晶體552的閘極耦接至訊號線，PMOS電晶體552的源極耦接至V_CC ，而PMOS電晶體552的汲極則耦接至NMOS電晶體554的汲極。NMOS電晶體554的閘極耦接至V_CC ，而NMOS電晶體554的源極則耦接至用於作為主要胞電流分支540之負載元件的NMOS電晶體545的源極。PMOS電晶體552與NMOS電晶體554的尺寸經設計以使得其上拉強度(能力)例示性地為行負載NMOS電晶體545之上拉強度(能力)的兩倍。升壓電路550也包括下拉部分，其例示性地使用NMOS電晶體556，NMOS電晶體556的閘極耦接至V_BIAS ，NMOS電晶體556的源極耦接至V_SS ，而NMOS電晶體556的汲極則耦接至位元線並透過YB與YA選擇NMOS電晶體547與548以耦接至主要胞549。NMOS電晶體556的尺寸經設計以使得其下拉強度(能力)例示性地為主要胞549之下拉強度(能力)的兩倍(當主要胞549沒有儲存電荷(即，邏輯一“1”)時)。電壓V_BIAS 控制NMOS電晶體556產生兩倍開啟胞電流(ON cell current)，藉以消除來自上拉部分之額外兩次上拉的直流準位。

升壓電路550的效果繪示於圖7中，圖7呈現出邏輯零的感測時間，即SAIN(“0”)。SAIN(“1”)也完整的呈現出，但既然它從不會與SAINR交叉，則用以感測邏輯“1”不會有速度的考量。感測操作會始於設置(assert)以致能參考胞電流分支520，並且於參考電壓SAINR穩定之後，以進而再藉由設置(assert)以致能主要胞電流分支540。感測時間是電壓SAIN在所指600處從零上升至與參考電壓SAINR交叉之610處所需的時間。

帶有升壓電路550的感測放大器510操作如下。基於參考YB電晶體NMOS電晶體527、參考YA電晶體NMOS電晶體528以及特別是參考胞529，訊號會建立參考胞電流於參考電流分支520中。特別地，當處於低態時時，PMOS電晶體521會被導通以啟動汲極偏壓電路，而且PMOS電晶體524也會被導通以透過NMOS電晶體525建立參考胞電流。跨在NMOS電晶體525的電壓降會建立出電壓SAINR以施加至差動放大器530。用於參考胞529的預設汲極偏壓會基於排列成回授電路的PMOS電晶體522、NMOS電晶體523以及原生性NMOS電晶體526而被維持在一個預設容忍範圍內，其中排列而成的回授電路會按照以下方式而將用於參考胞529的預設汲極偏壓維持在一個預設容忍範圍內。在原生性NMOS電晶體526之源極的偏壓會被施加至NMOS電晶體523的閘極。若偏壓有增加的傾向，NMOS電晶體523有增強導通的傾向，由此減少施加於NMOS電晶體526之閘極的電壓。NMOS電晶體526轉而更微弱地導通，由此將可使得偏壓恢復到預設的準位。另一方面，若偏壓有減少的傾向，NMOS電晶體523有更微弱地導通的傾向，由此增加施加於NMOS電晶體526之閘極的電壓。NMOS電晶體526轉而更增強地導通，由此將可使得偏壓恢復到預設的準位。

在參考胞電流分支520被啟動之後，基於YB選擇NMOS電晶體547、YA選擇NMOS電晶體548以及尤其是主要胞549，訊號會建立主要胞電流於主要胞電流分支540中。特別地，當處於低態時，PMOS電晶體541會被導通以啟動汲極偏壓電路，而且PMOS電晶體544也會被導通以透過NMOS電晶體545建立主要胞電流。跨在NMOS電晶體545的電壓降會建立出電壓SAIN以施加於差動放大器530。此外，訊號會被設置而處於低態，藉以導通PMOS電晶體552來啟動升壓電路550的上拉部分。此外，電壓V_BIAS 會被施加於NMOS電晶體556以啟動升壓電路550的下拉部分。主要胞電流分支540與升壓電路550的上拉與下拉部分可依需求而同時啟動或者在不同的時間啟動，藉以達到加快感測速度以及避免任何感測過衝效應(sensing overshoot effect)的預期結果。用於主要胞549的預設汲極偏壓會基於排列成回授電路的PMOS電晶體542、NMOS電晶體543以及原生性NMOS電晶體546而被維持在一個預設容忍範圍內，無關乎主要胞549內所儲存的電荷狀態為何。在原生性NMOS電晶體546之源極的偏壓會被施加至NMOS電晶體543的閘極。若偏壓有增加的傾向，NMOS電晶體543有增強導通的傾向，由此減少施加於NMOS電晶體546之閘極的電壓。NMOS電晶體546轉而更微弱地導通，由此將可使得偏壓恢復到預設的準位。另一方面，若偏壓有減少的傾向，NMOS電晶體543有更微弱地導通的傾向，由此增加施加於NMOS電晶體546之閘極的電壓。NMOS電晶體546轉而更增強地導通，由此將可使得偏壓恢復到預設的準位。

電壓SAINR與SAIN分別被施加至差動放大器530的正與負輸入。電壓SAINR等於V_CC 減去跨在PMOS電晶體524的電壓降以及特別是跨在NMOS電晶體525的電壓降，而電壓SAIN等於V_CC 減去跨在PMOS電晶體544的電壓降以及特別是跨在NMOS電晶體545的電壓降。根據SAINR與SAIN的相對值，差動放大器(530)的輸出數位資料將表示為邏輯零(“0”)或邏輯一(“1”)。

圖8呈現出升壓電路550(圖6)如何以分壓器原理運作以加速感測運作。標記“Z PU”代表在主要胞電流分支中之負載的上拉阻抗，以及也代表在升壓電路550之上拉部分中的NMOS電晶體554的上拉阻抗。標記“Z PD0”代表在主要胞電流分支之記憶體元件儲存負電荷(即，邏輯“0”)在其浮動閘極上的下拉阻抗。標記“Z PD1”代表在主要胞電流分支中之記憶體元件未儲存電荷(即，邏輯“1”)在其浮動閘極上的下拉阻抗。標記“Z PD1”也代表著升壓電路550之下拉部分中的NMOS電晶體556的下拉阻抗。電容706、718、726以及738代表位元線電容。

圖示700代表當記憶胞149無電荷在其浮動閘極(邏輯“1”)時之感測放大器110(圖2)的主要胞電流分支140。上拉阻抗702代表NMOS電晶體145，而下拉阻抗一704代表無電荷在其浮動閘極的記憶胞149(加上選擇NMOS電晶體147與148的小附加阻抗)。V_OUT-1 描述成方程式：V _OUT
-1 =V _DD *(Z _PD 1/(Z _PU +Z _PD 1)) (1)

而且，主要胞電流分支140的阻抗Z140描述成方程式：Z 140=Z _PU +Z _PD 1 (2)

圖示710代表當記憶胞549無電荷在其浮動閘極(邏輯“1”)之感測放大器510(圖6)的主要胞電流分支540。上拉阻抗715代表NMOS電晶體545，而下拉組抗一716代表無電荷在其浮動閘極的記憶胞549(加上選擇NMOS電晶體547與548的小附加阻抗)。升壓電路550之上拉部分的 NMOS電晶體554表示為上拉阻抗711與713，因為其(上拉)強度(能力)是NMOS電晶體545之(上拉)強度的兩倍。升壓電路550之下拉部分的NMOS電晶體556表示為下拉阻抗712與714，因為其(下拉)強度(能力)是記憶胞549之(下拉)強度的兩倍。V_OUT-1 描述成方程式：V _OUT
-1 =V _DD *((Z _PD 1/3)/((Z _PU /3)+(Z _PD 1/3))=V _DD *(Z _PD 1/(Z _PU +Z _PD 1)) (3)

而且，主要胞電流分支540的阻抗Z540描述成方程式：Z 540=(Z _PU /3)+(Z _PD 1/3) (4)

因此，當感測邏輯“1”時，比較方程式(1)與(3)，V_OUT-1 對於感測放大器110與感測放大器510是相同的，但比較方程式2與4可知，基於主要胞電流分支540中之較低阻抗Z540的緣故，故而感測時間較快。雖然用於感測邏輯“1”之較快的感測時間無法決定出感測放大器的感測時間，但相同的原理也適用於感測邏輯“0”。

圖示720代表當記憶胞149有負電荷在其浮動閘極(邏輯“0”)之感測放大器110(圖2)的主要胞電流分支140。上拉阻抗722代表NMOS電晶體145，而下拉阻抗零724代表有負電荷在其浮動閘極之記憶胞149(加上選擇NMOS電晶體147與148的小附加阻抗)。V_OUT-1 以描述成方程式：V _OUT
-0 =V _DD *(Z _PD 0/(Z _PU +Z _PD 0)) (5)

而且，主要胞電流分支140的阻抗Z140描述成方程式：Z 140=Z _PU +Z _PD 0 (6)

圖示730代表當記憶胞549有負電荷在其浮動閘極(邏輯“0”)之感測放大器510(圖6)的主要胞電流分支540。上拉阻抗735代表NMOS電晶體545，而下拉阻抗零736代表有負電荷在其浮動閘極之記憶胞549(加上選擇NMOS電晶體547與548的小附加阻抗)。升壓電路550之上拉部分的NMOS電晶體554表示為上拉阻抗731與733，因為其(上拉)強度(能力)是NMOS電晶體545之(上拉)強度的兩倍。升壓電路550之下拉部分的NMOS電晶體556表示為下拉阻抗732與734，因為其(下拉)強度(能力)是記憶胞549之(下拉)強度的兩倍。然而，NMOS電晶體556的下拉阻抗小於兩倍的記憶胞549的下拉阻抗。V_OUT-0 描述成方程式：V _OUT
-0 =V _DD *(Z 2/Z 1+Z 2) (7)

其中，Z 1=Z _PU /3；以及Z 2=(Z _PD 1*Z _PD 1*Z _PD 0)/((Z _PD 1*Z _PD 1)+(Z _PD 1*ZPD 0))

而且，主要胞電流分支540的阻抗Z540描述成方程式：Z 540=Z 1+Z 2 (8)

因此，當感測邏輯“0”時，比較方程式(5)與(7)，感測放大器510的V_OUT-0 比感測放大器110的相同電壓稍微低一些。然而，因為SAIN仍然會橫跨SAINR，故感測仍可實現，儘管以較少感測容忍限度(lesser sense margin)，其仍可能考慮達到好的電路設計。然而，更重要的是，比較方程式(6)與(8)，感測時間因為在主要胞電流分支540中的較低阻抗Z540而更快。基此，感測邏輯“0”的較快感測時間將決定感測放大器的感測時間。

升壓電路550的好處可顯見於圖9。因為SIN相對慢的上升時間，表示於圖810的零感測時間相對長。如圖860所示，比較在圖860中對應於SAIN曲線的時間標示830以及在圖810中對應於SIN曲線的時間標示850，升壓電路550在SAIN上產生較快的上升時間。

在此針對邏輯零(“0”)所描述的特定強度僅為說明之用，即三倍(3X)上拉與兩倍(2X)下拉。實現增進對邏輯零之感測時間一致的其他強度亦可隨需求而適用。

儘管圖6之感測放大器510使用時間訊號與V_BIAS ，但其他給予訊號的來源(包括非時間來源)，若需要即可使用。PMOS電晶體552的閘極可接地，藉以使得PMOS電晶體552保持致能，而且V_BIAS 可連續地施加至NMOS電晶體556。相似地，與可接地，藉以使得參考胞電流分支520與主要胞電流分支540保持致能。

若需求較大的感測容忍範圍，訊號與V_BIAS 實際上可於儲存零值的SAIN橫越SAINR之後被控制以從電路中將升壓電路550移除，藉以回復原本的感測容忍範圍。如圖10所示，與V_BIAS 僅在“0”感測之後被移除，藉以使得升壓電路550停止啟動，且SAIN從所指的900處上升，從而回復原本的感測容忍範圍。如圖9所示，相同增進“0”感測時間可以實現在圖7所示之訊號與V_BIAS ，但全感測容忍範圍另外被回復在大約時間標示840。

發明說明包括在此提出說明之應用與好處，且不限制於本發明的範圍，其範圍在申請專利範圍中提出。本領域具有通常知識者透過研讀此專利文件了解實施例之各種元件實用的變化與相等元件，可變化與修改在此揭露之實施例。當電路被特別地以PMOS電晶體與NMOS電晶體描述時，金氧半導體場效應電晶體(P通道或N通道)的種類在一些狀況下可改變。雖然負載以NMOS電晶體的形式被描述，其他類型的負載也可使用，例如，電阻器、PMOS電晶體以及電流鏡。汲極偏壓電路可依需求變化，且不同類型的參考胞、選擇電晶體以及記憶胞可被使用。更進一步，特殊值在此給定用以說明，可視需求變化。在此實施例揭露之此些與其他變化與修改，包括實施例的不同的元件的變化與相同，在不背離本發明的範圍與精神可達成，包括以下發明範圍所提出的發明。

10、110、210、510‧‧‧感測放大器

20、120、220、520‧‧‧參考胞電流分支

30、130、230、530‧‧‧差動放大器

40、140、240、540‧‧‧主要胞電流分支

550‧‧‧升壓電路

22、42‧‧‧行負載

24、44‧‧‧汲極偏壓

26、129、228、529：參考胞

46、149、248、549‧‧‧主要胞

121~128、141~148、222~227、242~247、521~528、541~548、552、554、556‧‧‧MOS電晶體

221、241‧‧‧電阻性負載

700、710、720、730‧‧‧等效電路圖示

810、860、870‧‧‧解說圖示

702、704、722、724、711~716、731~736‧‧‧阻抗

706、718、726、738‧‧‧電容

V_RC 、V_MC 、SIN、RIN、V_OUT-0 、V_OUT-1 、SAIN、SAINR‧‧‧電壓

V_GATE ‧‧‧閘極電壓

I_D ‧‧‧汲極電流

V_CC 、V_SS ‧‧‧電壓節點

、、、V_BIAS ‧‧‧訊號

600、610、820、830、840、850、900‧‧‧所指處

圖1是用於快閃記憶體的感測放大器的功能方塊圖。

圖2是圖1中感測放大器的一個實施方式示意圖。

圖3是圖1中感測放大器的另一個實施方式示意圖。

圖4是有助對圖3中感測放大器之運作解釋的示意圖。

圖5是有助對圖2中感測放大器之感測時間解釋的示意圖。

圖6是有升壓電路之感測放大器的例示性實施電路示意圖。

圖7是有助對圖6中感測放大器之感測時間解釋的示意圖。

圖8是有助對圖6中感測放大器之快速感測時間解釋的功能方塊圖。

圖9是多種實施方式之感測放大器的相對效能示意圖。

圖10是有助對感測限度解釋的示意圖。

510‧‧‧感測放大器

520‧‧‧參考胞電流分支

530‧‧‧差動放大器

540‧‧‧主要胞電流分支

550‧‧‧升壓電路

529‧‧‧參考胞

549‧‧‧主要胞

521~528、541~548、552、554、556‧‧‧MOS電晶體

SAIN、SAINR‧‧‧電壓

V_CC 、V_SS ‧‧‧電壓節點

、、、V_BIAS ‧‧‧訊號

Claims

一種感測放大器，用以感測儲存於快閃記憶體陣列之選擇記憶胞內的資料，該感測放大器包括：一差動放大器；一參考胞電流分支，包括：一參考胞；一第一汲極偏壓部分，耦接至該參考胞；以及一第一負載部分，耦接至該第一汲極偏壓部分與該差動放大器的一第一輸入；一主要胞電流分支，包括：一選擇記憶胞；一第二汲極偏壓部分，耦接至該選擇記憶胞；以及一第二負載部分，耦接至該第二汲極偏壓部分與該差動放大器的一第二輸入；以及一升壓電路，包括：一上拉部分，耦接至該差動放大器的該第二輸入；以及一下拉部分，耦接至該選擇記憶胞。
如申請專利範圍第1項所述之感測放大器，更包括：一升壓啟動訊號節點；以及一偏壓節點；其中，該升壓電路的該上拉部分包括：一金氧半導體場效應上拉電晶體，其閘極耦接至該升壓啟動訊號節點；以及其中，該升壓電路的該下拉部分包括：一金氧半導體場效應下拉電晶體，其閘極耦接至該偏壓節點。
如申請專利範圍第2項所述之感測放大器，其中：該第二負載部分包括：一金氧半導體場效應負載電晶體，其具有預設的上拉強度；該金氧半導體場效應上拉電晶體所具有的上拉強度大於該金氧半導體場效應負載電晶體的上拉強度；以及該金氧半導體場效應下拉電晶體具有一下拉強度，以實質上補償來自該金氧半導體場效應上拉電晶體在該主要胞電流支路中之直流電壓準位的任何改變。
如申請專利範圍第3項所述之感測放大器，其中：該金氧半導體場效應上拉電晶體的上拉強度是該金氧半導體場效應負載電晶體之上拉強度的兩倍；以及該金氧半導體場效應下拉電晶體的下拉強度是處於邏輯“1”狀態之記憶胞的下拉強度的兩倍。
如申請專利範圍第1項所述之感測放大器，更包括：一升壓啟動訊號節點，耦接至該升壓電路的該上拉部分；以及一偏壓節點，耦接至該升壓電路的該下拉部分。
一種操作感測放大器的方法，該感測放大器用以讀取儲存於快閃記憶體陣列之選擇記憶胞的資料，該方法包括：啟動一參考胞電流分支，該參考胞電流分支包括：一參考胞；一第一汲極偏壓部分，耦接至該參考胞；以及一第一負載部分，耦接至該第一汲極偏壓部分與該感測放大器之一差動放大器的一第一輸入，其中一參考電壓被建立橫跨於該第一負載部分；啟動一主要胞電流分支，該主要胞電流分支包括：一選擇記憶胞；一第二汲極偏壓部分，耦接至該選擇記憶胞；以及一第二負載部分，耦接至該第二汲極偏壓部分與該差動放大器的一第二輸入，其中相依於儲存在該選擇記憶胞內之資料的一感測電壓被建立橫跨於該第二負載部分；啟動一升壓電路，該升壓電路包括：一上拉部分，耦接至該差動放大器的該第二輸入；以及一下拉部分，耦接至該選擇記憶胞；施加該參考電壓至該差動放大器的該第一輸入，並且施加該感測電壓至該差動放大器的該第二輸入；以及根據該差動放大器之該第一輸入上的該參考電壓與該差動放大器之該第二輸入上的該感測電壓兩者之間的差異而從該差動放大器提供一數位輸出準位。
如申請專利範圍第6項所述之方法，其中啟動該參考胞電流分支的步驟在啟動該主要胞電流分支的步驟之前，且啟動該主要胞電流分支的步驟與啟動該升壓電路的步驟實質上同時發生。
如申請專利範圍第6項所述之方法，其中該升壓電路建立一預設零感測時間，且該方法更包括：於該預設零感測時間，實質上停止啟動該升壓電路。
一種感測放大器，用以感測儲存於快閃記憶體陣列之選擇記憶胞的資料，該感測放大器包括：一差動放大器；一V_CC 電壓節點；一V_SS 電壓節點；一參考胞電流分支啟動訊號節點；一第一胞選擇NMOS電晶體；一第二胞選擇NMOS電晶體；一參考胞浮動閘極金氧半導體場效應電晶體；一第一PMOS電晶體開關，其具有：一源極，耦接至該V_CC 電壓節點；一閘極，耦接至該參考胞電流分支啟動訊號節點；以及一汲極；一第一NMOS電晶體負載，其具有：一汲極，耦接至該第一PMOS電晶體開關的汲極；一源極，耦接至該差動放大器的正輸入；以及一閘極，耦接至該V_CC 電壓節點；一第一NMOS電晶體可變傳導器，其具有：一汲極，耦接至該第一NMOS電晶體負載的源極；一源極，透過該第一與該第二胞選擇NMOS電晶體以耦接至該參考胞浮動閘極金氧半導體場效應電晶體；以及一閘極；一第一NMOS電晶體回授元件，其具有：一汲極，耦接至該第一NMOS電晶體可變傳導器的閘極；一源極，耦接至該V_SS 電壓節點；以及一閘極，耦接至該第一NMOS 電晶體可變傳導器的源極；一第二PMOS電晶體開關，其具有：一源極，耦接至該V_CC 電壓節點；一閘極，耦接至該參考胞電流分支啟動訊號節點；以及一汲極；一第一PMOS電晶體負載，其具有：一源極，耦接至該第二PMOS電晶體開關的汲極；一汲極，耦接至該第一NMOS電晶體回授元件的汲極；以及一閘極，耦接至該第一PMOS電晶體負載的汲極；一主要胞電流分支啟動訊號節點；一第三胞選擇NMOS電晶體；一第四胞選擇NMOS電晶體；一主要胞浮動閘極金氧半導體場效應電晶體，其藉由該第三與該第四胞選擇NMOS電晶體而從浮動閘極金氧半導體場效應電晶體之陣列中被選擇；一第三PMOS電晶體開關，其具有：一源極，耦接至該V_CC 電壓節點；一閘極，耦接至該主要胞電流分支啟動訊號節點；以及一汲極；一第二NMOS電晶體負載，其具有：一汲極，耦接至該第三PMOS電晶體開關的汲極；一源極，耦接至該差動放大器的一負輸入；以及一閘極，耦接至該V_CC 電壓節點；一第二NMOS電晶體可變傳導器，其具有：一汲極，耦接至該第二NMOS電晶體負載的源極；一源極，透過該第三與該第四胞選擇NMOS電晶體以耦接至該主要胞浮動閘極金氧半導體場效應電晶體；以及一閘極；一第二NMOS電晶體回授元件，其具有：一汲極，耦接至該第二NMOS電晶體可變傳導器的閘極；一源極，耦接至該V_SS 電壓節點；以及一閘極，耦接至該第二NMOS電晶體可變傳導器的源極；一第四PMOS電晶體開關，其具有：一源極，耦接至該V_CC 電壓節點；一閘極，耦接至該主要胞電流分支啟動訊號節點，以及一汲極；一第二PMOS電晶體負載，其具有：一源極，耦接至該第四PMOS電晶體開關的汲極；一汲極，耦接至該第二NMOS電晶體回授元件的汲極；以及一閘極，耦接至該第二PMOS電晶體負載的汲極；一升壓電路啟動訊號節點；一第五PMOS電晶體開關，其具有：一源極，耦接至該V_CC 電壓節點；一閘極，耦接至該升壓電路啟動訊號節點；以及一汲極；一NMOS上拉電晶體，其具有：一汲極，耦接至該第五PMOS電晶體開關的汲極；一源極，耦接至該第二NMOS電晶體負載的源極；以及一閘極，耦接至該V_CC 電壓節點；一升壓電路偏壓節點；以及一NMOS下拉電晶體，其具有：一源極，耦接至該V_SS 電壓節點；一汲極，耦接至該第二NMOS電晶體可變傳導器的源極；以及一閘極，耦接至該升壓電路偏壓節點。