KR970076876A - 외부신호를 샘플링하는 레지스터회로 - Google Patents
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- G11C27/02—Sample-and-hold arrangements
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도에 메모리 장치에 있어서 외부신호를 샘플링하는 레지스터에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
셋업시간의 길고 짧음에 관계없이 셋업마진을 확보할 수 있는 레지스터회로를 제공함에 있다.
3. 발명의 해결방법의 요지
외부신호를 샘플링하기 위한 레지스터회로는 입력단자와 제1라인사이에 접속되고, 상기 외부신호와 외부클럭신호에 응답하여 구동되는 제1제어부와; 셋업마진을 확보하기 위하여, 상기 외부클럭신호를 소정시간 지연하기 위한 지연회로부와; 상기 제1라인과 출력단자사이에 접속되고, 사이기 제1라인에 유기되는 신호와 상기 지연된 외부클럭신호에 응답하여 샘플링하는 제2제어부를 구비하여 제1레벨로 천이하는 상기 외부클럭신호에 응답하여 상기 외부신호를 상기 출력단자에 전송한후 래치하는 것을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 실시예에 따라 샘플링동작을 수행하기 위한 레지스터회로도, 제5도는 제4도에 대한 타이밍도.
Claims (11)
- 외부신호를 샘플링하기 위한 레지스터회로에 있어서 : 입력단자와 제1라인사이에 접속되고, 상기 외부신호와 외부클럭신호에 응답하여 구동되는 제1제어부와; 셋업마진을 확보하기 위하여, 상기 외부클럭신호를 소정시간 지연하기 위한 지연회로부와; 상기 제1라인과 출력단자사이에 접속되고, 상기 제1라인에 유기되는 신호와 상기 지연된 외부클럭신호에 응답하여 샘플링하는 제2제어부를 구비하여 제1레벨로 천이하는 상기 외부클럭 신호에 응답하여 상기 외부신호를 상기 출력단자에 전송한후 래치하는 것을 특징으로 하는 레지스터회로.
- 제1항에 있어서, 제1제어부는 상기 외부클럭신호와 상기 외부신호를 두 입력으로 하여 이에 상응하는 신호를 상기 제1라인에 제공하는 낸드게이트로 구성됨을 특징으로 하는 레지스터회로.
- 제1항에 있어서, 제2제어부는 상기 제1라인에 유기되는 신호의 반전된 신호를 상기 지연된 외부클럭신호에 응답하여 상기 출력단자에 제공하는 트라이 스테이트 인버어터로 구성됨을 특징으로 하는 레지스터회로.
- 제1항에 있어서, 상기 레지스터회로는 상기 제1라인을 1레벨의 전압으로 프리차아지시키기 위한 제1트랜지스터를 더 구비함을 특징으로 하는 레지스터회로.
- 제4항에 있어서, 상기 제1트랜지스터는 그라운드 레벨의 전비전압에 접속된 게이트와, 전원전압에 접속된 소오스와, 상기 제1라인에 접속된 드레인을 가지는 피모오스 트랜지스터임을 특징으로 하는 레지스터회로.
- 제4항에 있어서, 상기 제1트랜지스터는 전원전압에 각기 접속된 게이트 및 드레인과, 상기 제1라인에 접속된 소오스를 가지는 엔모오스 트랜지스터임을 특징으로 하는 레지스터회로.
- 제4항에 있어서, 상기 제1레벨의 전압은 하이레벨의 전압임을 특징으로 하는 레지스터회로.
- 제1항에 있어서, 상기 외부클럭신호와 상기 지연된 외부클럭신호는 서로 상보된 신호이며, 상기 래치동작 시에는 동시에 소정시간동안 안에이블되는 신호임을 특징으로 하는 레지스터회로.
- 외부신호를 외부클럭신호에 응답하여 샘플링하기 위한 레지스터회로에 있어서 : 상기 외부신호와 사이기 외부클럭신호를 두 입력으로 하여 이에 상응하는 신호를 제1라인에 제공하는 낸드게이트와; 셋업마진을 확보하기 위하여, 상기 외부클럭신호를 소정시간 지연하기 위한 지연회로부와; 상기 제1라인을 하이레벨의 전압으로 프리차아지시키기 위한 제1트랜지스터와, 상기 제1라인에 유기되는 신호의 반전된 신호를 상기 지연된 외부클럭신호에 응답하여 출력단자에 제공하는 트라이 스테이트 인버어터를 적어도 구비하고, 제1레벨로 천이하는 상기 외부클럭신호에 응답하여 상기 외부신호를 상기 출력단자에 전송한후 래치하는 것을 특징으로 하는 레지스터회로.
- 제9항에 있어서, 상기 제1트랜지스터는 상기 그라운드 레벨의 접지전압에 접속된 게이트와, 전원전압에 접속된 소오스와, 상기 제1라인에 접속된 드레인을 가지는 피모오스 트랜지스터임을 특징으로 하는 레지스터회로.
- 제9항에 있어서, 상기 제1트랜지스터는 전원전압에 각기 접속된 게이트 및 드레인과, 상기 제1라인에 접속된 소오스를 가지는 엔모오스 트랜지스터임을 특징으로 하는 레지스터회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960017585A KR0182981B1 (ko) | 1996-05-23 | 1996-05-23 | 외부신호를 샘플링하는 레지스터회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960017585A KR0182981B1 (ko) | 1996-05-23 | 1996-05-23 | 외부신호를 샘플링하는 레지스터회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970076876A true KR970076876A (ko) | 1997-12-12 |
| KR0182981B1 KR0182981B1 (ko) | 1999-04-15 |
Family
ID=19459596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960017585A KR0182981B1 (ko) | 1996-05-23 | 1996-05-23 | 외부신호를 샘플링하는 레지스터회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0182981B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316718B1 (ko) * | 1999-12-13 | 2001-12-12 | 윤종용 | 데이터 스큐에 둔감한 데이터 수신기 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101062853B1 (ko) | 2009-07-01 | 2011-09-07 | 주식회사 하이닉스반도체 | 반도체 장치의 데이터 샘플링 회로 |
-
1996
- 1996-05-23 KR KR1019960017585A patent/KR0182981B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316718B1 (ko) * | 1999-12-13 | 2001-12-12 | 윤종용 | 데이터 스큐에 둔감한 데이터 수신기 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0182981B1 (ko) | 1999-04-15 |
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