TWI806094B

TWI806094B - 積體電路及其上電復位電路

Info

Publication number: TWI806094B
Application number: TW110125552A
Authority: TW
Inventors: 楊尚輯; 池振聖; 林建旭
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-08-13
Filing date: 2021-07-12
Publication date: 2023-06-21
Also published as: US11502679B2; CN114142840A; US20220052683A1; TW202207627A

Abstract

一種具有上電復位電路的積體電路，包含反相電路、疊接電路、阻抗元件及內部電路。反相電路電性連接於第一供電節點及第二供電節電之間。疊接電路包含n個電晶體，其中n為1至N的正整數，且電性連接於第一供電節點及反相電路的輸入節點之間。阻抗元件電性連接於反相電路的輸入節點及第二供電節點之間。當輸入節點和第一供電節點之間的跨壓大於疊接電路的閥值電壓時，疊接電路內之疊接電晶體將輸入節點之電壓上拉至高於觸發點電壓。內部電路電性連接於第一供電節點及第二供電節點之間，用以響應於反相電路所輸出的上電復位訊號。

Description

積體電路及其上電復位電路

本揭示內容關於一種低電壓積體電路，且關於一種適合應用於該此類電路的上電復位電路。

積體電路根據低電源電壓的運作方式被製造。電源供應電壓通常會被施加到積體電路晶片之電源軌（power rails）的接腳上，該接腳用以運送供應電源（即，電路上的VDD）。供應電源通常是正電壓，而接地電壓通常被記為VSS。連接於電源軌的接腳又被稱為供電接腳。

許多積體電路利用連接於供電接腳（如：供電接腳或電源軌）的上電復位（power-on-reset，POR）電路，以在一個掉電事件（power down event）發生後，偵測跨接於接腳或電源軌的供應電源的恢復，並且產生一個控制訊號（通常被稱為上電復位訊號）。內部電路會響應於上電復位訊號的脈衝，在電源恢復時為內部電路建立一個已知狀態（如：重置或初始）。

電源供應電壓可能會因為各種原因而中斷，且可能隨著時間或電壓的斜率而上升或下降。時間或電壓的斜率可由微秒/伏特（µsec / V）為單位，並且隨著電源在重置期間的波動而出現峰值和谷值。

隨著積體電路之供電電源的規格值下降到3.3伏特以下，要實現一種穩定的上電復位電路變得越來越複雜。

因此，一種應用於積體電路且穩定的上電復位電路是被期望的，其可以覆蓋（cover）任何的供電電源斜率，且能運作於低電壓、並在製程/電壓/溫度（PVT）變化時仍保持一致性。

以下說明一種能產生控制訊號（如：上電復位訊號）的電路，其響應於第一供電節點及第二供電節點之間的跨壓變化，且運作於低電源電壓，以及於製程/電壓/溫度（PVT）變化時仍保持穩定。

本揭示內容係關於一種電路，用以根據第一供電節點（如：第一電源軌）及第二供電節點（如：第二電源軌）之間的一跨壓產生一控制訊號。電路包含P通道電晶體、N通道電晶體及阻抗元件。P通道電晶體具有閘極、源極及汲極。P通道電晶體之源極電性連接於第一供電節點。P通道電晶體之汲極則電性連接於輸出節點。N通道電晶體具有閘極、源極及汲極。N通道電晶體之閘極係電性連接於P通道電晶體之閘極。N通道電晶體之汲極電性連接於輸出節點。N通道電晶體之源極電性連接於第二供電節點。阻抗元件電性連接於P通道電晶體之閘極及第二供電節點之間。疊接電路包含N個疊接P通道電晶體，其中n介於1至N之間的正整數，且大於或等於2。該些疊接P通道電晶體電性連接於第一供電節點及P通道電晶體之閘極之間。

本揭示內容還關於一種應用於上電復位的積體電路，具有第一供電節點及第二供電節點，包含反相電路、P通道電晶體、阻抗元件、疊接電路及內部電路。反相電路電性連接於第一供電節點及第二供電節點之間，且具有輸入節點及輸出節點。P通道電晶體電性連接於第一供電節點以及反相電路的輸入節點之間。阻抗元件電性連接於反相電路的輸入節點及第二供電節點之間。疊接電路用以在P通道電晶體上產生源極至基極電壓，以降低P通道電晶體相對於反相電路的一上拉驅動能力。內部電路電性連接於第一供電節點及第二供電節點之間，且用以根據反相電路的輸出節點上的脈衝，建立已知狀態。

本揭示內容還關於一種電路，用以根據一第一供電節點及一第二供電節點之間的一跨壓變化以產生一控制訊號。電路包含第一P通道電晶體、第一N通道電晶體、阻抗元件以及疊接電路。第一P通道電晶體具有閘極、源極及汲極。第一P通道電晶體之源極電性連接於第一供電節點。第一P通道電晶體之汲極則電性連接於輸出節點。第一N通道電晶體具有閘極、源極及汲極。第一N通道電晶體之閘極係直接連接於第一P通道電晶體之閘極。第一N通道電晶體之汲極電性連接於輸出節點。第一N通道電晶體之源極電性連接於第二供電節點。阻抗元件電性連接於第一P通道電晶體之閘極及第二供電節點之間。疊接電路包含第二P通道電晶體。第二P通道電晶體位於第一P通道電晶體之閘極及第一供電節點之間。疊接電路用以使第二P通道電晶體的源極至基極電壓低於第一P通道電晶體的一源極至基極電壓。

本揭示內容描述了具有第一供電節點和第二供應節點的積體電路。積體電路包括連接在第一供電節點和第二供電節點之間的反相電路。反相電路具有輸入節點和輸出節點。隨著第一供電節點上的電壓（如：VDD）升高，當輸入節點和第一電源節點之間的第一跨壓大於第一觸發點電壓時，反相電路將輸出節點切換到第一供電節點（如：VDD）。當輸入節點與第二供應節點之間的第二跨壓大於第二觸發點電壓時，反相電路將輸出節點切換至第二供應節點（如：VSS），從而產生用於上電復位訊號（POR）訊號脈衝。疊接電路連接於反相電路的第一供電節點和輸入節點之間。電阻元件連接在反相電路的輸入節點和第二供電節點之間，用以控制反相電路之輸入節點上的電壓，以安全地使上電復位訊號之脈衝被產生。疊接電路包括p通道電晶體，且用以在P通道電晶體上產生源極至基極電壓（source-to-substrate voltage），以降低該P通道電晶體相對於該反相電路的上拉驅動能力。在部份實施例中，疊接電路包含N個疊接P通道電晶體，其中n為1到N之正整數，且連接在第一電源節點（如：VDD）和反相電路的輸入節點之間。疊接P通道電晶體之配置使得疊接中電晶體的源極至基極間具有越來越大的電壓差，或者越來越負值的電壓差。在本揭示內容所述的實施例中，疊接P通道電晶體的閘極電性連接於第二供電節點（如：VSS）。疊接P通道電晶體的基極電連接至第一供電節點（如：VDD）。

以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

於本文中，當一元件被稱為「連接」或「耦接」時，可指「電性連接」或「電性耦接」。「連接」或「耦接」亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用「第一」、「第二」、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本發明。

以下根據第1～11圖說明本揭示內容的實施例細節。

第1圖為一種用以產生上電復位（POR）脈衝訊號之電路的電路示意圖，包含P通道電晶體Ma及阻抗元件R1。P通道電晶體Ma電性連接於電源供應節點及節點N1之間，其中電源供應節點用以接收電壓VDD。阻抗元件R1電性連接於節點N1及參考電壓節點之間，其中參考電壓節點用以接收電壓VSS（如：接地）。此外，電路還包含P通道電晶體Mb、及N通道電晶體Mc。P通道電晶體Mb電性連接於接收電壓VDD（如：3.3伏特）的電源供應節點以及輸出節點之間，其中輸出節點用以產生上電復位訊號POR。N通道電晶體Mc電性連接於節點POR及參考電壓節點之間。電晶體Mb的閘極及電晶體Mc的閘極電性連接於節點N1，且用以作為一種反相電路（inverter）。在實施上，電晶體Ma的通道長度可以大於電晶體Mb的通道長度，使電晶體Mb相較於電晶體Ma具有更強的驅動能力以及更低的閥值電壓。

在此以第2及3圖說明電路的運作方式。第2圖之實施例中，輸出端的P通道電晶體Mb相較於輸入端的P通道電晶體Ma，P通道電晶體Mb具有較強的驅動能力，以及較低的閥值電壓，在圖式中以V_th 表示。

在上電期間（power-up sequence），積體電路中電源軌的電壓會上升（ramp up），如圖式中電壓VDD的趨勢軌跡。上升的趨勢斜率會隨著供電的恢復狀態而變化。

當電壓VDD極低時，節點N1會透過接地的阻抗元件R1，被保持在參考電壓。在時間點200時，電晶體Mb及Mc皆維持關斷狀態，直到電源電壓VDD超過節點N1的電壓達到電晶體Mb的閥值電壓。接著，電晶體Mb被導通，在輸出節點POR被拉昇（pulled up）至電壓VDD後。由於電晶體Ma的閥值電壓大於電晶體Mb的閥值電壓，節點N1將會保持於低電位。當電壓VDD持續上升且大於電晶體Ma的閥值電壓時，節點N1的電壓將會隨著電晶體Ma開始傳輸電流而被拉昇（pulling up）。在時間點201，節點N1之電壓達到電晶體Mc的閥值電壓，以導通並拉低（pulls down）輸出節點POR的電壓。隨著電晶體Ma完全導通，節點N1的電壓將上升到最大值。

重置（reset）之上電復位訊號POR具有峰值202。峰值202大於電晶體Mc的閥值電壓。邏輯電路中，被設計為響應於重置（reset）之上電復位訊號POR而進行開關的電晶體，其閾值電壓足以實現可靠的操作。

然而，如第3圖所示，若電晶體Ma的閥值電壓低於電晶體Mb的閥值電壓（在圖式中以V_th 表示），則將不會有脈衝訊號產生。第3圖說明了輸出端的P通道電晶體Mb的閥值電壓大於輸入端的P通道電晶體Ma的閥值電壓的實施例。如圖所示，若電晶體Ma的閥值電壓低於電晶體Mb的閥值電壓，電晶體Ma將開始導通電流、且節點N1的電壓將在電晶體Mb導通並拉昇輸出節點POR之前上升。隨著電壓VDD上升，節點N1之電壓會提昇至大於電晶體Mc的閥值電壓。電晶體Mc的閥值電壓用以維持壓低（down）輸出節點POR的電壓，使輸出節點POR的電壓能被維持在低電位。在此情況下，不會有上電復位的脈衝訊號產生。

為了確保電晶體Ma與電晶體Mb相比，具有較大的閥值電壓及較弱的驅動能力，一種方式是將電晶體Ma的通道長度配置為大於電晶體Mb的通道長度。

另外，隨著電壓VDD規格的降低，上電復位電路中的高電壓電晶體的閥值電壓可能過高，以致上電復位電路無法在規格範圍內工作。因此，需要一種產生上電復位脈衝訊號的電路，應用於較低的電源電壓，例如1.2伏特。第4圖之電路可以利用低電壓電晶體來實現，低電壓電晶體具有較低的閥值電壓，適合低電源電壓的電路。電路包含P通道電晶體Md及阻抗元件R2。P通道電晶體Md電性連接於電源供應節點（接收電壓VDD）及節點N1之間。阻抗元件R2電性連接於節點N1及參考電壓節點（接收參考電壓VSS或接地）之間。此外，電路還包含P通道電晶體Me及N通道電晶體Mf。P通道電晶體Me電性連接於電源供應節點（接收電壓VDD）及輸出節點POR。輸出節點用產生上電復位訊號POR之脈衝。N通道電晶體Mf電性連接於輸出節點POR及參考電壓節點之間。電晶體Me、Mf之閘極皆連接於節點N1，用以作為反相電路（inverter）。

然而，低電壓電晶體可能會遭受到反向短通道效應（reverse short channel effect），致使閥值電壓隨著通道長度增加而減小。

第5圖為「高電壓」電晶體與「低電壓」電晶體的之閥值電壓與通道長度關係圖。高電壓電晶體(HV MOS)具有短通道效應，也就是通道長度越小、閥值電壓將隨之降低。因此，如第1圖所示，若電晶體Mb在位置100附近具有約0.8微米的長度，並且電晶體Ma在位置101附近具有約5微米的長度，則電晶體Mb將具有比電晶體Ma更低的閾值電壓和更高的驅動能力。因此，電路可以正常運作如第2圖所示。

如第5圖所示，低電壓電晶體(LV MOS)具有較低的閥值電壓，且可安全地運作於降低的電源電壓。然而，閥值電壓卻會隨著反向短通道效應而變化，即隨著短通道提昇、或隨著長通道而下降。這種反向短通道效應使得電晶體Md的通道長度增加，從而導致閾值電壓減小，因此前述第3圖之效應更有可能發生，從而導致電路無法產生上電復位脈衝訊號。

因此，如第4圖所示，如果電晶體Me在位置110附近具有約0.8微米的長度，並且電晶體Md在位置111附近具有約5微米的長度，則電晶體Md將具有比電晶體Me更低的閾值電壓和更高的驅動能力。因此，電路將出現如第3圖所示的故障。第6圖為一種用於確定PMOS電晶體的閾值電壓的公式，其中參數V_SB 是源極至基極電壓。該公式包括添加到常數V_T0 的因數，在參數V_SB 為負值且變得更低時，該因數增加，且導致數V_T 增加。參數V_SB 和數V_T 之間關係是源自於基板效應（body effect）。

第7A和7B圖所示為包含多個疊接電晶體（M2、M3…MN）的疊接電路，以及配置為連接到電壓VDD的單一個電晶體（M1）。單個電晶體M1將具有V_SB = 0V。疊接電路的疊接電晶體（M2、M3…MN）中，源極電壓沿疊接下降，因此V_SB 沿串聯變得更加負（more negative）。

第8圖為第7B圖所示之電晶體M1與第7A圖所示之疊接電路之疊接電晶體M3的通道長度及閥值電壓的關係圖。電晶體M3相對電晶體M1具有較低的源極電壓，因此其V_SB 將為負。由於基板效應，在第8圖所示的通道長度範圍內，電晶體M3的閾值電壓高於電晶體M1的閾值電壓。

在一實施例中，第7A圖所示的疊接電路之疊接電晶體M2、MN的閾值電壓被分別模擬為大約0.5722和0.6506。第7B圖所示的電晶體M1的閾值電壓則模擬為0.5617。因此，與電晶體M1相比，第7A圖所示之疊接電路的疊接電晶體將具有較低的驅動能力和較高的閾值電壓。

在第8圖中，位於上方的軌跡線代表電晶體M3的閾值電壓。電路的閾值電壓將落在該軌跡線之上，因為電晶體MN將具有更大的負V_SB 。因此，假設疊接電路的有效長度為50微米，則閾值電壓將接近或高於點121。假設電晶體M1的長度約為0.8微米，則閾值電壓將接近點120。因此，電晶體M1(120)的閾值電壓將低於疊接電路的閾值電壓(121)，並且疊接電路的驅動能力將小於電晶體M1的驅動能力。

第9圖所示為一種用於產生上電復位訊號的改良電路，該電路包含疊接電路X1及阻抗元件R1。在部份實施例中，疊接電路X1的第一端電性連接或直接連接到第一供電節點。在本實施例中，第一供電節點為電源供應節點，以接收電壓VDD。疊接電路X1的第二端在節點N1電性連接或直接連接於節點N1。阻抗元件R1電性連接或直接連接到節點N1。阻抗元件R1電性連接或直接連接到第二供電節點。在部份實施例中，第二供電節點為參考電壓節點，以接收電壓VSS(如：接地)。疊接電路X1可以包括疊接P通道電晶體的疊接，其中，電晶體的閘極電性連接或直接連接到參考電壓節點，以接收電壓VSS。

此外，該電路包含P通道電晶體MP1。P通道電晶體MP1之源極電性連接或直接連接於電源供應節點，以接收電壓VDD。P通道電晶體MP1之汲極電性連接或直接連接於用以產生上電復位訊號的輸出節點POR。電路還包含N通道電晶體MN1。N通道電晶體MN1之汲極電性連接或直接連接於輸出節點POR。N通道電晶體MN1之源極電性連接或直接連接於參考電壓節點，以接收電壓VSS。P通道電晶體MP1及N通道電晶體MN1之閘極電性連接或直接連接於節點N1，用以作為反相器。

阻抗元件R1可由任何類型的電阻實現，包含被動阻抗元件如擴散電阻(diffusion resistor)或複晶矽電阻(多晶矽條，polysilicon strip)。

在一實施例中，疊接電路X1包含n個疊接P通道電晶體MCN，其中n為1~N之數值(正整數)。疊接P通道電晶體MCN電性連接於電源供應節點VDD及節點N1(即，P通道電晶體MP1的閘極)之間。這些電晶體為多個疊接的P通道電晶體。疊接電路中的電晶體數量「N」取決於特定的製造過程，至少為2。在一些實施例中，N可為等於或大於4之數值。在一些實施方案中，N至少為5。

疊接P通道電晶體中的疊接P通道電晶體MC1~MCN的多個閘極電性連接於參考電壓節點VSS。疊接P通道電晶體中的疊接P通道電晶體MC1~MCN的多個基極(bodies)則電性連接於電源供應節點VDD。疊接P通道電晶體中的疊接P通道電晶體MC1~MCN可以形成於獨立的N型井(n-well)中、分別連接至電壓VDD、透過共用的N型井連接到電壓VDD、或可以形成於其他配置方式的N型井。

作為疊接配置的結果，疊接電路的電晶體之源極至基極電壓V_SB(source-to-body voltage)會變得更負(即，n上升)，使疊接P通道電晶體MCN的源極至基極電壓V_SB比電晶體MC1的源極至基極電壓V_SB來的更低(更負值)，這將使得電晶體的閥值電壓產生基板效應的變化。舉例而言，電晶體的閥值電壓會隨著基板效應而上升。使用本揭露內容之技術，即使使用非常小的電晶體，也能可靠地將疊接電路X1的閾值電壓實現為大於P通道電晶體MP1的閾值電壓。

在一實施例中，疊接電路會在疊接中的至少一個疊接P通道電晶體（如：MCN）上產生源極至基極電壓V_SB 。此舉將降低疊接電路X1相對於反相電路的上拉驅動能力。

第9圖所示之電路可運作於小於2伏特的供應電源，且在其他實施例中，當第一電源供應節點及第二電源供應節點間跨壓的最大值小於1.6伏特時，電路是可操作的。在部份實施例中，電路可被應用在額定用於以1.2 伏特電源電壓進行操作的積體電路中，且其操作範圍在1.05伏特至1.3 伏特的規定值之間。

在一實施例中，疊接電路X1為一種金屬氧化物半導體（MOS）電路，其驅動能力小於反相電路的驅動能力。

反相電路包含第一P通道電晶體及第一N通道電晶體。疊接電路X1則包含一個或多個第二P通道電晶體（如：疊接P通道電晶體MC1～MCN）。疊接電路X1（或第二P通道電晶體）的等效閥值電壓大於第一P通道電晶體的閾值電壓。疊接電路X1（或第二P通道電晶體）的等效通道長度大於第一P通道電晶體的通道長度。

第10圖所示為包含上電復位電路的積體電路的簡化示意圖。積體電路包含電源軌500及501，用以分別承載供應電壓VDD及參考電壓VSS。疊接電路X1（510）電性連接於電源軌500及節點N1之間。阻抗元件511電性連接於節點N1（P通道電晶體MP1之閘極）及電源軌501之間。反相電路520電性連接於電源軌500及501之間，節點N1為其輸入點。反相電路520的輸出即為上電復位訊號POR。上電復位訊號POR被提供給內部電路530。內部電路530電性連接於第一電源軌500及第二電源軌501之間。上電復位訊號POR可為一種用於重置的脈衝訊號，或者一種設定為已知之安全狀態的訊號，該訊號提供給積體電路之外的其他電路，例如一種狀態裝置。

在第10圖所示的電路中，反相電路520電性連接於第一電源軌500及第二電源軌501之間，且具有輸入端在節點N1上，以及具有輸出節點。當輸入節點N1和第一電源軌500之間的電壓大於第一觸發點（trip point，例如第9圖中P通道電晶體MP1的閾值電壓）時，反相電路520將輸出節點切換到第一電源軌500（即，VDD）。當節點N1和第二電源軌501之間的電壓大於第二觸發點（如：第9圖中N通道電晶體MN1的閾值電壓）時，反相電路520將輸出節點切換到第二電源軌501（即，VSS）。當第一電源軌500與第二電源軌501之間的電壓大於疊接電路X1的閾值電壓時，疊接電路X1將輸入節點N1的電壓上拉至第二觸發點以上。疊接電路X1可包含一種在電路中的至少一個P通道電晶體上產生源極至基極電壓的電路，該電路用以建立出「驅動能力小於反相電路的驅動能力」且「閥值電壓高於反相電路的第一觸發點」。據此，疊接電路X1的閾值電壓大於第一觸發點，並且疊接電路X1的上拉驅動能力小於反相電路的上拉驅動能力。因此，隨著電壓VDD從掉電事件中恢復而增加。在反相電路將輸出節點上拉至第一電源軌500之後，疊接電路X1應導通。當疊接電路X1導通後，節點N1的電壓上升，反相電路將在輸出節點達到足夠的幅值後，下拉反相電路的輸出節點，從而形成上電復位的脈衝訊號POR。

脈衝的大小和持續時間是疊接電路X1和反相電路的有效閾值電壓和上拉驅動能力差異的函數。上電復位信號POR的大小和持續時間必須足以確保內部電路530的操作。因此，該大小必須大於內部電路530的工作電壓。該工作電壓必須大於電晶體的閥值電壓。通常，電路中使用的MOS電晶體根據需要為響應上電復位訊號POR而驅動積體電路的初始化功能。

第11圖為一種電路的製程邊界角曲線圖（process corner chart），用以呈現第9圖的電路在製程、電壓和溫度（process, voltage, temperature ，PVT）的變化上的優越操作特性。如圖所示，輸出的上電復位訊號POR的大小（或電位）足夠滿足下需求：在「-50° C、+ 25° C、+ 95° C 及+ 135° C」的溫度範圍內、且在「1.05 V、1.2 V、1.4 V及1.6 V」的供應電源範圍內，可超過由TT、SS、FF、SF、FS等製程生產的小型MOS電晶體的閥值電壓。

在本揭示內容中，如果兩個節點在電路的操作中具有電流傳輸，則它們屬於「電性連接」。如果兩個節點具有物理歐姆接觸，則屬於「直接連接」，例如通過多晶矽條或插頭的電阻性元件、電阻性擴散區域、導線或金屬連接件。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，而僅是示例性的。任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，這些修改和組合將屬於本揭示內容的精神和所附申請專利範圍之中。

VDD:電壓 VSS:電壓 Ma-Mf:電晶體 M1:電晶體 M2-M3:疊接電晶體 MN:疊接電晶體 POR:上電復位訊號 R1:阻抗元件 R2:阻抗元件 N1:節點 MC1:疊接P通道電晶體 MC2:疊接P通道電晶體 MCN:疊接P通道電晶體 X1:疊接電路 MP1:P通道電晶體 MN1:N通道電晶體 500:電源軌 501:電源軌 510:疊接電路 511:阻抗元件 520:反相電路 530:內部電路

第1圖為用以產生上電復位訊號的電路示意圖。第2圖為類似於第1圖的電路的時序圖，其中電晶體Mb的閾值電壓小於電晶體Ma的閾值電壓。第3圖為類似於第1圖的電路的時序圖，其中電晶體Mb的閾值電壓大於電晶體Ma的閾值電壓。第4圖所示為一種使用低電壓電晶體的電路示意圖。第5圖為「高電壓」電晶體與「低電壓」電晶體的之閥值電壓與通道長度關係圖。第6圖為一種用於確定PMOS電晶體的閾值電壓的公式。第7A圖為疊接電路之P通道電晶體的示意圖，其中源極至基極有偏壓（source to body bias）。第7B圖為P通道電晶體的示意圖，其不具備源極至基極之偏壓。第8圖為單一電晶體與疊接電晶體的通道長度及閥值電壓的關係圖。第9圖所示為一種用於產生上電復位訊號的改良電路。第10圖所示為包含上電復位電路的積體電路的簡化示意圖。第11圖為類似於第9圖電路的製程邊界角曲線圖（process corner chart）。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

VDD:電壓

VSS:電壓

POR:上電復位訊號

N1:節點

X1:疊接電路

500:電源軌

501:電源軌

510:疊接電路

511:阻抗元件

520:反相電路

530:內部電路

Claims

一種上電復位電路，用以連接以響應於一第一供電節點及一第二供電節點之間的一跨壓產生一控制訊號，包含：一P通道電晶體，具有一閘極、一源極及一汲極，其中該P通道電晶體之該源極電性連接於該第一供電節點，該P通道電晶體之該汲極則電性連接於一輸出節點；一N通道電晶體，具有一閘極、一源極及一汲極，其中該N通道電晶體之該閘極係電性連接於該P通道電晶體之該閘極，該N通道電晶體之該汲極電性連接於該輸出節點，該N通道電晶體之該源極電性連接於該第二供電節點；一阻抗元件，電性連接於該P通道電晶體之該閘極及該第二供電節點之間，其中該阻抗元件為一被動阻抗元件；以及一疊接電路，包含n個疊接P通道電晶體，其中該些n個疊接P通道電晶體包含複數個閘極及複數個基極，該些n個疊接P通道電晶體之該些閘極電性連接於該第二供電節點，該些n個疊接P通道電晶體之該些基極電性連接於該第一供電節點，其中n介於1至N之間的正整數，且大於或等於2，該些n個疊接P通道電晶體電性連接於該第一供電節點及該P通道電晶體之該閘極之間，其中在該第一供電節點的一電壓從一斷電狀態斜線上升時，該P通道電晶體與該N通道電晶體用以產生一上電復位脈衝訊號，該上電復位脈衝訊號為該輸出節點上的一電壓脈衝，並包含隨著該第一供電節點的該電壓上升的一斜線部分，以致於隨後在該第一供電節點的該電壓持續增加至一工作電壓的期間，該電壓脈衝下降至該第二供電節點上的一電壓。
如請求項1所述之上電復位電路，其中N大於或等於4。
如請求項1所述之上電復位電路，其中該阻抗元件包含一擴散電阻。
如請求項1所述之上電復位電路，其中該阻抗元件包含一複晶矽電阻。
如請求項1所述之上電復位電路，其中該些n個疊接P通道電晶體的該些閘極直接連接於該第二供電節點，該些n個疊接P通道電晶體的該些基極直接連接於該第一供電節點。
一種應用於上電復位的積體電路，具有一第一供電節點及一第二供電節點，包含：一反相電路，電性連接於該第一供電節點及該第二供電節點之間，且具有一輸入節點及一輸出節點；一P通道電晶體，電性連接於該第一供電節點以及該反相電路的該輸入節點之間；一阻抗元件，電性連接於該反相電路的該輸入節點及該第二供電節點之間，其中該阻抗元件為一被動阻抗元件；一疊接電路，用以在該P通道電晶體上產生一源極至基極電壓，以降低該P通道電晶體相對於該反相電路的一上拉驅動能力；以及一內部電路，電性連接於該第一供電節點及該第二供電節點之間，且用以根據該反相電路的該輸出節點上的一脈衝，建立一已知狀態，其中在該第一供電節點的一電壓從一斷電狀態斜線上升時，該反相電路用以產生一上電復位脈衝訊號，該上電復位脈衝訊號為該輸出節點上的一電壓脈衝，並包含隨著該第一供電節點的該電壓上升的一斜線部分，以致於隨後在該第一供電節點的該電壓持續增加至一工作電壓的期間，該電壓脈衝下降至該第二供電節點上的一電壓。
如請求項6所述之應用於上電復位的積體電路，其中該疊接電路包含複數個疊接P通道電晶體，該些疊接P通道電晶體包含前述之該P通道電晶體。
如請求項7所述之應用於上電復位的積體電路，其中該些疊接P通道電晶體包含複數個閘極及複數個基極，該些疊接P通道電晶體的該些閘極電性連接於該第二供電節點，該些疊接P通道電晶體的該些基極電性連接於該第一供電節點。
如請求項8所述之應用於上電復位的積體電路，其中該些疊接P通道電晶體的數量為N，N為大於或等於4的整數。
如請求項6所述之應用於上電復位的積體電路，其中該阻抗元件包含一擴散電阻。
如請求項6所述之應用於上電復位的積體電路，其中該阻抗元件包含一複晶矽電阻。
如請求項6所述之應用於上電復位的積體電路，其中當該輸入節點與該第一供電節點之間的一第一跨壓大於一第一觸發點電壓時，該反相電路將該輸出節點切換至該第一供電節點；當該輸入節點與該第二供電節點間的一第二跨壓大於一第二觸發點電壓時，該反相電路將該輸出節點切換至該第二供電節點。
一種上電復位電路，用以根據一第一供電節點及一第二供電節點之間的一跨壓變化以產生一控制訊號，包含：一第一P通道電晶體，具有一閘極、一源極及一汲極，其中該第一P通道電晶體之該源極電性連接於該第一供電節點，該第一P通道電晶體之該汲極則電性連接於一輸出節點；一第一N通道電晶體，具有一閘極、一源極及一汲極，其中該第一N通道電晶體之該閘極係直接連接於該第一P通道電晶體之該閘極，該第一N通道電晶體之該汲極電性連接於該輸出節點，該第一N通道電晶體之該源極電性連接於該第二供電節點；一阻抗元件，該阻抗元件電性連接於該第一P通道電晶體之該閘極及該第二供電節點之間，其中該阻抗元件為一被動阻抗元件；以及一疊接電路，包含一第二P通道電晶體，其中該第二P通道電晶體位於該第一P通道電晶體之該閘極及該第一供電節點之間；該疊接電路用以使該第二P通道電晶體的一源極至基極電壓低於該第一P通道電晶體的一源極至基極電壓，其中在該第一供電節點的一電壓從一斷電狀態斜線上升時，該第一P通道電晶體與該第一N通道電晶體用以產生一上電復位脈衝訊號，該上電復位脈衝訊號為該輸出節點上的一電壓脈衝，並包含隨著該第一供電節點的該電壓上升的一斜線部分，以致於隨後在該第一供電節點的該電壓持續增加至一工作電壓的期間，該電壓脈衝下降至該第二供電節點上的一電壓。
如請求項13所述之上電復位電路，其中該第二P通道電晶體的一等效閥值電壓大於該第一P通道電晶體的一閥值電壓。
如請求項14所述之上電復位電路，其中該第二P通道電晶體的一等效通道長度大於該第一P通道電晶體的一通道長度。
如請求項14所述之上電復位電路，其中該疊接電路包含複數個疊接P通道電晶體，且該些疊接P通道電晶體包含該第二P通道電晶體。
如請求項16所述之上電復位電路，其中該些疊接P通道電晶體包含複數個閘極及複數個基極，該些疊接P通道電晶體的該些閘極電性連接於該第二供電節點，該些疊接P通道電晶體的該些基極電性連接於該第一供電節點。