KR20200109481A - 지연 없이 위상 주파수를 검출하는 장치 - Google Patents

지연 없이 위상 주파수를 검출하는 장치 Download PDF

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Abstract

지연 없이 위상 주파수를 검출하는 장치를 개시한다.
본 실시예는 위상동기루프(PLL)에서 위상 주파수 검출기(PFD)가 리셋 지연 펄스(Reset Delay Pulse) 만큼을 제거하여 구동에 필요한 구간에서만 전하펌프(CP)를 구동하도록 하여 위상 노이즈(Phase Noise)를 증가시키는 지연 없이 위상 주파수를 검출하는 장치를 제공한다.

Description

지연 없이 위상 주파수를 검출하는 장치{Apparatus for Detecting Phase Frequency with Delay Less}
본 실시예는 지연 없이 위상 주파수를 검출하는 장치에 관한 것이다.
이하에 기술되는 내용은 단순히 본 실시예와 관련되는 배경 정보만을 제공할 뿐 종래기술을 구성하는 것이 아니다.
위상동기루프(PLL: Phase Locked Loop)는 고정된 위상 및 주파수를 가지는 출력 신호를 얻기 위하여 사용된다. 일반적으로 아날로그 회로로 구현된 아날로그 위상 고정 루프가 사용되었으나, 반도체 기술의 발달로 인하여 트랜지스터의 속도가 증가하고 있는 반면 공급 전압은 감소하고 있다. 아날로그 위상 고정 루프는 외부 노이즈에 민감하고 정밀도가 떨어진다.
최근에는 외부 노이즈에 덜 민감하고 정밀도를 확보할 수 있도록 디지털 회로로 구현된 디지털 위상 고정 루프가 사용되고 있다. 디지털 위상 고정 루프는 입력 신호와 출력 신호의 위상 및 주파수 차이를 검출하는 디지털 위상 주파수 검출기(PFD: Phase Frequency Detector)를 포함한다. 디지털 위상 주파수 검출기의 성능에 따라 디지털 위상동기루프의 성능이 결정될 수 있다.
본 실시예는 위상동기루프(PLL)에서 위상 주파수 검출기(PFD)가 리셋 지연 펄스(Reset Delay Pulse) 만큼을 제거하여 구동에 필요한 구간에서만 전하펌프(CP)를 구동하도록 하여 위상 노이즈(Phase Noise)를 증가시키는 지연 없이 위상 주파수를 검출하는 장치를 제공하는 데 목적이 있다.
본 실시예의 일 측면에 의하면, 기준클럭신호(CKREF)와 제1 데이터 신호를 입력받고, 상기 기준클럭신호(CKREF)와 상기 제1 데이터 신호의 상승 에지(Rising Edge)를 감지한 후 비교하여 업 전류(IUP)를 출력하는 제1 플리플롭(Flip-Flop); 분주클럭신호(CKDIV)와 제2 데이터 신호를 입력받고, 상기 분주클럭신호(CKDIV)와 상기 제2 데이터 신호의 상승 에지를 감지한 후 비교하여 다운 전류(IDN)를 출력하는 제2 플리플롭; 상기 업 전류(IUP)와 상기 다운 전류(IDN)를 기반으로 상기 업 전류(IUP)의 펄스를 제거한 업 신호를 출력하도록 하는 업 전류 제거회로; 및 상기 업 전류(IUP)와 상기 다운 전류(IDN)를 기반으로 상기 다운 전류(IDN)에서 상기 업 전류(IUP)의 펄스에 대응하는 리셋 시간(tRst) 만큼 추가된 펄스를 제거한 다운 신호를 출력하도록 하는 리셋 지연 제거회로를 포함하는 것을 특징으로 하는 위상 주파수 검출 장치를 제공한다.
이상에서 설명한 바와 같이 본 실시예에 의하면, 위상동기루프(PLL)에서 위상 주파수 검출기(PFD)가 리셋 지연 펄스(Reset Delay Pulse) 만큼을 제거하여 구동에 필요한 구간에서만 전하펌프(CP)를 구동하도록 하여 위상 노이즈(Phase Noise)를 감소시킬 수 있는 효과가 있다.
도 1은 전하펌프(Charge Pump)의 정적 오프셋 전류(Static Offset Current)를 설명하기 위한 도면이다.
도 2a는 위상 주파수 검출기(PFD)의 업 전류(UP Current) 제거회로를 나타낸 도면이다.
도 2b는 업 전류 제거회로에 대한 타이밍 다이어그램(Timing Diagram)을 나타낸 도면이다.
도 2c는 전류 적분량에 따른 시간(t)과 전류(I)의 비례관계를 나타낸 그래프이다.
도 3a는 본 실시예에 따른 리셋 지연(Reset Delay) 제거회로를 나타낸 도면이다.
도 3b는 본 실시예에 따른 리셋 지연 제거회로에 관한 신호들의 타이밍 다이어그램을 나타낸 도면이다.
도 3c는 본 실시예에 따른 분수 분주형 위상동기루프(Fractional PLL)에서 델타-시그마 변조기(SDM)에 의한 위상 오차(Phase Error)가변 범위를 나타낸 도면이다.
도 4a는 본 실시예에 따른 UP_ON 선로를 이용하여 위상 역전을 감지하는 방법을 나타낸 도면이다.
도 4b는 본 실시예에 따른 리셋 지연 제거회로의 UP_ON 선로를 감지하여 오프셋 전류(IOFFSET)를 임계점까지 증가하는 타이밍 다이어그램을 나타낸 도면이다.
도 4c는 본 실시예에 따른 리셋 지연 제거회로의 UP_ON 선로를 감지하여 오프셋 전류(IOFFSET)를 임계점까지 증가를 나타낸 그래프이다.
이하, 본 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 전하펌프(Charge Pump)의 정적 오프셋 전류(Static Offset Current)를 설명하기 위한 도면이다.
주파수 합성기로 사용하는 위상동기루프(PLL: Phase Locked Loop)에서, 위상 주파수 검출기(PFD: Phase Frequency Detect), 전하펌프(CP: Charge Pump), VCO, 분주기(1/N), 델타-시그마 변조기(SDM: Sigma Delta Modulator)을 포함한다.
위상 주파수 검출기(PFD)는 기준클럭신호(CKREF) 및 분주클럭신호(CKDIV)을 입력받는다. 위상 주파수 검출기(PFD)는 기준클럭신호(CKREF) 및 분주클럭신호(CKDIV)의 주파수 및 위상을 비교하여 업 전류(UP) 및 다운 전류(DN)를 생성한다. 다시 말해, 위상 주파수 검출기(PFD)는 기준클럭신호(CKREF) 및 분주클럭신호(CKDIV)를 비교하여, 기준클럭신호(CKREF) 및 분주클럭신호(CKDIV)의 주파수 차이를 업 전류(UP Current) 및 다운 전류(Down Current)로 출력한다.
전하펌프(CP)는 인가된 업 전류(UP) 및 다운 전류(DN)에 대응하는 일정량의 전하를 펌핑(Pumping)한다. 다시 말해, 전하펌프(CP)는 위상 주파수 검출기(PFD)로부터 입력받은 업 전류(UP)와 다운 전류(DN)의 차등분이 저대역통과필터(Low Pass Filter)의 축전기에 의해 적분되어 대응하는 전압으로 변환한다.
도 1의 (a)에 도시된 바와 같이, 위상동기루프(PLL)에서 업 전류(UP) 또는 다운 전류(DN)의 불일치에 의한 위상 오차 성분을 줄이기 위해, 전하펌프(CP)로 고정적인 정전류 인가한다.
위상동기루프(PLL)의 위상 잡음(Phase Noise) 원인 중 하나인 불일치(Mismatch)와 비선형성(Nonlinearity)을 줄이기 위해 전하펌프(CP)의 UP, DN 입력단 중 어느 한쪽으로만 위상 오차(Phase Error)에 비례하여 턴 온(Turn On) 되도록 정전류(Static Current)를 인가해준다.
도 1의 (b)에 도시된 바와 같이, 위상동기루프(PLL)에서 정전류 인가로 인해 일정한 위상 오프셋(Phase Offset)을 발생한다. 위상동기루프(PLL)에서 일정한 위상 오프셋으로 인해 전하펌프(CP)의 다운 전류(Down Current)만 위상동기루프(PLL) 상에서 유효한 상태로 만든다.
도 2a는 위상 주파수 검출기(PFD) 내의 업 전류(UP Current) 제거회로를 나타낸 도면이다.
위상 주파수 검출기(PFD)는 제1 플리플롭(210), 제2 플리플롭(220), 제1 NAND 게이트(230), 업 전류 제거회로(240), NOT 게이트(250)를 포함한다. 업 전류 제거회로(240)는 제3 플리플롭(242), AND 게이트(244)를 포함한다.
위상동기루프(PLL) 내에서, 위상 주파수 검출기(PFD)에서 출력되어 전하펌프(CP)로 인가되는 업 전류의 업 펄스(UP Pulse)는 위상동기루프(PLL) 내에 영향을 주지 않으므로 불필요한 신호이다.
따라서, 업 전류 제거회로는 위상 주파수 검출기(PFD)에서 출력되어 전하펌프(CP)로 인가되는 업 전류를 제거하여 전하펌프(CP)로 인가되는 노이즈(Noise)의 유입을 막는다.
도 2b는 업 전류 제거회로에 대한 타이밍 다이어그램(Timing Diagram)을 나타낸 도면이다.
업 전류 제거회로(240)의 제3 플리플롭(242)이 MODE = 1로 동작할 때, Q_Mode는 Q_UP의 상승 에지(Rising Edge)가 Q_DN의 상승 에지보다 앞설 때 1이 되고, 반대일 때 0이 된다. 따라서, 도 2b에 도시된 바와 같이, Q_DN이 충분히 앞서서 항상 Q_Mode = 0인 상태가 되면, UP = 0으로 고정되므로 DNB으로 Q_DN이 출력된다. 업 전류 제거회로(240)의 제3 플리플롭이 MODE = 0이면 Q_Mode = 1이 되며, UP = Q_UP이므로, 일반적인 위상 주파수 검출기(PFD)와 같이 동작한다.
도 2c는 전류 적분량에 따른 시간(t)과 전류(I)의 비례관계를 나타낸 그래프이다.
도 2c에 도시된 바와 같이, 전류 적분량 = 0이므로, t0와 오프셋 전류(IOFFSET)는 비례한다. 도 2c에 도시된 바와 같이, 다운 전류(IDN)에 오프셋 전류(IOFFSET)가 가산되어 ICP_SUM의 구간 적분량이 0이 되어야 위상동기루프(PLL)가 고정(Lock) 된다. 위상동기루프(PLL)에서 고정(Lock) 되기 위해, [수학식 1]과 같은 관계를 갖는다.
Figure pat00001
델타-시그마 변조기(SDM)을 이용하여 분주기(1/N)의 분주율을 정수에서 실수로 확장함으로써 분수 분주형 위상동기루프(Fractional PLL)를 구현할 수 있다.
분수 분주형 위상동기루프(Fractional PLL)를 구현함에 따라 분주율이 실시간으로 변화하게 되고, 분주율의 변화 폭만큼 더 높은 오프셋 전류(IOFFSET)를 요구한다.
제3 플리플롭(242)의 최종 상태가 MODE = 1인 경우, 다운 전류(IDN)가 리셋 시간(tRst) 만큼이 항상 추가로 켜져야 한다. 따라서, 제3 플리플롭(242)이 MODE = 1에서, 업 전류(IUP)가 제거되기 전과 동일한 위상 오프셋(Phase Offset)을 유지하려면 다운 전류(IDN)에 업 전류(IUP)의 펄스만큼 추가되어야 한다.
결과적으로 다운 전류(IDN)의 펄스가 업 전류(IUP)의 펄스에 대응하는 리셋 시간(tRst) 만큼 추가되더라도 업 전류(IUP)가 오프셋 전류(IOFFSET)로 변형되었을 뿐 전체 노이즈(Noise) 측면에서는 이득이 크지 않다.
도 3a는 본 실시예에 따른 리셋 지연(Reset Delay) 제거회로를 나타낸 도면이다.
본 실시예에 따른 위상 주파수 검출기(PFD)는 업 전류(IUP)의 펄스(Pulse)를 제거하는 대신에 고정 전류를 전하펌프(CP)로 출력하여 고정된 위상차를 갖도록 하는 정책을 적용한 위상동기루프(PLL)를 제공한다.
본 실시예에 따른 위상 주파수 검출기(PFD)는 다운 전류(IDN)의 펄스(Pulse)를 기준클럭신호(CKREF)와 분주클럭신호(CKDIV)의 상승 에지(Rising Edge)의 폭만으로 정의한다.
본 실시예에 따른 위상 주파수 검출기(PFD)는 제1 플리플롭(Flip-Flop)(310), 제2 플리플롭(320), 제1 NAND 게이트(330), 업 전류 제거회로(340), 리셋 지연 제거회로(350)를 포함한다. 위상 주파수 검출기(PFD)에 포함된 구성요소는 반드시 이에 한정되는 것은 아니다.
제1 플리플롭(310)은 기준클럭신호(CKREF)와 제1 데이터 신호를 입력받는다. 제1 플리플롭(310)은 기준클럭신호(CKREF)와 제1 데이터 신호의 상승 에지(Rising Edge)를 감지한 후 비교하여 업 전류(IUP)를 출력한다.
제1 플리플롭(310)의 입력측 일단(D)은 데이터 입력단과 연결된다. 제1 플리플롭(310)의 입력측 타단(ck)은 클럭 입력단과 연결된다. 제1 플리플롭(310)의 출력단(Q)은 업 전류 제거회로(340)의 입력측 일단에 연결된다.
제2 플리플롭(320)은 분주클럭신호(CKDIV)와 제2 데이터 신호를 입력받는다. 제2 플리플롭(320)은 분주클럭신호(CKDIV)와 제2 데이터 신호의 상승 에지를 감지한 후 비교하여 다운 전류(IDN)를 출력한다.
제2 플리플롭(320)의 입력측 일단(D)은 클럭 입력단과 연결된다. 제2 플리플롭(320)의 입력측 타단(ck)은 데이터 입력단과 연결된다. 제2 플리플롭(320)의 출력단(Q)은 업 전류 제거회로(340)의 입력측 타단과 리셋 지연 제거회로(350)의 입력측 타단의 접점에 연결된다.
제1 NAND 게이트(330)는 제1 플리플롭(310)의 출력단(Q)과 제2 플리플롭(320)의 출력단(Q) 사이에 연결된다. 제1 NAND 게이트(330)의 입력측 일단은 제1 플리플롭(310)의 출력단(Q)에 연결된다. 제1 NAND 게이트(330)의 입력측 타단은 제2 플리플롭(320)의 출력단(Q)에 연결된다. 제1 NAND 게이트(330)의 출력단은 제1 플리플롭(310)의 리셋 입력단(RB)과 제2 플리플롭(320)의 리셋 입력단(RB)의 접점에 연결된다.
제1 NAND 게이트(330)는 제1 플리플롭(310)으로부터 입력된 업 출력 신호와 제2 플리플롭(320)으로부터 입력된 다운 출력 신호의 논리곱 신호를 반전하여 제1 플리플롭(310)의 리셋 입력단(RB)과 제2 플리플롭(320)의 리셋 입력단(RB)으로 출력한다.
업 전류 제거회로(340)는 업 전류(IUP)와 다운 전류(IDN)를 기반으로 업 전류(IUP)의 펄스를 제거한 업 신호를 출력하도록 한다.
업 전류 제거회로(340)는 제3 플리플롭(342), AND 게이트(344)를 포함한다.
제3 플리플롭(342)의 입력측 일단(D)은 제1 플리플롭(310)의 출력단(Q)과 연결된다. 제3 플리플롭(342)의 입력측 타단(ck)은 제2 플리플롭(320)의 출력단(Q)과 연결된다. 제3 플리플롭(342)의 출력단(Q)은 AND 게이트(344)의 입력측 타단에 연결된다.
제3 플리플롭(342)은 입력측 일단(D)으로 입력된 업 전류(IUP)와 입력측 타단(ck)으로 입력된 다운 전류(IDN)의 상승 에지를 감지하여 비교한 비교 신호를 출력단(Q)으로 출력한다.
제3 플리플롭(342)의 모드 입력단(SB)으로부터 모드(MODE)값이 1이 인가되면 동작한다. 제3 플리플롭(342)의 제어 동작모드(MODE)가 1로 인가되어 동작할 때, 제3 플리플롭(342)의 Q 모드(Q_Mode)는 제1 플리플롭(310)으로부터 입력된 업 출력신호(Q_UP)의 상승 에지 제2 플리플롭(320)으로부터 입력된 다운 출력신호(Q_DN)의 상승 에지보다 앞설 때 1이 되고, 다운 출력신호(Q_DN)의 상승 에지가 업 출력신호(Q_UP)의 상승 에지보다 앞설 때 0이 된다.
따라서, 업 전류 제거회로(340)는 다운 출력신호(Q_DN)의 상승 에지가 업 출력신호(Q_UP) 보다 앞설 때 Q 모드(Q_Mode)가 0인 상태가 되면, 업 출력신호(Q_UP)가 0으로 고정되므로 다운 신호 출력단(DNB)으로 다운 출력신호(Q_DN)가 출력되도록 한다.
AND 게이트(344)의 입력측 일단은 제1 플리플롭(310)의 출력단(Q)과 연결된다. AND 게이트(344)의 입력측 타단은 제3 플리플롭(342)의 출력단(Q)과 연결된다. AND 게이트(344)의 출력단은 업 신호 출력측 일단(UP)에 연결된다.
AND 게이트(344)는 입력측 일단으로부터 입력된 비교 신호와 입력측 타단으로부터 입력된 업 전류(IUP)의 논리곱을 업 신호로서 출력측 일단으로 출력한다.
리셋 지연 제거회로(350)는 업 전류(IUP)와 다운 전류(IDN)를 기반으로 다운 전류(IDN)에서 업 전류(IUP)의 펄스에 대응하는 리셋 시간(tRst) 만큼 추가된 펄스를 제거한 다운 신호를 출력하도록 한다.
리셋 지연 제거회로(350)의 입력측 일단은 제3 플리플롭(342)의 입력측 일단과 AND 게이트(344)의 입력측 일단의 접점에 연결된다.
리셋 지연 제거회로(350)의 입력측 타단은 제2 플리플롭(320)의 출력단(Q)과 제3 플리플롭의 입력측 타단(ck)의 접점에 연결된다. 리셋 지연 제거회로(350)의 출력단은 다운 신호 출력단(DNB)에 연결된다.
리셋 지연 제거회로(350)는 제2 NAND 게이트(344), 제3 NAND 게이트(344)를 포함한다.
제2 NAND 게이트(344)의 입력측 제1단은 제3 플리플롭(342)의 입력측 일단과 AND 게이트(344)의 입력측 일단의 접점에 연결된다. 제2 NAND 게이트(344)의 입력측 제2단은 모드 입력단과 연결되어 모드값을 입력받는다. 제2 NAND 게이트(344)의 입력측 제3단은 지연 제거 입력단과 연결되어 지연 제거(DLYLESS)값을 입력받는다. 제2 NAND 게이트(344)의 출력단은 제3 NAND 게이트(344)의 입력측 일단에 연결된다.
제2 NAND 게이트(344)는 제1 플리플롭(310)으로부터 입력된 업 출력신호, 모드 입력단으로부터 입력된 모드값, 지연 제거 입력단으로부터 입력된 지연제거(DLYLESS)값의 논리곱을 반전하여 제3 NAND 게이트의 입력측 일단으로 출력한다.
제3 NAND 게이트(344)의 입력측 일단은 제2 NAND 게이트의 출력단에 연결된다. 제3 NAND 게이트(344)의 입력측 타단은 제2 플리플롭(320)의 출력단(Q)과 제3 플리플롭(342)의 입력측 타단의 접점에 연결된다. 제3 NAND 게이트(344)의 출력단은 다운 신호 출력단(DNB)에 연결된다.
제3 NAND 게이트(344)는 제2 NAND 게이트(344)로부터 입력된 출력신호와 제2 플리플롭(320)으로부터 입력된 다운 출력 신호의 논리곱을 반전하여 다운 신호 출력단(DNB)으로 출력한다.
UP_ON 선로(360)는 제3 플리플롭의 출력단(Q)에 추가로 연결된다. UP_ON 선로(360)는 제3 플리플롭(342)의 출력단(Q)에 추가로 연결되어, UP_ON 선로(360) 상에 출력이 UP_ON = 1로 감지될 때마다 고정된 위상차를 기 설정된 단위로 점차 증가시켜, 계속해서 변화하는 위상차의 극성이 반전되지 않을 때까지 위상차를 확보한다.
도 3b는 본 실시예에 따른 PFD 리셋 지연 제거회로에 관한 신호들의 타이밍 다이어그램을 나타낸 도면이다.
제3 플리플롭(342)이 MODE = 1에서, 업 전류(IUP)가 제거되기 전과 동일한 위상 오프셋(Phase Offset)을 유지하려면 다운 전류(IDN)에 업 전류(IUP)의 펄스만큼 추가되어야 한다.
도 3b에 도시된 바와 같이, 다운 전류(IDN)에 업 전류(IUP)의 펄스에 대응하는 리셋 시간(tRst) 만큼 추가된 펄스를 업 전류(IUP)와 함께 제거해야 업 전류(IUP)가 제거되기 전과 동일한 오프셋 전류(IOFFSET)로 동일한 위상 오프셋(Phase Offset)을 유지할 수 있다.
도 3b에 도시된 바와 같이, 제3 플리플롭(342)의 MODE = 1과 함께 리셋 지연 제거회로(350)에 포함된 제2 NAND 게이트(344)로 추가로 입력된 “DLYLESS”= 1인 경우, 리셋 지연 제거회로(350)의 출력인 DNB는 Q_UP = 0인 동안만 0이고, Q_UP = 1이 됨과 동시에 1이 되어, 다운 전류(IDN)에서 리셋 시간(tRst)에 대응하는 펄스를 제거하는 결과를 갖게 한다.
도 3c는 본 실시예에 따른 분수 분주형 위상동기루프(Fractional PLL)에서 SDM(Sigma Delta Modulator)에 의한 위상 오차(Phase Error)가변 범위를 나타낸 도면이다.
분수 분주형 위상동기루프(Fractional PLL)에서 델타-시그마 변조기(SDM)에 의한 위상 오차(Phase Error)의 가변 범위는 도 3c에 도시된 바와 같다. 도 3c에 도시된 바와 같이, 분수 분주형 위상동기루프(Fractional PLL)에서 위상 역전 시점을 감지하여 오프셋 전류(Offset current)를 증가시킨다.
만약, 오프셋 전류(IOFFSET)가 기 설정된 임계값보다 작으면, 위상 오차(Phase Error)의 극성이 반전될 가능성이 생기게 되고, 비선형성(Nonlinearity)에 의해 위상 노이즈(Phase Noise)가 증가하게 된다.
도 4a는 본 실시예에 따른 UP_ON 선로를 이용하여 위상 역전을 감지하는 방법을 나타낸 도면이다.
본 실시예에 따른 위상 주파수 검출기(PFD)는 제3 플리플롭(342)의 출력단(Q)에 추가로 연결된 UP_ON 선로를 이용하여 위상 역전을 감지한다. 본 실시예에 따른 위상 주파수 검출기(PFD)는 오프셋 전류(IOFFSET)가 기 설정된 임계값보다 작으면, 위상 오차(Phase Error)의 극성이 반전될 가능성이 생기게 되고, 비선형성(Nonlinearity)에 의해 위상 노이즈(Phase Noise)가 증가하는 것을 방지하기 위해, 제3 플리플롭(342)의 출력단(Q)에 UP_ON를 추가로 연결한다.
본 실시예에 따른 위상 주파수 검출기(PFD)를 분수 분주형 위상동기루프(Fractional Phase Locked Loop)에 적용함에 있어서, 제3 플리플롭(342)의 출력단(Q)에 추가로 연결된 UP_ON 선로 상에 출력이 UP_ON=1로 감지될 때마다 고정된 위상차를 점차 증가시켜, 계속해서 변화하는 위상차의 극성이 반전되지 않을 때까지 충분한 위상차를 확보한다.
도 4b는 본 실시예에 따른 리셋 지연 제거회로의 UP_ON 선로를 감지하여 오프셋 전류(IOFFSET)를 임계점까지 증가하는 타이밍 다이어그램을 나타낸 도면이다.
도 4b에 도시된 바와 같이, 위상 주파수 검출기(PFD) 내의 Q_UP, Q_DN의 입력 순서에 따라 Q_Mode가 0 또는 1로 변경한다는 점을 이용해 0에서 1로 변경하는 시점을 감지하여 오프셋 전류(IOFFSET)가 기 설정된 일정량이 증가하기를 반복하도록 제어한다.
도 4c는 본 실시예에 따른 리셋 지연 제거회로의 UP_ON 선로를 감지하여 오프셋 전류(IOFFSET)를 임계점까지 증가를 나타낸 그래프이다.
도 4c에 도시된 바와 같이, 위상 주파수 검출기(PFD)는 제3 플리플롭(342)의 출력단(Q)에 추가로 연결된 UP_ON 선로 상에 출력이 UP_ON=1로 감지되면, 오프셋 전류(IOFFSET)를 임계점까지 증가시킨다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
310: 제1 플리플롭 320: 제2 플리플롭
330: 제1 NAND 게이트
340: 업 전류 제거회로
342: 제3 플리플롭 344: AND 게이트
350: 리셋 지연 제거회로
352: 제2 NAND 게이트 354: 제3 NAND 게이트
360: UP_ON

Claims (11)

  1. 기준클럭신호(CKREF)와 제1 데이터 신호를 입력받고, 상기 기준클럭신호(CKREF)와 상기 제1 데이터 신호의 상승 에지(Rising Edge)를 감지한 후 비교하여 업 전류(IUP)를 출력하는 제1 플리플롭(Flip-Flop);
    분주클럭신호(CKDIV)와 제2 데이터 신호를 입력받고, 상기 분주클럭신호(CKDIV)와 상기 제2 데이터 신호의 상승 에지를 감지한 후 비교하여 다운 전류(IDN)를 출력하는 제2 플리플롭;
    상기 업 전류(IUP)와 상기 다운 전류(IDN)를 기반으로 상기 업 전류(IUP)의 펄스를 제거한 업 신호를 출력하도록 하는 업 전류 제거회로; 및
    상기 업 전류(IUP)와 상기 다운 전류(IDN)를 기반으로 상기 다운 전류(IDN)에서 상기 업 전류(IUP)의 펄스에 대응하는 리셋 시간(tRst) 만큼 추가된 펄스를 제거한 다운 신호를 출력하도록 하는 리셋 지연 제거회로
    를 포함하는 것을 특징으로 하는 위상 주파수 검출 장치.
  2. 제1항에 있어서,
    상기 업 전류 제거회로는 제3 플리플롭, AND 게이트를 포함하며,
    상기 제3 플리플롭의 입력측 일단(D)은 상기 제1 플리플롭의 출력단(Q)과 연결되며, 상기 제3 플리플롭의 입력측 타단(ck)은 상기 제2 플리플롭의 출력단(Q)과 연결되며, 상기 제3 플리플롭의 출력단(Q)은 상기 AND 게이트의 입력측 타단에 연결되며,
    상기 AND 게이트의 입력측 일단은 상기 제1 플리플롭의 출력단(Q)과 연결되며, 상기 AND 게이트의 출력단은 업 신호 출력측 일단(UP)에 연결되는 것을 특징으로 하는 위상 주파수 검출 장치.
  3. 제2항에 있어서,
    상기 제3 플리플롭은 상기 입력측 일단(D)으로 입력된 상기 업 전류(IUP)와 상기 입력측 타단(ck)으로 입력된 상기 다운 전류(IDN)의 상승 에지를 감지하여 비교한 상기 비교 신호를 상기 출력단(Q)으로 출력하며,
    상기 AND 게이트는 상기 비교 신호와 상기 업 전류(IUP)의 논리곱을 업 신호로서 상기 출력측 일단으로 출력하는 것을 특징으로 하는 위상 주파수 검출 장치.
  4. 제3항에 있어서,
    상기 제3 플리플롭의 동작모드(MODE)가 1로 동작할 때, 상기 제3 플리플롭의 Q 모드(Q_Mode)는 상기 제1 플리플롭으로부터 입력된 업 출력신호(Q_UP)의 상승 에지가 상기 제2 플리플롭으로부터 입력된 다운 출력신호(Q_DN)의 상승 에지보다 앞설 때 1이 되고, 상기 다운 출력신호(Q_DN)의 상승 에지가 상기 업 출력신호(Q_UP)의 상승 에지보다 앞설 때 0이 되므로,
    상기 다운 출력신호(Q_DN)의 상승 에지가 상기 업 출력신호(Q_UP) 보다 앞설 때 상기 Q 모드(Q_Mode)가 0인 상태가 되면, 상기 업 출력신호(Q_UP)가 0으로 고정되므로 다운 신호 출력단(DNB)으로 상기 다운 출력신호(Q_DN)가 출력되도록 하는 위상 주파수 검출 장치.
  5. 제2항에 있어서,
    상기 리셋 지연 제거회로의 입력측 일단은 상기 제3 플리플롭의 입력측 일단과 상기 AND 게이트의 입력측 일단의 접점에 연결되고, 상기 리셋 지연 제거회로의 입력측 타단은 상기 제2 플리플롭의 출력단(Q)과 제3 플리플롭의 입력측 타단의 접점에 연결되고, 상기 리셋 지연 제거회로의 출력단은 다운 신호 출력단(DNB)에 연결되는 것을 특징으로 하는 위상 주파수 검출 장치.
  6. 제5항에 있어서,
    상기 리셋 지연 제거회로는 제2 NAND 게이트, 제3 NAND 게이트를 포함하며,
    상기 제2 NAND 게이트의 입력측 제1단은 상기 제3 플리플롭의 입력측 일단과 상기 AND 게이트의 입력측 일단의 접점에 연결되고, 상기 제2 NAND 게이트의 입력측 제2단은 모드 입력단과 연결되어 모드값을 입력받고, 상기 제2 NAND 게이트의 입력측 제3단은 지연 제거 입력단과 연결되어 지연 제거(DLYLESS)값을 입력받고, 상기 제2 NAND 게이트의 출력단은 상기 제3 NAND 게이트의 입력측 일단에 연결되며,
    상기 제3 NAND 게이트의 입력측 타단은 상기 제2 플리플롭의 출력단(Q)과 제3 플리플롭의 입력측 타단의 접점에 연결되고, 상기 제3 NAND 게이트의 출력단은 다운 신호 출력단(DNB)에 연결되는 것을 특징으로 하는 위상 주파수 검출 장치.
  7. 제6항에 있어서,
    상기 제2 NAND 게이트는 상기 제1 플리플롭으로부터 입력된 업 출력신호, 상기 모드 입력단으로부터 입력된 모드값, 상기 지연 제거 입력단으로부터 입력된 지연제거(DLYLESS)값의 논리곱을 반전하여 상기 제3 NAND 게이트의 입력측 일단으로 출력하며,
    상기 제3 NAND 게이트는 상기 제2 NAND 게이트로부터 입력된 출력신호와 상기 제2 플리플롭으로부터 입력된 다운 출력 신호의 논리곱을 반전하여 상기 다운 신호 출력단(DNB)으로 출력하는 것을 특징으로 하는 위상 주파수 검출 장치.
  8. 제2항에 있어서,
    상기 제3 플리플롭의 출력단(Q)에 추가로 연결된 UP_ON 선로를 이용하여 위상 역전을 감지하며, 상기 제3 플리플롭의 출력단(Q)에 추가로 연결된 UP_ON 선로 상에 출력이 UP_ON = 1로 감지될 때마다 고정된 위상차를 기 설정된 단위로 점차 증가시켜, 계속해서 변화하는 위상차의 극성이 반전되지 않을 때까지 위상차를 확보하는 것을 특징으로 하는 위상 주파수 검출 장치.
  9. 제1항에 있어서,
    상기 제1 플리플롭의 출력단(Q)과 상기 제2 플리플롭의 출력단(Q) 사이에 연결된 제1 NAND 게이트를 포함하며,
    상기 제1 NAND 게이트의 입력측 일단은 상기 제1 플리플롭의 출력단(Q)에 연결되며, 상기 제1 NAND 게이트의 입력측 타단은 상기 제2 플리플롭의 출력단(Q)에 연결되며, 상기 제1 NAND 게이트의 출력단은 상기 제1 플리플롭의 리셋 입력단(RB)과 상기 제2 플리플롭의 리셋 입력단(RB)의 접점에 연결되는 것을 특징으로 하는 위상 주파수 검출 장치.
  10. 제9항에 있어서,
    상기 제1 NAND 게이트는 상기 제1 플리플롭으로부터 입력된 업 출력 신호와 상기 제2 플리플롭으로부터 입력된 다운 출력 신호의 논리곱 신호를 반전하여 상기 제1 플리플롭의 리셋 입력단(RB)과 상기 제2 플리플롭의 리셋 입력단(RB)으로 출력하는 것을 특징으로 하는 위상 주파수 검출 장치.
  11. 제2항에 있어서,
    상기 제1 플리플롭의 입력측 일단(D)은 데이터 입력단과 연결되며, 상기 제1 플리플롭의 입력측 타단(ck)은 클럭 입력단과 연결되며, 상기 제1 플리플롭의 출력단(Q)은 상기 업 전류 제거회로의 입력측 일단에 연결되며,
    상기 제2 플리플롭의 입력측 일단(D)은 클럭 입력단과 연결되며, 상기 제2 플리플롭의 입력측 타단(ck)은 데이터 입력단과 연결되며, 상기 제2 플리플롭의 출력단(Q)은 상기 업 전류 제거회로의 입력측 타단과 상기 리셋 지연 제거회로의 입력측 타단의 접점에 연결되는 것을 특징으로 하는 위상 주파수 검출 장치.

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