CN115065795A - 基于国产FPGA的cameralink接口的输入输出接口系统 - Google Patents

基于国产FPGA的cameralink接口的输入输出接口系统 Download PDF

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周文
徐金平
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Abstract

本方案属于高速数字图像的远距离传输技术领域，具体涉及基于国产FPGA的cameralink接口的输入输出接口系统。包括FPGA芯片、Cameralink接口模块和AXI接口模块，FPGA芯片包括串并信号转换模块、Cameralink解码模块、模式控制模块；Cameralink接口模块，用于接收Cameralink信号，并将所述Cameralink信号发送给所述Cameralink解码模块；Cameralink解码模块，用于将所述Cameralink信号进行解码，并将解码后的并行数字图像信号发送给串并信号转换模块；本方案基于国产FPGA，不需要外部接口芯片，通过FPGA内部的逻辑实现了cameralink接口的输入图像及输出图像，降低了成本，便于移植和维护，减小了电路板布局布线上的空间和资源的功耗。

Description

基于国产FPGA的cameralink接口的输入输出接口系统
技术领域
本方案属于高速数字图像的远距离传输技术领域，具体涉及基于国产FPGA的cameralink接口的输入输出接口系统。
背景技术
在Cameralink数字图像的传输技术领域，传统的传输方式中设备之间的传输介质是采用Cameralink数据线来进行直接连接的，这使得其抗干扰性差、传输距离短。(CameraLink是一种专门针对机器视觉应用领域的串行通信协议，使用低压差分信号进行LVDS传输；LVDS，即LowVoltageDifferentialSignaling，是一种低压差分信号技术接口。)由于光纤传输具有保密性好、抗干扰性能强、传输速率高且容量大等优点，使得采用光纤实现高速数字图像传输的Cameralink图像传输系统越来越多，但基本上只能满足基本型(Base)的Cameralink格式图像信号，对于高像素时钟、数据量大的数字图像无法传输，并且图像信号的编解码以及数据的串行解串功能依赖于编解码芯片，接口功能固定且使得发送端和接收端各成一套硬件平台，结构繁复，通用性差。
申请号为CN201610351739.6的专利公开了一种基于FPGA的全模式Cameralink数字图像光端机接收端及发射端，包括FPGA芯片、Cameralink接口模块、SFP光模块，FPGA芯片包括串并信号转换模块、Cameralink解码模块、模式控制模块；Cameralink接口模块接收Cameralink信号并发送给Cameralink解码模块；Cameralink解码模块将串行数据进行解码，并发送给串并信号转换模块；串并信号转换模块将接收到的数字图像信号进行串并转换，形成串行数据流；SFP光模块接收来串行数据流，并转换为光纤信号；模式控制模块控制发送端的工作模式。
该方案利用FPGA芯片软件设置代替传统编解码芯片，使得光端机的发送端与接收端硬件结构相同，达到了增加系统集成化的有益效果。但是该方案中的cameralink接口的实现是采用控制器加上专用的协议收发芯片来实现，进而cameralink逻辑功能和物理接口并不能都由FPGA实现，需要消耗多个FPGA引脚，进而会消耗电路板布局布线上的空间和资源。
发明内容
本方案提供一种基于国产FPGA的cameralink接口的输入输出接口系统，能够极大的简化cameralink接口的实现。
为了达到上述目的，本方案提供一种基于国产FPGA的cameralink接口的输入输出接口系统，包括FPGA芯片和Cameralink接口模块，
FPGA芯片包括串并信号转换模块、Cameralink解码模块和模式控制模块；
Cameralink接口模块，用于接收Cameralink信号，并将所述Cameralink信号发送给所述Cameralink解码模块；
Cameralink解码模块，用于将所述Cameralink信号进行解码，并将解码后的并行数字图像信号发送给串并信号转换模块；
串并信号转换模块，用于将cameralink接口输入的串行信号按照时序和逻辑转换为并行数据，
模式控制模块，用于控制所述发送端的工作模式，所述工作模式包括全配置型、中等型、基本型工作模式；
FPGA芯片还包括:数字时钟DCM模块，用于为所述FPGA芯片提供系统时钟；
所述FPGA芯片通过selectio接口与串并信号转换模块连接；
selectio接口用于通过channellink输入cameralink像素数据时序和输出cameralink像素数据时序；
还包括AXI接口模块、时序解析模块和异步FIFO数据缓存模块，
所述时序解析模块，用于将所述Cameralink像素数据时序进行解析；
所述AXI接口模块，用于将数据时序存储到缓存异步FIFO中；
异步FIFO数据缓存模块， 用于根据系统时钟进行图像数据的缓存及跨时钟域同步输出，所述异步FIFO数据缓存模块分别与所述Cameralink接口和AXI接口模块通讯，所述异步FIFO数据缓存模块接受cameralink像素数据时序作为FIFO的写输入时钟，将图像数据按照奇行偶行分别写入两个FIFO中；并读取图像数据，再根据输入图像的行、场控制信号产生新的行、场及图像信号，完成图像数据的缓存及跨时钟域；
FIFO读及AXI接口模块发送的数据时序；AXI接口模块接受FIFO写入时序，然后AXI发送帧同步控制并跨时钟同步输出；FIFO读及camerallink发送的VAL和RGB时序，发送帧同步机制；
若AXI接口的LAST状态为fifo_empty为低非空，清空fifo；清空fifo；自己检查错误，然后自己重新打包发送；
若AXI接口的LAST状态为TVALID为高，拉低并发一个周期的TLAST，清空h_cnt和v_cnt，并进行下一帧时序数据的处理。
本方案的原理：当对数字图像进行处理时，使用工业相机对图像进行实时采集，由CameraLink输入接口传输到串并信号转换模块中进行串并转换形成串行数据流，然后传入到FPGA芯片中，FPGA芯片作为核心处理单元和主控单元对整个系统进行逻辑时序控制，并将图像进行处理，cameralink像素数据时序从channellink输入，时序解析模块对cameralink像素数据时序进行解析，然后将解析后的数据通过CameraLink输出，从而实现了Cameralink信号的远距离传输。当CameraLink输出的LAST状态fifo_empty为低非空时，表示发送出现错误，出现了发送过程中数据包丢失的情况，自我检查出现错误后，重新打包发送，确保数据包不丢失。
当发送端的LAST状态， TVALID为高，拉低并发一个周期的TLAST，清空h_cnt和v_cnt，进行下一帧的处理。
本方案的有益效果：
（1）本方案基于国产FPGA，不需要外部接口芯片，通过FPGA内部的逻辑实现了cameralink接口的输入图像及输出图像，降低了成本，便于移植和维护，减小了电路板布局布线上的空间和资源的功耗。
（2）通过设置LAST状态的自我检查，可确保图像在传输过程中更加稳定，避免了图像传输过程中数据包丢失的情况。
进一步，AXI接口模块采用异步握手机制，跨时钟域传递场有效信号上升沿rxfvalbegin和下降沿rxfvalend进行时序状态切换表换，同步图像帧。将系统时钟的每个时钟信号的上升沿分别做一个selectio信号作为发送或接收开始，并基于封包结构，依次在每个FPGA的rxfvalbegin时钟信号上升沿，Cameralink输出端按照节拍发送selectio_tx输出时序，Cameralink接受端按照selectio_rx输入时序的节拍查找起始Start、恢复Payload以及以及检查、LAST结束。
进一步，还包括寄存器配置模块，用于配置所述数据采样处理模块、时序分析模块以及AXI接口模块，使所述数据采样处理模块、时序分析模块以及AXI接口模块根据相应的参数工作。当数据从发送端发送至接收端时，也同时会发送至寄存器，当数据全部发送至接收端时，寄存器模块中的数据采样处理模块、时序分析模块以及AXI接口模块对接收到的全部数据进行分析判断数据包是否丢失，在大电流或强电流的外界信号干扰的情况下，有可能出现丢失数据包的可能，当数据包丢失时，发送端将Cameralink接口中的图像数据及相机串行通讯信号重新发送给接收端，进而使得图像传输的准确率更高。
进一步，还包括rgb888和rgb565相互转换模块。将RGB888转换为RGB565来存储，减少了存储器的容量的同时，降低了数据量；在后端显示的时候，再次把RGB565转换为RGB888，实现数据宽度的匹配。
进一步，当RGB888转换为RGB565时，提取相应单色高位 (R5 G6 B5)。
进一步，当RGB565转换为RGB888时，补充相应单色低位 (R3 G2 B3)。
进一步，还包括串口，所述串口用于接送时序和发送时序。
进一步，所述串口波特率为115200。误码率很低可以确保通信正常。
附图说明
图1为本发明实施例的cameralink框图。
图2为本发明实施例的引脚定义表。
图3为本发明实施例的channellink输入时序。
图4为本发明实施例的channellink输出时序。
图5为本发明实施例的rgb565_to_rgb888模块时序图。
图6为本发明实施例的rgb888的示意图。
图7为本发明实施例的rgb565的示意图。
图8为本发明实施例的fifo接受cameralink像素数据时序的示意图。
图9为本发明实施例的fifo读及AXI发送时序的示意图。
图10为本发明实施例的AXI发送帧同步控制示意图。
图11为本发明实施例的AXI接受及fifo写入时序示意图。
图12为本发明实施例的TLAST跨时钟域同步输出示意图。
图13为本发明实施例的fifo 读出及camerallink发送VAL和RGB时序示意图。
图14为本发明实施例的无效LVAL和有效时序示意图。
图15为本发明实施例的无效FVAL/有效FVAL时序示意图。
图16为本发明实施例的LVAL与FVAL对应关系的示意图。
图17为本发明实施例的水平方向X_OFFSET/行有效像素区的示意图。
图18为本发明实施例的camerallink发送VAL和RGB时序描绘框图。
图19为本发明实施例的串口接送时序示意图。
图20为本发明实施例的串口发送时序示意图。
具体实施方式
下面通过具体实施方式进一步详细说明：
实施例基本如附图1-2所示：
一种基于国产FPGA的cameralink接口的输入输出接口系统，包括FPGA芯片、Cameralink接口模块和AXI接口模块，
FPGA芯片包括串并信号转换模块、Cameralink解码模块、模式控制模块；
Cameralink接口模块，用于接收Cameralink信号，并将所述Cameralink信号发送给所述Cameralink解码模块；
Cameralink解码模块，用于将所述Cameralink信号进行解码，并将解码后的并行数字图像信号发送给串并信号转换模块；
串并信号转换模块，用于将所述并行数字图像信号进行串并转换，形成串行数据流，
模式控制模块，用于控制所述发送端的工作模式，所述工作模式包括全配置型、中等型、基本型工作模式；
FPGA芯片还包括:数字时钟DCM模块，用于为所述FPGA芯片提供系统时钟；
信号指示灯控制模块，用于根据模式控制模块所配置的工作模式，控制信号指示灯的工作；
如附图3-4所示:
所述FPGA芯片通过selectio接口与串并信号转换模块连接；
selectio接口用于通过channellink输入cameralink像素数据时序和输出cameralink像素数据时序；
所述selectio_rx输入时序为channellink输入时序，所述selectio_tx输出时序为channellink输出时序。
如附图5-7所示：
还包括rgb888和rgb565相互转换模块。将RGB888转换为RGB565来存储，减少了存储器的容量的同时，降低了数据量；当RGB888转换为RGB565时，提取相应单色高位即可(R5G6 B5)。在后端显示的时候，再次把RGB565转换为RGB888，实现数据宽度的匹配。当RGB565转换为RGB888时，只要补充相应单色低位即可(R3 G2 B3)。
如图8-10所示：
AXI接口模块，所述AXI接口模块用于将所述时序分析模块解析出的有效图像数据存储到缓存异步FIFO中；
采用异步握手机制，跨时钟域传递场有效信号上升沿和下降沿rx_f_val_begin和 rx_f_val_end，提供给图10状态切换标准，同步图像帧。
AXI接口时序包括axi_stream_m时序及状态机，axi_stream_m时序及状态机，采用异步握手机制，跨时钟域传递场有效信号上升沿（rxfvalbegin）和下降沿（rxfvalend）；
将每个时钟信号的上升沿分别做一个selectio信号作为发送或接收开始，并基于封包结构，依次在每个FPGA的selectio的rxfvalbegin时钟信号上升沿，发送端selectio按照节拍发送selectio_tx输出时序，接受端selectio按照selectio_rx输入时序的节拍查找起始Start、恢复Payload以及检查、LAST结束；
若LAST状态，fifo_empty为低非空，清空fifo；清空fifo；自己检查错误，然后自己重新打包发送；
若LAST状态，或TVALID为高，拉低并发一个周期的TLAST，清空h_cnt和v_cnt，并进行下一帧的处理。
如图11-12所示：
异步FIFO数据缓存模块， 用于根据系统时钟进行图像数据的缓存及跨时钟域同步输出，所述异步FIFO数据缓存模块分别与所述Cameralink接口和AXI接口模块通讯，所述异步FIFO数据缓存模块接受cameralink像素数据时序作为FIFO的写输入时钟，将图像数据按照奇行偶行分别写入两个FIFO中；并读取图像数据，再根据输入图像的行、场控制信号产生新的行、场及图像信号，完成图像数据的缓存及跨时钟域；
AXI接受及fifo写入时序，TLAST跨时钟域同步输出，fifo 读出及camerallink发送VAL和RGB时序
如附图13所示：
LLC：LVAL_LO；
FLC：FVAL_LO；
Xoff：XOFF；
Yoff：YOFF；
HW：系统设定图片行像素值；
VW：系统设定图片行数；
HA：显示标准中，行像素时钟周期总数；
VA：显示标准中，总行数。
发送帧同步机制：一旦tx_last信号高对应位置v_cnt != FLC+Yoff+VW-1(图像最后一行) && h_cnt ！= LLC+Xoff+HW-1（图像行最后一列）时，复位相关信号，重新发送1帧。
如附图14-15所示：
发送端将输入Cameralink接口中的图像数据及相机串行通讯信号，通过光纤发送给接收端，接收端再将信号转换成对应的图像信号及串行通讯信号从Cameralink接口输出。发送端通过Cameralink接口中接收相机控制信号及相机外触发信号，通过光纤发送给接收端，接收端将这些信号通过Cameralink接口输出，从而实现了Cameralink信号的远距离传输。
如附图16-17所示：
串口波特率为115200。误码率很低可以确保通信正常。
以上所述的仅是本发明的实施例，方案中公知的具体结构及特性等常识在此未作过多描述。应当指出，对于本领域的技术人员来说，在不脱离本发明结构的前提下，还可以作出若干变形和改进，这些也应该视为本发明的保护范围，这些都不会影响本发明实施的效果和专利的实用性。本申请要求的保护范围应当以其权利要求的内容为准，说明书中的具体实施方式等记载可以用于解释权利要求的内容。

Claims (8)

1.基于国产FPGA的cameralink接口的输入输出接口系统，包括FPGA芯片和Cameralink接口模块，
FPGA芯片包括串并信号转换模块、Cameralink解码模块和模式控制模块；
Cameralink接口模块，用于接收Cameralink信号，并将所述Cameralink信号发送给所述Cameralink解码模块；
Cameralink解码模块，用于将所述Cameralink信号进行解码，并将解码后的并行数字图像信号发送给串并信号转换模块；
串并信号转换模块，用于将cameralink接口输入的串行信号按照时序和逻辑转换为并行数据，
模式控制模块，用于控制所述发送端的工作模式，所述工作模式包括全配置型、中等型、基本型工作模式；
FPGA芯片还包括:数字时钟DCM模块，用于为所述FPGA芯片提供系统时钟；
其特征在于：
所述FPGA芯片通过selectio接口与串并信号转换模块连接；
selectio接口用于通过channellink输入cameralink像素数据时序和输出cameralink像素数据时序；
还包括AXI接口模块、时序解析模块和异步FIFO数据缓存模块，
所述时序解析模块，用于将所述Cameralink像素数据时序进行解析；
所述AXI接口模块，用于将数据时序存储到缓存异步FIFO中；
异步FIFO数据缓存模块， 用于根据系统时钟进行图像数据的缓存及跨时钟域同步输出，所述异步FIFO数据缓存模块分别与所述Cameralink接口和AXI接口模块通讯，所述异步FIFO数据缓存模块接受cameralink像素数据时序作为FIFO的写输入时钟，将图像数据按照奇行偶行分别写入两个FIFO中；并读取图像数据，再根据输入图像的行、场控制信号产生新的行、场及图像信号，完成图像数据的缓存及跨时钟域；
FIFO读及AXI接口模块发送的数据时序；AXI接口模块接受FIFO写入时序，然后AXI发送帧同步控制并跨时钟同步输出；FIFO读及camerallink发送的VAL和RGB时序，发送帧同步机制；
若AXI接口的LAST状态为fifo_empty为低非空，清空fifo；清空fifo；自己检查错误，然后自己重新打包发送；
若AXI接口的LAST状态为TVALID为高，拉低并发一个周期的TLAST，清空h_cnt和v_cnt，并进行下一帧时序数据的处理。
2.根据权利要求1所述的基于国产FPGA的cameralink接口的输入输出接口系统，其特征在于：
AXI接口模块采用异步握手机制，跨时钟域传递场有效信号上升沿rxfvalbegin和下降沿rxfvalend；
将系统时钟的每个时钟信号的上升沿分别做一个selectio信号作为发送或接收开始，并基于封包结构，依次在每个FPGA的rxfvalbegin时钟信号上升沿，Cameralink输出端按照节拍发送selectio_tx输出时序，Cameralink接受端按照selectio_rx输入时序的节拍查找起始Start、恢复Payload以及以及检查、LAST结束。
3.根据权利要求1所述的基于国产FPGA的cameralink接口的输入输出接口系统，其特征在于：还包括寄存器配置模块，用于配置所述数据采样处理模块、时序分析模块以及AXI接口模块，使所述数据采样处理模块、时序分析模块以及AXI接口模块根据相应的参数工作。
4.根据权利要求1所述的基于国产FPGA的cameralink接口的输入输出接口系统，其特征在于：还包括rgb888和rgb565相互转换模块。
5.根据权利要求4所述的基于国产FPGA的cameralink接口的输入输出接口系统，其特征在于：当RGB888转换为RGB565时，提取相应单色高位。
6.根据权利要求5所述的基于国产FPGA的cameralink接口的输入输出接口系统，其特征在于：当RGB565转换为RGB888时，补充相应单色低位。
7.根据权利要求1所述的基于国产FPGA的cameralink接口的输入输出接口系统，其特征在于：还包括串口，所述串口用于接送时序和发送时序。
8.根据权利要求7所述的基于国产FPGA的cameralink接口的输入输出接口系统，其特征在于：所述串口波特率为115200。
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