CN107426551A - 一种基于FPGA的全模式Cameralink数字图像光端机接收端及发射端 - Google Patents

Abstract

本发明涉及Cameralink高速数字图像的远距离传输技术领域，具体公开了一种基于FPGA全模式Cameralink数字图像光端机发送端，包括FPGA芯片、Cameralink接口模块、SFP光模块，FPGA芯片包括串并信号转换模块、Cameralink解码模块、模式控制模块；Cameralink接口模块接收Cameralink信号并发送给Cameralink解码模块；Cameralink解码模块将串行数据进行解码，并发送给串并信号转换模块；串并信号转换模块将接收到的数字图像信号进行串并转换，形成串行数据流；SFP光模块接收来串行数据流，并转换为光纤信号；模式控制模块控制发送端的工作模式。相应地，本发明还公开一种基于FPGA全模式Cameralink数字图像光端机接收端。本发明利用FPGA芯片软件设置代替传统编解码芯片，使得光端机的发送端与接收端硬件结构相同，达到了增加系统集成化的有益效果。

Description

一种基于FPGA的全模式Cameralink数字图像光端机接收端及发射端

技术领域

本发明涉及Cameralink高速数字图像的远距离传输技术领域，特别涉及一种基于FPGA的全模式Cameralink数字图像光端机。

背景技术

在Cameralink数字图像的传输技术领域，传统的传输方式中设备之间的传输介质是采用Cameralink数据线来进行直接连接的，这使得其抗干扰性差、传输距离短。(CameraLink是一种专门针对机器视觉应用领域的串行通信协议，使用低压差分信号进行LVDS传输；LVDS，即Low VoltageDifferential Signaling，是一种低压差分信号技术接口。)

由于光纤传输具有保密性好、抗干扰性能强、传输速率高且容量大等优点，使得采用光纤实现高速数字图像传输的Cameralink图像传输系统越来越多，但基本上只能满足基本型(Base)的Cameralink格式图像信号，对于高像素时钟、数据量大的数字图像无法传输，并且图像信号的编解码以及数据的串行解串功能依赖于编解码芯片，接口功能固定且使得发送端和接收端各成一套硬件平台，结构繁复，通用性差。

因此，亟需一种Cameralink数字图像光端机，来实现全模式Cameralink数字图像光端机，并使得光端机的发送端和接收端硬件平台通用。

发明内容

本发明旨在克服现有数字图像光端机发送端和接收端无法通用，且依赖编解码芯片的技术缺陷，提供一种发送端和接收端可通用的基于FPGA的全模式Cameralink数字图像光端机发送端及接收端。

为实现上述目的，本发明采用以下技术方案：

一方面，本发明提供一种基于FPGA的全模式Cameralink数字图像光端机发送端，包括FPGA芯片、Cameralink接口模块、SFP光模块，所述FPGA芯片包括串并信号转换模块、Cameralink解码模块、模式控制模块；

所述Cameralink接口模块，用于接收Cameralink信号，并将所述Cameralink信号发送给所述Cameralink解码模块；

所述Cameralink解码模块，用于将所述Cameralink信号进行解码，并将解码后的并行数字图像信号发送给串并信号转换模块；

所述串并信号转换模块，用于将所述并行数字图像信号进行串并转换，形成串行数据流；

所述SFP光模块，用于接收来自串并信号转换模块的串行数据流，并进行光电转换，转换为光纤信号；

所述模式控制模块，用于控制所述发送端的工作模式，所述工作模式包括全配置型、中等型、基本型工作模式。

一些实施例中，所述Cameralink信号包括图像数据及相机外触发信号及串行通讯信号。

一些实施例中，所述FPGA芯片还包括：

数字时钟DCM模块，用于为所述FPGA芯片提供系统时钟；

信号指示灯控制模块，用于根据模式控制模块所配置的工作模式，控制信号指示灯的工作；

异步FIFO数据缓存模块，用于以相机输出的像素时钟作为FIFO的写输入时钟，根据行场同步信号以及写FIFO控制器状态产生读控制信号，以所述串并信号转换模块的时钟作为FIFO的读时钟，读出的图像数据再经过图像重建后产生新的行场数据，完成图像数据的时钟域匹配。

一些实施例中，还包括EEPROM程序存储芯片6，用于完成程序的存储和上电自动加载。

一些实施例中，所述Cameralink解码模块，将像素时钟7倍频之后，以该高频时钟作为系统时钟，按照Cameralink格式中LVDS-TTL转换格式读取并还原数据，输出并行的图像数据。

相应地，本发明还提供一种基于FPGA的全模式Cameralink数字图像光端机接收端，包括Cameralink接口模块、FPGA芯片、SFP光模块，所述FPGA芯片包括Cameralink编码模块、串并信号转换模块、模式控制模块；

所述SFP光模块，用于接收外部传输的光信号，进行光电转换，并将转换后的串行数据流发送给所述串并信号转换模块；

串并信号转换模块，用于将所述串行数据流转换为并行数字图像信号，并发送给所述Cameralink编码模块；

所述Cameralink编码模块，用于将所述并行数字图像信号进行编码，转化为Cameralink信号，发送给所述Cameralink接口模块；

所述Cameralink接口模块，用于接收Cameralink信号，并将所述Cameralink信号输出；

所述模式控制模块，用于控制所述接收端的工作模式，所述工作模式包括全配置型、中等型、基本型工作模式。

一些实施例中，所述Cameralink信号包括图像数据及相机外触发信号及串行通讯信号。

一些实施例中，所述FPGA芯片还包括：

数字时钟DCM模块，用于为所述FPGA芯片提供系统时钟；

信号指示灯控制模块，用于根据模式控制模块所配置的工作模式，控制信号指示灯的工作；

异步FIFO数据缓存模块，用于以相机输出的像素时钟作为FIFO的写输入时钟，根据行场同步信号以及写FIFO控制器状态产生读控制信号，以所述串并信号转换模块的时钟作为FIFO的读时钟，读出的图像数据再经过图像重建后产生新的行场数据，完成图像数据的时钟域匹配。

一些实施例中，Cameralink编码模块(11)通过所述FPGA芯片的专用LVDS接口读取Cameralink格式的LVDS数据流及随路时钟，将所述随路时钟7倍频之后作为系统时钟，根据Cameralink格式中LVDS-TTL转换格式，利用专用LVDS接口输出Cameralink信号格式的LVDS数据流。

本发明的有益效果在于：本发明利用FPGA芯片的内部的IP核软件设置代替传统光端机图像的编解码芯片，并将对应的LVDS数据流接在FPGA芯片的LVDS专用接口上实现，从而使得光端机的发送端与接收端硬件结构相同，使得光端机可以灵活配置功能，达到了增加系统集成化及智能化的有益效果。

同时，本发明利用FPGA的LVDS接口技术以及GTX高速串行收发器等资源，设计实现了全模式Cameralink数字图像光端机，实现了高适应性(像素时钟80MHz)，高带宽(10Gb/s)的数字图像光纤传输；系统配置SFP光纤收发模块，能够提供单模或者多模光纤的灵活配置，传输距离最远达100千米；并且系统仅需要FPGA及相应接口即可实现，无需外接接口芯片及串并转换芯片等，使得光端机的发送端和接收端硬件完全一样，成本低且使用灵活，并能根据不同场合配置不同功能，满足多种工程应用场合。

附图说明

图1为本发明基于FPGA的全模式Cameralink数字图像光端机发送端的模块图；

图2为本发明基于FPGA的全模式Cameralink数字图像光端机发送端的一个具体实施例电路模块图；

图3为本发明基于FPGA的全模式Cameralink数字图像光端机接收端的模块图

图4为本发明基于FPGA的全模式Cameralink数字图像光端机接收端的一个具体实施例电路模块图。

图标说明：

1 发送端 2 接收端

3 FPGA芯片 4 SFP光模块

5 Cameralink接口模块 6 EEPROM程序存储芯片

7 时钟管理芯片 8 LED信号指示灯

31 Cameralink解码模块 32 Cameralink编码模块

33 串并信号转换模块 34 异步FIFO数据缓存模块

35 模式控制模块 36 LED信号指示灯控制模块

37 数字时钟DCM模块 41 SFP光模块连接器底座

51 第一MDR26插座 52 第二MDR26插座

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，而不构成对本发明的限制。

数字图像光端机包括数字图像发送端1和数字图像接收端2，二者通过光纤连接进行通讯；发送端1将输入Cameralink接口中的图像数据及相机串行通讯信号转换为光信号，通过光纤发送给接收端2，接收端2再将光信号转换成对应的图像信号及串行通讯信号从Cameralink接口输出。发送端1通过Cameralink接口中接收相机控制信号及相机外触发信号并转换为光信号，通过光纤发送给接收端2，接收端2将这些信号通过Cameralink接口输出，从而实现了Cameralink信号的远距离传输。该数字图像光端机硬件上不需要采用任何编解码芯片，只需要FPGA及对应接口完成功能，所以发送端1和接收端2硬件电路完全一样，能够自适应数字Cameralink图像的全配置型(Full)、中等型(Medium)、基本型(Base)工作模式，或者根据应用场合转换成双路基本型(Double-Base)；自适应Cameralink数字图像的像素时钟频率，最高支持80MHz，并可以将任意像素时钟频率的图像信号转换成统一格式的数字图像信号。

本发明的技术关键点在于通过FPGA芯片的程序代替现有技术中的编解码芯片，并将对应的LVDS数据流接在FPGA芯片的LVDS专用接口上实现，从而使得光端机的发送端与接收端硬件结构相同，使得光端机可以灵活配置功能，即：作为接收端的FPGA芯片也可以设置被为发送端。

请参阅图1，为本发明基于FPGA的全模式Cameralink数字图像光端机发送端的模块图。

包括FPGA芯片3、SFP光模块4、Cameralink接口模块5，所述FPGA芯片3包括串并信号转换模块33、Cameralink解码模块31、模式控制模块35；

Cameralink接口模块5，用于接收Cameralink信号，并将所述Cameralink信号发送给Cameralink解码模块31；

Cameralink解码模块31，用于将所述Cameralink信号进行解码，并将解码后的并行数字图像信号发送给串并信号转换模块33；Cameralink信号包括图像数据及相机外触发信号及串行通讯信号。

串并信号转换模块33，用于将所述并行数字图像信号进行串并转换，形成串行数据流；

SFP光模块4，用于接收来自串并信号转换模块33的串行数据流，并进行光电转换，转换为光纤信号；

模式控制模块35，用于控制发送端1的工作模式，所述工作模式包括全配置型、中等型、基本型工作模式。

此外，模式控制模块35还用于控制FPGA芯片3设置为接收端工作模式或发送端工作模式。

请参阅图2，为本发明基于FPGA的全模式Cameralink数字图像光端机发送端的一个实施例。在本实施例中：

发送端1还包括EEPROM程序存储芯片6、时钟管理芯片7、LED信号指示灯8。EEPROM程序存储芯片6采用CP103GM芯片，来完成程序的存储和上电自动加载。时钟管理芯片7用于控制FPGA芯片3的系统时钟。

Cameralink接口模块5包括第一MDR26插座51、第二MDR26插座52。第一MDR26插座51和/或第二MDR26插座52分别与FPGA芯片3的LVDS接口连接。SFP光模块4还包括SFP光模块连接器底座41，光模块连接器底座41采用Molex公司的UL74441。

FPGA芯片3为采用Kirtex-7系列芯片的FPGA，作为优选，选用Xilinx公司的Kintex7-FFG676芯片，内部采用Verilog HDL硬件描述语言设计。FPGA芯片3内部还包括数字时钟DCM模块37、异步FIFO数据缓存模块34、LED信号指示灯控制模块36。LED信号指示灯控制模块36用于控制LED信号指示灯8。

FPGA芯片3中的串并信号转换模块33为GTX串行收发器IP核。数字时钟DCM模块37用于为FPGA芯片3提供系统时钟，本实施例中，数字时钟DCM模块37采用SIT9102为FPGA芯片3提供200MHz的系统时钟，采用ICS844021I为GTX高速串行收发器IP核提供高精度的125MHz时钟。异步FIFO数据缓存模块34用于进行图像数据的缓存及跨时钟域。

发送端1的SFP光模块4为选择10G带宽的单模光纤模块，其输出波长在1310nm-1610nm之间，传输距离为100米。

发送端1的具体工作过程为：模式控制模块35控制第一MDR26插座51、第二MDR26插座52与FPGA芯片3的连接状态，从而光端机控制工作模式。当光端机工作于基本型(Base)、中等型(Medium)、全配置型(Full)工作模式时，第一MDR26插座51为基本型(Base)工作模式下的图像输入端，第二MDR26插座52为中等型(Medium)/全配置型(Full)工作模式下的图像输入端；当光端机工作于双路基本型(Double-Base)时，第一MDR26插座51、第二MDR26插座52均为基本型(Base)工作模式下的图像输入端。同时，模式控制模块35控制FPGA芯片3设置为发送端工作模式。

设置好工作模式之后，发送端1通过Cameralink接口模块5的第一MDR26插座51和/或第二MDR26插座52接收来自相机的Cameralink信号，并通过FPGA芯片3的专用LVDS接口发送Cameralink格式的LVDS数据流和随路时钟给Cameralink解码模块31。

Cameralink解码模块31，将像素时钟倍频之后，以该高频时钟作为系统时钟，按照Cameralink格式中LCDS-TTL转换格式读取并还原数据，输出并行的图像数据。具体地，本实施例中，Camlink传输线缆中包括11个差分对信号，也就是11个串行信号，Cameralink解码模块31接收这些串行信号转化成并行的数字图像信号。

异步FIFO数据缓存模块34分别与Cameralink解码模块31及GTX串行收发器IP核通信。异步FIFO数据缓存模块34接收来自Cameralink解码模块31的像素时钟信号作为FIFO的写输入时钟，将图像数据按照奇行偶行分别写入两个FIFO中；输出时以GTX高速串行收发器IP核的时钟作为FIFO的读取时钟，并读取时钟读取图像数据，再根据输入图像的行、场控制信号产生新的行、场及图像信号，完成图像数据的缓存及跨时钟域。异步FIFO数据缓存模块34还可以根据需要设置图像数据格式，将图像信号转换成统一格式的数字图像信号。通过异步FIFO数据缓存模块34的功能可以实现自适应Cameralink数字图像的像素时钟频率，最高支持80MHz，并可以将任意像素时钟的图像信号转换成统一格式的数字图像信号。

GTX串行收发器IP核接收经过Cameralink解码模块31解码及异步FIFO数据缓存模块34调整后的并行数字图像信号，并将该并行数字图像信号转换为一串串行数据流，以便传输给SFP光模块4。

SFP光模块4接收来自GTX串行收发器IP核的该一串串行数据流，并进行光电转换，转换为光纤信号，通过光纤发送给接收端2，实现Cameralink信号的远程传输。

本实施例中，还通过LED信号指示灯控制模块36控制LED信号指示灯8显示光端机的工作状态。共设置有4个LED指示灯，编号分别为A、B、C、D。当模式控制模块35控制FPGA芯片3为发送端工作模式时，LED信号指示灯控制模块36接收模式控制模块35的控制信号，同时控制LED灯A灯亮表示当前工作模式为发送端，不亮表示当前工作模式为接收端；B灯亮表示当前工作为全配置型模式，不亮表示当前工作为双路基本型模式；C灯闪烁指示图像传输正常，且闪烁频率为数字图像帧频；D灯亮表示光纤链路正常。

请参阅图3和图4，为本发明基于FPGA的全模式Cameralink数字图像光端机接收端的模块图及具体实施例。

接收端2包括Cameralink接口模块5、FPGA芯片3、SFP光模块4，所述FPGA芯片3包括串并信号转换模块33、Cameralink编码模块32、模式控制模块35。

模式控制模块35，用于控制接收端2的工作模式，所述工作模式包括全配置型、中等型、基本型工作模式。同时，模式控制模块35还控制FPGA芯片3设置为接收端工作模式。

SFP光模块4，用于接收来自发射端发送的光信号，并将所述光信号转换为串行数字电信号，发送给所述串并信号转换模块33。

串并信号转换模块33，用于将所述串行数字电信号转换为并行数字图像信号，并发送给所述Cameralink编码模块32。

异步FIFO数据缓存模块34分别与Cameralink解码模块31及GTX串行收发器IP核通信。异步FIFO数据缓存模块34接收来自Cameralink解码模块31的像素时钟信号作为FIFO的写输入时钟，将图像数据按照奇行偶行分别写入两个FIFO中；输出时以GTX高速串行收发器IP核的时钟作为FIFO的读取时钟，并读取时钟读取图像数据，再根据输入图像的行、场控制信号产生新的行、场及图像信号，完成图像数据的缓存及跨时钟域。异步FIFO数据缓存模块34还可以根据需要设置图像数据格式，将图像信号转换成统一格式的数字图像信号。

Cameralink编码模块32，用于接收所述并行数字图像信号，将像素时钟倍频之后，根据Cameralink格式中LDS-TTL转换格式，利用专用LVDS接口输出Cameralink信号格式的LVDS数据流。

Cameralink接口模块5，用于接收Cameralink信号格式的LVDS数据流，并将所述Cameralink信号格式的LVDS数据流输出。

接收端2与发送端1的硬件结构完全相同，均包括两个MDR26插座、FPGA芯片3、EEPROM程序存储芯片6、SFP光模块连接器底座41、时钟管理芯片7及LED指示信号灯(具体硬件实施例可参考发送端的实施例结构，此处不在赘述)，仅FPGA芯片的内部程序不同，通过改变程序随意配置工作方式及工作模式。

以上所述本发明的具体实施方式，并不构成对本发明保护范围的限定。任何根据本发明的技术构思所作出的各种其他相应的改变与变形，均应包含在本发明权利要求的保护范围内。

Claims (10)

1.一种基于FPGA的全模式Cameralink数字图像光端机发送端，包括FPGA芯片、Cameralink接口模块、SFP光模块，其特征在于，所述FPGA芯片包括串并信号转换模块、Cameralink解码模块、模式控制模块；

所述Cameralink接口模块，用于接收Cameralink信号，并将所述Cameralink信号发送给所述Cameralink解码模块；

所述Cameralink解码模块，用于将所述Cameralink信号进行解码，并将解码后的并行数字图像信号发送给串并信号转换模块；

所述串并信号转换模块，用于将所述并行数字图像信号进行串并转换，形成串行数据流；

所述SFP光模块，用于接收来自串并信号转换模块的串行数据流，并进行光电转换，转换为光纤信号；

所述模式控制模块，用于控制所述发送端的工作模式，所述工作模式包括全配置型、中等型、基本型工作模式。

2.如权利要求1所述的基于FPGA的全模式Cameralink数字图像光端机发送端，其特征在于，所述Cameralink信号包括图像数据及相机外触发信号及串行通讯信号。

3.如权利要求1所述的基于FPGA的全模式Cameralink数字图像光端机发送端，其特征在于，所述FPGA芯片还包括：

数字时钟DCM模块，用于为所述FPGA芯片提供系统时钟；

信号指示灯控制模块，用于根据模式控制模块所配置的工作模式，控制信号指示灯的工作；

异步FIFO数据缓存模块，用于以相机输出的像素时钟作为FIFO的写输入时钟，根据行场同步信号以及写FIFO控制器状态产生读控制信号，以所述串并信号转换模块的时钟作为FIFO的读时钟，读出的图像数据再经过图像重建后产生新的行场数据，完成图像数据的时钟域匹配。

4.如权利要求3所述的基于FPGA的全模式Cameralink数字图像光端机发送端，其特征在于，还包括EEPROM程序存储芯片，用于完成程序的存储和上电自动加载。

5.如权利要求1所述的基于FPGA的全模式Cameralink数字图像光端机发送端，其特征在于，所述Cameralink解码模块，将像素时钟7倍频之后，以该高频时钟作为系统时钟，按照Cameralink格式中LVDS-TTL转换格式读取并还原数据，输出并行的图像数据。

6.一种基于FPGA的全模式Cameralink数字图像光端机接收端，包括Cameralink接口模块、FPGA芯片、SFP光模块，其特征在于，所述FPGA芯片包括Cameralink编码模块、串并信号转换模块、模式控制模块；

所述SFP光模块，用于接收外部传输的光信号，进行光电转换，并将转换后的串行数据流发送给所述串并信号转换模块；

串并信号转换模块，用于将所述串行数据流转换为并行数字图像信号，并发送给所述Cameralink编码模块；

所述Cameralink编码模块，用于将所述并行数字图像信号进行编码，转化为Cameralink信号，发送给所述Cameralink接口模块；

所述Cameralink接口模块，用于接收Cameralink信号，并将所述Cameralink信号输出；

所述模式控制模块，用于控制所述接收端的工作模式，所述工作模式包括全配置型、中等型、基本型工作模式。

7.如权利要求6所述的基于FPGA的全模式Cameralink数字图像光端机接收端，其特征在于，所述Cameralink信号包括图像数据及相机外触发信号及串行通讯信号。

8.如权利要求6所述的基于FPGA的全模式Cameralink数字图像光端机接收端，其特征在于，所述FPGA芯片还包括：

数字时钟DCM模块，用于为所述FPGA芯片提供系统时钟；

信号指示灯控制模块，用于根据模式控制模块所配置的工作模式，控制信号指示灯的工作；

异步FIFO数据缓存模块，用于以相机输出的像素时钟作为FIFO的写输入时钟，根据行场同步信号以及写FIFO控制器状态产生读控制信号，以所述串并信号转换模块的时钟作为FIFO的读时钟，读出的图像数据再经过图像重建后产生新的行场数据，完成图像数据的时钟域匹配。

9.如权利要求6所述的基于FPGA的全模式Cameralink数字图像光端机接收端，其特征在于，还包括EEPROM程序存储芯片6，用于完成程序的存储和上电自动加载。

10.如权利要求6所述的基于FPGA的全模式Cameralink数字图像光端机接收端，其特征在于，Cameralink编码模块(11)通过所述FPGA芯片的专用LVDS接口读取Cameralink格式的LVDS数据流及随路时钟，将所述随路时钟7倍频之后作为系统时钟，根据Cameralink格式中LDS-TTL转换格式，利用专用LVDS接口输出Cameralink信号格式的LVDS数据流。