CN220894796U - 一种可编程时钟同步逻辑电路、系统及设备 - Google Patents

Abstract

本实用新型公开了一种可编程时钟同步逻辑电路、系统及设备，包括：至少一个同步存储器以及存储预设逻辑真值表的存储空间；所述存储空间设置于所述同步存储器内部；所述同步存储器包括地址输入端、时钟输入端以及数据输出端，所述地址输入端、时钟输入端以及数据输出端分别与所述存储空间相连。本实用新型使用存储器实现逻辑电路功能，有效解决传统触发器的亚稳态以及数据和时钟出现竞争和冒险的问题，且减少电能消耗。

Description

一种可编程时钟同步逻辑电路、系统及设备

技术领域

本实用新型涉及字逻辑电路技术领域，尤其涉及一种可编程时钟同步逻辑电路、系统及设备。

背景技术

在可编程芯片FPGA的数字逻辑设计中，时钟同步电路设计是主流。传统的时钟同步设计使用触发器(Flip-Flop)来实现，通过时钟边沿触发来实现时钟同步。这种设计方法可以设定系统时钟频率，使用流水线方式高速执行复杂的逻辑运算，提升芯片性能。

然而，触发器存在一些问题。首先，触发器在逻辑电路中存在亚稳态问题，当触发器的建立时间或保持时间超过一定范围时，输出信号会变得不稳定。其次，触发器的数据和时钟之间存在固有竞争和冒险问题，这会导致逻辑执行的可靠性降低，可能出现执行错误。

实用新型内容

基于此，有必要针对上述问题，提出一种可编程时钟同步逻辑电路，以解决现有技术中使用触发器产生的亚稳态以及数据和时钟之间存在固有竞争和冒险的问题。

本实用新型提供一种可编程时钟同步逻辑电路，包括：

至少一个同步存储器以及存储预设逻辑真值表的存储空间；

所述存储空间设置于所述同步存储器内部；

所述同步存储器包括地址输入端、时钟输入端以及数据输出端，所述地址输入端、时钟输入端以及数据输出端分别与所述存储空间相连。

进一步的，在所述时钟输入端接收的同步时钟信号处于上升沿状态时，所述同步存储器与所述存储空间连通，所述地址输入端接收输入地址，所述同步存储器从所述预设逻辑真值表中读取与所述输入地址对应的逻辑运算结果，并将所述逻辑运算结果通过所述数据输出端进行时钟同步输出。

进一步的，所述同步存储器还包括：地址解码器，所述地址解码器与所述地址输入端相连。

进一步的，所述可编程时钟同步逻辑电路，还包括：

至少一个异步存储器以及存储预设异步逻辑真值表的异步存储空间；

所述异步存储空间设置于所述异步存储器内部；

所述异步存储器包括异步地址输入端、异步信号输入端以及异步数据输出端，所述异步地址输入端、异步信号输入端以及异步数据输出端分别与所述异步存储空间相连；

所述异步数据输出端还与所述地址输入端相连。

进一步的，所述可编程时钟同步逻辑电路，还包括：选择器，所述选择器分别与所述异步数据输出端以及所述数据输出端相连。

进一步的，所述同步存储器为单比特同步存储器。

另一方面，本实用新型还提供一种可编程时钟同步逻辑系统，包括上述的可编程时钟同步逻辑电路。

另一方面，本实用新型还提供一种电子设备，包括上述的可编程时钟同步逻辑电路。

本实用新型采用上述技术方案，具有如下有益效果：

本实用新型中，使用同步存储器实现可编程逻辑电路的时钟同步，有效解决传统触发器的亚稳态以及数据和时钟之间存在固有竞争和冒险的问题，同时，减少电能消耗。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

其中：

图1为一个实施例中可编程时钟同步逻辑电路的结构示意图；

图2为一个实施例中传统时钟同步电路的结构示意图；

图3为一个实施例中传统时钟同步电路的组合逻辑部分结构示意图；

图4为一个实施例中传统时钟同步电路插入触发器过程示意图；

图5为一个实施例中传统时钟同步电路触发器亚稳态问题示意图；

图6为一个实施例中传统时钟同步电路触发器固有竞争和冒险问题示意图；

图7为一个实施例中传统时钟同步电路触发器固有竞争和冒险问题中毛刺示意图；

图8为一个实施例中同步存储器的执行时序过程示意图；

图9为一个实施例中传统时钟同步电路触发器的执行时序过程示意图；

图10为一个实施例中同步存储器的结构示意图；

图11为一个实施例中可编程时钟同步逻辑电路的结构示意图；

图12为一个实施例中可编程时钟同步逻辑电路的结构示意图；

图13为一个实施例中可编程时钟同步逻辑电路的结构示意图。

附图标记说明：同步存储器100，地址输入端110，时钟输入端120，数据输出端130，存储空间140，地址解码器150，异步存储器200，异步地址输入端210，异步信号输入端220，异步数据输出端230，异步存储空间240，选择器300。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本实用新型保护的范围。

如图1所示，一实施例中，提供了一种可编程时钟同步逻辑电路，包括：至少一个同步存储器100以及存储预设逻辑真值表的存储空间140；

存储空间140设置于同步存储器100内部；

同步存储器100包括地址输入端110、时钟输入端120以及数据输出端130，地址输入端110、时钟输入端120以及数据输出端130分别与存储空间140相连。

具体实施过程中，当地址输入端110接收到输入地址，并且时钟输入端120接收到同步时钟信号时，同步存储器100根据同步时钟信号，从预设逻辑真值表中读取与输入地址对应的逻辑运算结果，并通过数据输出端130将所述逻辑运算结果进行时钟同步输出。

在如图2所示的传统的时钟同步电路中，通常使用触发器来实现逻辑功能，其中组合逻辑部分电路可以如图3所示，是将门电路连接在一起的逻辑电路。在这种使用触发器的设计中，如果组合逻辑门电路的延迟时间超过了希望的执行速度，就要在组合电路中间不断插入触发器，使得门电路的延迟时间小于执行频率，插入触发器的设计过程如图4所示。由此可以看出，传统的逻辑设计方法，需要使用很多的触发器。

然而，触发器存在2个很大的技术缺陷。

(1)亚稳态问题：在逻辑电路中，触发器的建立时间或保持时间超过一定时间范围时，输出信号变成不稳定状态；

触发器的亚稳态问题具体示例如图5所示，其中D触发器要求输入D在时钟上升沿前后的建立时间和保持时间期间中保持不变，否则就会出现输出Q不稳定的亚稳态，这就制约了时钟主频的最高速度；

(2)触发器的数据和时钟之间固有竞争和冒险问题；

触发器的固有竞争和冒险问题具体示例如图6所示，其中触发器的数据和时钟，由于所经过的延迟时间的不同，会产生很多毛刺，图6的电路中假设信号INA和INB同时变化，由于INA经过组合电路后到信号A发生了延迟，导致经AND组合电路延迟后的OUTC出现如下图7显示的毛刺(冒险)；

而当毛刺进入到后端触发器的建立或保持时间，就会发生亚稳态现象，使得触发器的输出不稳定。

上述触发器的两个技术缺陷都将导致整体电路逻辑执行的可靠性降低，以及发生执行错误的可能性提高。

因此，为了解决上述现有技术中触发器的缺陷，本实施例中，提供一种不使用触发器、仅通过同步存储器实现逻辑功能的可编程时钟同步逻辑电路。

本实施例中，使用同步存储器时，由于其中的存储空间预先存储有逻辑电路的逻辑真值表，故进行数据读取时，只是按照输入地址从逻辑真值表中选择对应的逻辑运算结果进行输出，因此没有亚稳态问题。

同时，由于本实施例使用同步存储器执行读取电路的逻辑运算结果，没有门电路等组合逻辑电路，故只存在很小的存储器读取延迟，而不会出现竞争和冒险问题。

此外，本实施例中，利用存储器进行可编程逻辑电路的时钟同步还存在一定的功耗优势。

传统的时钟同步电路中，时钟同步保存数据使用的是触发器，在保存数据时由于开关抖动即使数据没有变化，也会增加电能的消耗；

而本实施例中，使用存储器进行同步数据的保存，在地址没有变化时，稳定输出数据，没有抖动等引起的耗电，因为存储器内存储的数据是在配置时写入的，该值在操作过程中不会变化，因此在存储器地址没有变化时功耗是非常小的。

具体的，在时钟输入端120接收的同步时钟信号处于上升沿状态时，同步存储器100与存储空间140连通，地址输入端110接收输入地址，同步存储器100从预设逻辑真值表中读取与输入地址对应的逻辑运算结果，并将逻辑运算结果通过数据输出端130进行时钟同步输出。

本实施例中，同步存储器的执行时序过程与传统时钟同步电路中触发器的执行时序过程分别如图8、9所示。

以下对本实施例中同步存储器实现逻辑功能进行举例说明：

例如实现一个反转功能的同步反转器时，可以预先在同步存储器的地址0处写入数据1，并在地址1处写入数据0，这样在执行时，因为是同步存储器，在时钟上升沿，输入地址为0时，输出数据为1，输入地址为1时，输出数据为0，这就实现了同步反转器的逻辑功能和时钟同步。

更优的，如图10所示，一实施例中，同步存储器100还包括：地址解码器150，地址解码器150与地址输入端110相连，用于解码地址输入端110接收到的输入地址。

更优的，一实施例中，如图11所示，该可编程时钟同步逻辑电路，还包括：至少一个异步存储器200以及存储预设异步逻辑真值表的异步存储空间240；

异步存储空间240设置于异步存储器200内部；

异步存储器200包括异步地址输入端210、异步信号输入端220、异步数据输出端230，异步地址输入端210、异步信号输入端220以及异步数据输出端230分别与异步存储空间240相连；

异步数据输出端230与地址输入端110相连。

具体实施过程中，当异步地址输入端210接收到异步输入地址，并且异步信号输入端220接收到异步信号时，异步存储器200根据异步信号，从预设异步逻辑真值表中读取与异步输入地址对应的异步逻辑运算结果，并通过异步数据输出端230将异步逻辑运算结果进行异步输出。

具体实施过程中，时钟同步逻辑电路的设计方式不局限于一个同步存储器，为了实现大规模的复杂组合逻辑功能，还可以在多个同步存储器之间设置异步存储器，仅在最后一个存储器使用同步存储器来实现时钟同步，如图11所示。其中，没有门电路连接起来的组合电路，存储器的访问时间决定了最高执行频率，这将大大提高同步执行的速度。

同样地，为了满足更高执行频率的延迟要求，也可以设置多个同步存储器级联，如图12所示。

更优的，一实施例中，如图13所示，该可编程时钟同步逻辑电路，还包括：选择器300，选择器300分别与异步数据输出端230以及数据输出端130相连，用于选择将逻辑运算结果进行时钟同步输出或将异步逻辑运算结果进行异步输出。

具体实施过程中，设置选择器可以实现更加灵活的数据输出要求，实现多种逻辑功能。

此外，更具体的，同步存储器100还可以设置为多个单比特同步存储器，从而实现每比特的时钟同步，满足更精准的使用需求。

另一方面，在另一个实施例中，还提供一种可编程时钟同步逻辑系统，包括上述任一实施例的可编程时钟同步逻辑电路。

另一方面，在另一个实施例中，还提供一种电子设备，包括上述任一实施例的可编程时钟同步逻辑电路。

以上所揭露的仅为本实用新型较佳实施例而已，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以权利要求的保护范围为准。

可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (8)

1.一种可编程时钟同步逻辑电路，其特征在于，包括：至少一个同步存储器以及存储预设逻辑真值表的存储空间；

所述存储空间设置于所述同步存储器内部；

所述同步存储器包括地址输入端、时钟输入端以及数据输出端，所述地址输入端、时钟输入端以及数据输出端分别与所述存储空间相连。

2.根据权利要求1所述的可编程时钟同步逻辑电路，其特征在于，在所述时钟输入端接收的同步时钟信号处于上升沿状态时，所述同步存储器与所述存储空间连通，所述地址输入端接收输入地址，所述同步存储器从所述预设逻辑真值表中读取与所述输入地址对应的逻辑运算结果，并将所述逻辑运算结果通过所述数据输出端进行时钟同步输出。

3.根据权利要求1所述的可编程时钟同步逻辑电路，其特征在于，所述同步存储器还包括：地址解码器，所述地址解码器与所述地址输入端相连。

4.根据权利要求1所述的可编程时钟同步逻辑电路，其特征在于，还包括：

至少一个异步存储器以及存储预设异步逻辑真值表的异步存储空间；

所述异步存储空间设置于所述异步存储器内部；

所述异步存储器包括异步地址输入端、异步信号输入端以及异步数据输出端，所述异步地址输入端、异步信号输入端以及异步数据输出端分别与所述异步存储空间相连；

所述异步数据输出端还与所述地址输入端相连。

5.根据权利要求4所述的可编程时钟同步逻辑电路，其特征在于，还包括：选择器，所述选择器分别与所述异步数据输出端以及所述数据输出端相连。

6.根据权利要求1至5任一项所述的可编程时钟同步逻辑电路，其特征在于，所述同步存储器为单比特同步存储器。

7.一种可编程时钟同步逻辑系统，其特征在于，包括权利要求1-6任一项所述的可编程时钟同步逻辑电路。

8.一种电子设备，其特征在于，包括权利要求1-6任一项所述的可编程时钟同步逻辑电路。