CN113407467A - 一种基于Mousetrap的同步异步转换接口及装置 - Google Patents

一种基于Mousetrap的同步异步转换接口及装置 Download PDF

Info

Publication number
CN113407467A
CN113407467A CN202110811840.6A CN202110811840A CN113407467A CN 113407467 A CN113407467 A CN 113407467A CN 202110811840 A CN202110811840 A CN 202110811840A CN 113407467 A CN113407467 A CN 113407467A
Authority
CN
China
Prior art keywords
signal
module
latch
exclusive
synchronous
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110811840.6A
Other languages
English (en)
Other versions
CN113407467B (zh
Inventor
袁甲
胡晓宇
于增辉
凌康
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Zhongke Xinrui Technology Co ltd
Original Assignee
Beijing Zhongke Xinrui Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Zhongke Xinrui Technology Co ltd filed Critical Beijing Zhongke Xinrui Technology Co ltd
Priority to CN202110811840.6A priority Critical patent/CN113407467B/zh
Publication of CN113407467A publication Critical patent/CN113407467A/zh
Application granted granted Critical
Publication of CN113407467B publication Critical patent/CN113407467B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/382Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4213Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

本发明公开一种基于Mousetrap的同步异步转换接口及装置,接口包括:与模块、反向模块、异或模块和第一锁存器;利用与模块将同步时钟信号和空信号进行与操作生成填充信号;利用第一锁存器根据填充信号和所述控制器输出的左应答信号生成左请求信号;利用异或模块将左应答信号和左请求信号进行异或操作生成异或信号;利用反向模块将异或信号进行取反操作获得空信号。本发明通过设置同步异步转换接口实现同步时钟信号到控制器二项信号的转换,同时还实现了在同步时钟下控制器的异步信号配合同步时钟频率来工作。

Description

一种基于Mousetrap的同步异步转换接口及装置
技术领域
本发明涉及信号转换技术领域,特别是涉及一种基于Mousetrap的同步异步转换接口及装置。
背景技术
现有公开能够控制流水线的控制器无法实现同步时钟信号clk到控制器二项信号的转换,更无法实现在同步时钟信号下控制器的异步信号配合同步时钟频率工作,因此如何设置一种转换接口以实现二项信号的转换以及异步信号配合同步时钟频率成为本领域亟需解决的技术问题。
发明内容
本发明的目的是提供一种基于Mousetrap的同步异步转换接口及装置,以实现控制器的异步控制信号配合同步时钟频率工作。
为实现上述目的,本发明提供了一种基于Mousetrap的同步异步转换接口,所述接口与Mousetrap控制器配套使用,所述接口包括:
与模块、反向模块、异或模块和第一锁存器;
所述与模块的第一输入端用于输入同步时钟信号,所述与模块的第二输入端与所述反向模块的输出端连接,所述与模块的输出端与所述第一锁存器的使能端连接,所述反向模块的输入端与所述异或模块的输出端连接,所述异或模块的两个输入端分别与所述第一锁存器的输入端和所述第一锁存器的输出端连接;所述第一锁存器的输入端和所述第一锁存器的输出端均与所述Mousetrap控制器连接;
所述与模块用于将所述同步时钟信号和空信号进行与操作,生成填充信号;
所述第一锁存器用于根据所述填充信号和所述Mousetrap控制器输出的左应答信号生成左请求信号;
所述异或模块用于将所述左应答信号和所述左请求信号进行异或操作,生成异或信号;
所述反向模块用于将所述异或信号进行取反操作,获得空信号。
可选地,所述与模块为与门。
可选地,所述反向模块为反向器。
可选地,所述异或模块为异或门。
本发明还提供一种同步异步转换装置,其特征在于,所述装置包括:上述接口和Mousetrap控制器。
可选地,所述Mousetrap控制器包括:
第二锁存器和同或模块;所述同或模块的输出端与所述第二锁存器的使能端连接,所述第二锁存器的输出端与第一锁存器的输入端连接,所述第二锁存器的输入端与所述第一锁存器的输出端连接;
所述同或模块的第一输入信号用于输入右应答信号,所述同或模块的第二输入信号用于输入右请求信号,所述同或模块用于将所述右请求信号和右应答信号进行同或操作,获得同或信号;所述第二锁存器用于根据所述同或信号与左请求信号生成左应答信号和右请求信号。
可选地,所述同或模块为同或门。
根据本发明提供的具体实施例,本发明公开了以下技术效果:
本发明公开一种基于Mousetrap的同步异步转换接口及装置,通过设置同步异步转换接口实现同步时钟信号到控制器二项信号的转换,同时还实现了在同步时钟下控制器的异步信号配合同步时钟频率来工作。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1为本发明基于Mousetrap的同步异步转换装置结构图;
图2为本发明仿真图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明的目的是提供一种基于Mousetrap的同步异步转换接口及装置,以实现控制器的异步控制信号配合同步时钟频率工作。
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例1
本发明公开一种基于Mousetrap的同步异步转换接口,所述接口与基于Mousetrap控制器配套使用,所述接口包括:与模块、反向模块、异或模块和第一锁存器;所述与模块的第一输入端用于输入同步时钟信号,所述与模块的第二输入端与所述反向模块的输出端连接,所述与模块的输出端与所述第一锁存器的使能端连接,所述反向模块的输入端与所述异或模块的输出端连接,所述异或模块的两个输入端分别与所述第一锁存器的输入端和所述第一锁存器的输出端连接;所述第一锁存器的输入端和所述第一锁存器的输出端均与所述控制器连接。
所述与模块用于将所述同步时钟信号和空信号进行与操作,生成填充信号;所述第一锁存器用于根据所述填充信号和所述控制器输出的左应答信号生成左请求信号;所述异或模块用于将所述左应答信号和所述左请求信号进行异或操作,生成异或信号;所述反向模块用于将所述异或信号进行取反操作,获得空信号。
如图1所示,本发明将所述与模块设置为与门and,所述反向模块设置为反向器inv,所述异或模块设置为异或门xor_R。所述与门and的第二输入端与所述反向器inv的输出端连接,所述与门and的输出端与所述第一锁存器latch_R的使能端连接,所述反向器inv的输入端与所述异或门xor_R的输出端连接,所述异或门xor_R的两个输入端分别与所述第一锁存器latch_R的输入端和所述第一锁存器latch_R的输出端连接;所述第一锁存器latch_R的输入端和所述第一锁存器latch_R的输出端均与所述控制器2连接。
所述与门and将所述同步时钟信号clk和空信号empty进行与操作,生成填充信号fill;第一锁存器latch_R根据所述填充信号fill和Mousetrap控制器输出的左应答信号Ack_L生成左请求信号Req_L;异或门xor_R将所述左应答信号Ack_L和左请求信号Req_L进行异或操作,生成异或信号;反向器inv用于将所述异或信号进行取反操作,获得空信号empty。
本发明与门and使得同步时钟信号clk与反向器inv输出的空信号empty输出填充信号fill信号,并输入第一锁存器latch_R的使能端,实现同步时钟clk下,Mousetrap控制器的异步控制信号可以配合同步时钟clk的频率来工作。
另外,本发明通过设置反向器inv的输出端和输入端分别连接与门and的输入端和异或门xor_R的输出端、异或门xor_R的两输入端分别连接第一锁存器latch_R的输入端和输出端以及第一锁存器latch_R的输入端和输出端均连接控制器2,实现了同步时钟clk到Mousetrap控制器的二项握手协议的转换,如图2所示,当Ack信号到来后,且clk上升沿到来,则Req_L翻转一次。
实施例2
如图1所示,本发明提供一种同步异步转换装置,所述装置包括:实施例1中的接口和Mousetrap控制器。所述Mousetrap控制器包括:
第二锁存器latch和同或模块;所述同或模块的输出端与所述第二锁存器latch的使能端连接,所述第二锁存器latch的输出端与第一锁存器latch_R的输入端连接,所述第二锁存器latch的输入端与所述第一锁存器latch_R的输出端连接。本实施例中,所述同或模块为同或门xor。
所述同或门xor的第一输入信号用于输入右应答信号Ack_R,所述同或门xor的第二输入信号用于输入右请求信号Req_R,所述同或门xor用于将所述右请求信号Req_R和右应答信号Ack_R进行同或操作,获得同或信号;所述第二锁存器latch用于根据所述同或信号与左请求信号Req_L生成左应答信号Ack_L和右请求信号Req_R。
本说明书中各个实施例采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本发明的核心思想;同时,对于本领域的一般技术人员,依据本发明的思想,在具体实施方式及应用范围上均会有改变之处。综上所述,本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种基于Mousetrap的同步异步转换接口,其特征在于,所述接口与Mousetrap控制器配套使用,所述接口包括:
与模块、反向模块、异或模块和第一锁存器;
所述与模块的第一输入端用于输入同步时钟信号,所述与模块的第二输入端与所述反向模块的输出端连接,所述与模块的输出端与所述第一锁存器的使能端连接,所述反向模块的输入端与所述异或模块的输出端连接,所述异或模块的两个输入端分别与所述第一锁存器的输入端和所述第一锁存器的输出端连接;所述第一锁存器的输入端和所述第一锁存器的输出端均与所述Mousetrap控制器连接;
所述与模块用于将所述同步时钟信号和空信号进行与操作,生成填充信号;
所述第一锁存器用于根据所述填充信号和所述Mousetrap控制器输出的左应答信号生成左请求信号;
所述异或模块用于将所述左应答信号和所述左请求信号进行异或操作,生成异或信号;
所述反向模块用于将所述异或信号进行取反操作,获得空信号。
2.根据权利要求1所述的基于Mousetrap的同步异步转换接口,其特征在于,所述与模块为与门。
3.根据权利要求1所述的基于Mousetrap的同步异步转换接口,其特征在于,所述反向模块为反向器。
4.根据权利要求1所述的基于Mousetrap的同步异步转换接口,其特征在于,所述异或模块为异或门。
5.一种同步异步转换装置,其特征在于,所述装置包括:权利要求1-4任一项所述的接口和Mousetrap控制器。
6.根据权利要求5所述的同步异步转换装置,其特征在于,所述Mousetrap控制器包括:
第二锁存器和同或模块;所述同或模块的输出端与所述第二锁存器的使能端连接,所述第二锁存器的输出端与第一锁存器的输入端连接,所述第二锁存器的输入端与所述第一锁存器的输出端连接;
所述同或模块的第一输入信号用于输入右应答信号,所述同或模块的第二输入信号用于输入右请求信号,所述同或模块用于将所述右请求信号和右应答信号进行同或操作,获得同或信号;所述第二锁存器用于根据所述同或信号与左请求信号生成左应答信号和右请求信号。
7.根据权利要求6所述的同步异步转换装置,其特征在于,所述同或模块为同或门。
CN202110811840.6A 2021-07-19 2021-07-19 一种基于Mousetrap的同步异步转换接口及装置 Active CN113407467B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110811840.6A CN113407467B (zh) 2021-07-19 2021-07-19 一种基于Mousetrap的同步异步转换接口及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110811840.6A CN113407467B (zh) 2021-07-19 2021-07-19 一种基于Mousetrap的同步异步转换接口及装置

Publications (2)

Publication Number Publication Date
CN113407467A true CN113407467A (zh) 2021-09-17
CN113407467B CN113407467B (zh) 2023-05-30

Family

ID=77686836

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110811840.6A Active CN113407467B (zh) 2021-07-19 2021-07-19 一种基于Mousetrap的同步异步转换接口及装置

Country Status (1)

Country Link
CN (1) CN113407467B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030159078A1 (en) * 2002-02-12 2003-08-21 Fulcrum Microsystems Inc. Techniques for facilitating conversion between asynchronous and synchronous domains
US20110121857A1 (en) * 2008-07-14 2011-05-26 The Trustees Of Columbia University In The City Of New York Asynchronous digital circuits including arbitration and routing primitives for asynchronous and mixed-timing networks
CN103164273A (zh) * 2012-09-06 2013-06-19 佳都新太科技股份有限公司 一种利用自扩展的阻塞算法将同步服务调用转换为异步并行式调用的方法
CN103873031A (zh) * 2014-03-06 2014-06-18 无锡力芯微电子股份有限公司 非时钟触发寄存器
CN104065545A (zh) * 2014-06-27 2014-09-24 浙江大学 基于Modbus协议的RS485总线通讯方法及基于该通讯方法的电力电子系统
CN104767516A (zh) * 2014-01-06 2015-07-08 上海华虹集成电路有限责任公司 异步信号同步电路
CN108268416A (zh) * 2017-12-13 2018-07-10 深圳市国微电子有限公司 一种异步接口转同步接口控制电路
CN109815619A (zh) * 2019-02-18 2019-05-28 清华大学 一种将同步电路转化为异步电路的方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030159078A1 (en) * 2002-02-12 2003-08-21 Fulcrum Microsystems Inc. Techniques for facilitating conversion between asynchronous and synchronous domains
US20110121857A1 (en) * 2008-07-14 2011-05-26 The Trustees Of Columbia University In The City Of New York Asynchronous digital circuits including arbitration and routing primitives for asynchronous and mixed-timing networks
CN103164273A (zh) * 2012-09-06 2013-06-19 佳都新太科技股份有限公司 一种利用自扩展的阻塞算法将同步服务调用转换为异步并行式调用的方法
CN104767516A (zh) * 2014-01-06 2015-07-08 上海华虹集成电路有限责任公司 异步信号同步电路
CN103873031A (zh) * 2014-03-06 2014-06-18 无锡力芯微电子股份有限公司 非时钟触发寄存器
CN104065545A (zh) * 2014-06-27 2014-09-24 浙江大学 基于Modbus协议的RS485总线通讯方法及基于该通讯方法的电力电子系统
CN108268416A (zh) * 2017-12-13 2018-07-10 深圳市国微电子有限公司 一种异步接口转同步接口控制电路
CN109815619A (zh) * 2019-02-18 2019-05-28 清华大学 一种将同步电路转化为异步电路的方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
A.E.SJOGREN: "Interfacing synchronous and asynchronous modules within a high-speed pipeline", 《IEEE》 *
S.E.SCHUSTER: "Low-power synchronous-to-asynchronous-to-synchronous interlocked pipelined CMOS circuits operating at 3.3-4.5GHz", 《IEEE》 *
李贞妮: "异步流水线架构Mousetrap的教学实践", 《电气电子教学学报》 *
谷畅霞: "DSP中通信接口的研究与实现--同/异步串口的研究与设计", 《中国优秀硕士学位论文全文数据库》 *

Also Published As

Publication number Publication date
CN113407467B (zh) 2023-05-30

Similar Documents

Publication Publication Date Title
CN104579298B (zh) 触发器和半导体电路
CN108984446B (zh) 基于fpga原语的phy接口及fpga芯片
CN113407467A (zh) 一种基于Mousetrap的同步异步转换接口及装置
CN111949582B (zh) 指针同步装置及方法、异步fifo电路、处理器系统
CN101582689B (zh) 半导体器件的计数器
RU2475952C1 (ru) Формирователь парафазного сигнала с низким активным уровнем входа управления
CN113489482A (zh) 基于Mousetrap的异步微流水线数据流控制器
KR950008661B1 (ko) 버스 다중화 회로
RU2361359C1 (ru) Самосинхронный d-триггер
CN114936178B (zh) 一种正连接器、反连接器、数据传输系统及方法
CN104460825A (zh) 一种多核处理器时钟分布装置
CN213751078U (zh) 一种时钟网络结构
KR910009093B1 (ko) 부호화 마크 반전 코딩회로
JPH04316126A (ja) 符号変換装置
Peng et al. High performance protocol converters for two phase quasi-delay insensitive system-level communication
KR100312218B1 (ko) 범용입출력포트생성장치
CN117081581B (zh) 一种同步九分频电路和九分频信号生成方法
CN112769427B (zh) 一种自时钟异步系统
KR100366793B1 (ko) 쉬프트 레지스터를 이용한 펄스열 생성장치
KR100193789B1 (ko) 직렬데이타 전송회로
KR950001439Y1 (ko) R-s 플립플롭
KR970000254B1 (ko) 클럭-더블링 장치
KR960000817Y1 (ko) 에지펄스 발생회로
RU2542575C1 (ru) Двухступенчатый триггер
SU1553975A1 (ru) Формирователь сигнатур с контролем

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant