CN104460825A - 一种多核处理器时钟分布装置 - Google Patents

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CN104460825A CN201410686560.7A CN201410686560A CN104460825A CN 104460825 A CN104460825 A CN 104460825A CN 201410686560 A CN201410686560 A CN 201410686560A CN 104460825 A CN104460825 A CN 104460825A
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胡向东
王晓
张欢
柯希明
姚荣
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Abstract

本发明涉及一种多核处理器时钟分布装置，包括锁相环、时钟传输网络和处理器核心，还包括分频偏相器，所述锁相环的时钟输出端口与所述时钟传输网络的时钟输入端口连接，所述时钟传输网络的输出端口与所述分频偏相器的时钟输入端口连接，所述分频偏相器与所述多核处理器核心的时钟输入端口连接；所述锁相环用于产生系统所需工作时钟的两倍频时钟信号，所述两倍频时钟信号通过所述时钟传输网络传输至所述分频偏相器，所述两倍频时钟信号经所述分频偏相器分频后产生不同相位的处理器核心工作时钟输入至所述多核处理器核心。本发明可降低多核处理器瞬时峰值功耗。

Description

一种多核处理器时钟分布装置
技术领域
本发明涉及多核处理器系统，特别是涉及一种多核处理器时钟分布装置。
背景技术
多核处理器的时钟由锁相环产生，生成的时钟通过时钟传输网络传输至多核处理器的每一个核心。如图1所示，锁相环1的时钟输出端口与时钟传输网络2的时钟输入端口连接，时钟传输网络2的输出端口与处理器核心4的时钟输入端口连接。锁相环1产生系统所需时钟信号，时钟信号通过时钟传输网络2传输至处理器核心4。然而本发明的发明人发现，在已披露的现有技术中，时钟传输网络传输至多核处理器各核心的时钟为同频率同相位的时钟，这种方法会导致多核处理器内所有与时钟连接的触发器在同时刻翻转，造成多核处理器产生较大的瞬时峰值功耗，影响多核处理器工作的稳定性。
发明内容
本发明所要解决的技术问题是提供一种多核处理器时钟分布装置，可降低多核处理器瞬时峰值功耗。
本发明解决其技术问题所采用的技术方案是：提供一种多核处理器时钟分布装置，包括锁相环、时钟传输网络和处理器核心，还包括分频偏相器，所述锁相环的时钟输出端口与所述时钟传输网络的时钟输入端口连接，所述时钟传输网络的输出端口与所述分频偏相器的时钟输入端口连接，所述分频偏相器与所述多核处理器核心的时钟输入端口连接；所述锁相环用于产生系统所需工作时钟的两倍频时钟信号，所述两倍频时钟信号通过所述时钟传输网络传输至所述分频偏相器，所述两倍频时钟信号经所述分频偏相器分频后产生不同相位的处理器核心工作时钟输入至所述多核处理器核心。
所述分频偏相器用于产生四种不同相位的处理器核心工作时钟。
所述分频偏相器包括第一分频电路、第二分频电路和选择器，所述第一分频电路的输入端直接与所述时钟传输网络的输出端口连接，所述第一分频电路的输出端与所述选择器的第一输入端相连，所述第一分频电路的输出端还通过一个反相器与所述选择器的第二输入端相连；所述第二分频电路的输入端与一个输入端与所述时钟传输网络的输出端口连接的反相器的输出端相连，所述第二分频电路的输出端与所述选择器的第三输入端相连，所述第二分频电路的输出端还通过一个反相器与所述选择器的第四输入端相连。
所述分频偏相器包括第一D触发器、第二D触发器和选择器；所述第一D触发器的时钟端与所述时钟传输网络的输出端口连接，第一D触发器的数据端与第一反相器的输出端连接，第一D触发器的输出端与所述第一反相器的输入端连接；所述第一D触发器的输出端还通过第四反相器与所述选择器的第二输入端相连；所述第二D触发器的时钟端与第二反相器的输出端相连，所述第二反相器的输入端与所述时钟传输网络的输出端口连接，第二D触发器的数据端与第三反相器的输出端连接，第二D触发器的输出端与所述第三反相器的输入端连接；所述第二D触发器的输出端还通过第五反相器与所述选择器的第四输入端相连；所述选择器的第一输入端与所述第一D触发器的输出端相连，所述选择器的第三输入端与所述第二D触发器的输出端相连，所述选择器的输出端与所述多核处理器核心的时钟输入端口连接。
所述第一D触发器和第二D触发器均为CMOS型带复位信号的时钟上升沿触发的D触发器。
所述第一反相器、第二反相器、第三反相器、第四反相器和第五反相器均为CMOS型反相器。
有益效果
由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明在时钟传输网络和处理器核心之间增设分频偏相器，当时钟通过时钟网络传输至与各个多核处理器核心相连的分频偏相器时，各对应的分频偏相器产生不同相位的二分频时钟并将该时钟传输至与其对应的处理器核心，从而可以使多核处理器各核心的工作时钟同频率不同相位，减小多核处理器瞬时峰值功耗。
附图说明
图1是现有技术中多核处理器的时钟分布装置示意图；
图2是本发明的多核处理器时钟分布装置示意图；
图3是本发明中分频偏相器的具体电路图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
本发明的实施方式涉及一种多核处理器时钟分布装置，如图2所示，包括锁相环1、时钟传输网络2和处理器核心4，还包括分频偏相器3，所述锁相环1的时钟输出端口与所述时钟传输网络2的时钟输入端口连接，所述时钟传输网络2的输出端口与所述分频偏相器3的时钟输入端口连接，所述分频偏相器3与所述多核处理器核心4的时钟输入端口连接；所述锁相环1用于产生系统所需工作时钟的两倍频时钟信号，所述两倍频时钟信号通过所述时钟传输网络传输至所述分频偏相器3，所述两倍频时钟信号经所述分频偏相器3分频后产生不同相位的处理器核心工作时钟输入至所述多核处理器核心4。所述分频偏相器3用于产生四种不同相位的处理器核心工作时钟。
其中，所述分频偏相器包括第一分频电路、第二分频电路和选择器，所述第一分频电路的输入端直接与所述时钟传输网络的输出端口连接，所述第一分频电路的输出端与所述选择器的第一输入端相连，所述第一分频电路的输出端还通过一个反相器与所述选择器的第二输入端相连；所述第二分频电路的输入端与一个输入端与所述时钟传输网络的输出端口连接的反相器的输出端相连，所述第二分频电路的输出端与所述选择器的第三输入端相连，所述第二分频电路的输出端还通过一个反相器与所述选择器的第四输入端相连。
图3给出了一个分频偏相器的具体电路图，如图3所示，所述分频偏相器3包括第一D触发器5、第二D触发器6和选择器12；所述第一D触发器5的时钟端CK与所述时钟传输网络的输出端口连接，第一D触发器5的数据端D与第一反相器7的输出端连接，第一D触发器5的输出端Q与所述第一反相器7的输入端连接；所述第一D触发器5的输出端还通过第四反相器10与所述选择器12的第二输入端B相连；所述第二D触发器6的时钟端CK与第二反相器9的输出端相连，所述第二反相器9的输入端与所述时钟传输网络的输出端口连接，第二D触发器6的数据端D与第三反相器8的输出端连接，第二D触发器6的输出端与所述第三反相器8的输入端连接；所述第二D触发器6的输出端还通过第五反相器11与所述选择器12的第四输入端D相连；所述选择器12的第一输入端A与所述第一D触发器5的输出端Q相连，所述选择器12的第三输入端C与所述第二D触发器6的输出端Q相连，所述选择器12的输出端X与所述多核处理器核心的时钟输入端口连接。其中，所述第一反相器7、第二反相器9、第三反相器8、第四反相器10和第五反相器11均为CMOS型反相器。
在图3中，系统所需工作时钟的两倍频时钟a，输入第一D触发器5的时钟端CK，第一D触发器5为时钟上升沿触发的D触发器，第一D触发器5的输出端Q经过第一反相器7与其自身的输入端D相连，复位信号端13与第一D触发器5的复位端相连。上述结构构成了对两倍频时钟a进行二分频的电路，第一D触发器5的输出端Q的输出信号为系统基准相位时钟b，该时钟频率为两倍频时钟a的1/2。
基准相位时钟b输入第四反相器10，生成与系统基准相位时钟b的相位差180°的偏相时钟c。
系统所需时钟的两倍频时钟a，经过第二反相器，生成两倍频反相时钟f，输入第二D触发器6的时钟端CK，第二D触发器6为时钟上升沿触发的D触发器，第二D触发器6的输出端Q经过第三反相器8与其自身的输入端D相连，复位信号端13与D触发器6的复位端相连。上述结构构成了对两倍频反相时钟f进行二分频的电路，第二D触发器6输出端Q的输出信号为偏相时钟d，该时钟频率为两倍频反相时钟f的1/2，该时钟相位与系统基准相位时钟b的相位差90°。
偏相时钟d输入第五反相器11，生成与系统基准相位时钟b的相位差270°的偏相时钟e。
系统基准相位时钟b、偏相时钟c、偏相时钟d、偏相时钟e输入选择器12，通过配置选择器12，可以选择四种输入时钟的任意一种输出，生成处理器核心工作时钟。
将多核处理器中的各个处理器核心与时钟传输网络之间插入分频偏相器，并对各个分频偏相器内的选择器设置不同的配置，就可使各个处理器核心工作在同频率不同相位的时钟下，从而减小多核处理器瞬时峰值功耗。

Claims (6)

1.一种多核处理器时钟分布装置，包括锁相环(1)、时钟传输网络(2)和处理器核心(4)，其特征在于，还包括分频偏相器(3)，所述锁相环(1)的时钟输出端口与所述时钟传输网络(2)的时钟输入端口连接，所述时钟传输网络(2)的输出端口与所述分频偏相器(3)的时钟输入端口连接，所述分频偏相器(3)与所述多核处理器核心(4)的时钟输入端口连接；所述锁相环(1)用于产生系统所需工作时钟的两倍频时钟信号，所述两倍频时钟信号通过所述时钟传输网络(2)传输至所述分频偏相器(3)，所述两倍频时钟信号经所述分频偏相器(3)分频后产生不同相位的处理器核心工作时钟输入至所述多核处理器核心(4)。
2.根据权利要求1所述的多核处理器时钟分布装置，其特征在于，所述分频偏相器(3)用于产生四种不同相位的处理器核心工作时钟。
3.根据权利要求1所述的多核处理器时钟分布装置，其特征在于，所述分频偏相器包括第一分频电路、第二分频电路和选择器，所述第一分频电路的输入端直接与所述时钟传输网络的输出端口连接，所述第一分频电路的输出端与所述选择器的第一输入端相连，所述第一分频电路的输出端还通过一个反相器与所述选择器的第二输入端相连；所述第二分频电路的输入端与一个输入端与所述时钟传输网络的输出端口连接的反相器的输出端相连，所述第二分频电路的输出端与所述选择器的第三输入端相连，所述第二分频电路的输出端还通过一个反相器与所述选择器的第四输入端相连。
4.根据权利要求1所述的多核处理器时钟分布装置，其特征在于，所述分频偏相器(3)包括第一D触发器(5)、第二D触发器(6)和选择器(12)；所述第一D触发器(5)的时钟端与所述时钟传输网络的输出端口连接，第一D触发器(5)的数据端与第一反相器(7)的输出端连接，第一D触发器(5)的输出端与所述第一反相器(7)的输入端连接；所述第一D触发器(5)的输出端还通过第四反相器(10)与所述选择器(12)的第二输入端相连；所述第二D触发器(6)的时钟端与第二反相器(9)的输出端相连，所述第二反相器(9)的输入端与所述时钟传输网络的输出端口连接，第二D触发器(6)的数据端与第三反相器(8)的输出端连接，第二D触发器(6)的输出端与所述第三反相器(8)的输入端连接；所述第二D触发器(6)的输出端还通过第五反相器(11)与所述选择器(12)的第四输入端相连；所述选择器(12)的第一输入端与所述第一D触发器(5)的输出端相连，所述选择器(12)的第三输入端与所述第二D触发器(6)的输出端相连，所述选择器(12)的输出端与所述多核处理器核心的时钟输入端口连接。
5.根据权利要求4所述的多核处理器时钟分布装置，其特征在于，所述第一D触发器(5)和第二D触发器(6)均为CMOS型带复位信号的时钟上升沿触发的D触发器。
6.根据权利要求4所述的多核处理器时钟分布装置，其特征在于，所述第一反相器(7)、第二反相器(9)、第三反相器(8)、第四反相器(10)和第五反相器(11)均为CMOS型反相器。
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