CN1054158A

CN1054158A - 同步—异步转换器

Info

Publication number: CN1054158A
Application number: CN90110114A
Authority: CN
Inventors: 让·米歇尔·巴尔扎诺; 阿兰·雷·布方特
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1989-12-13
Filing date: 1990-12-13
Publication date: 1991-08-28
Anticipated expiration: 2005-12-13
Also published as: EP0433154B1; MX172653B; AU634328B2; KR920702116A; RU2097929C1; DE69024928T2; KR100192627B1; FR2655794B1; WO1991009480A1; AU6910291A; ES2081958T3; JPH04504641A; JP3084058B2; EP0433154A1; CA2032101A1; ATE133304T1; US5239544A; FR2655794A1; DE69024928D1; CN1021395C

Abstract

该转换器包括一个具有第一及第二接口的存储器(SRAM)，一个第一接口控制电路(SPM)与第一接口、同步输入多路传输线(ME)及同步输出多路传输线(MS)相连接，一个第二接口控制电路(APM)与第二接口相连接并经由一个FIFO类型的分组存储器(M)与异步输入连接线(LE)相连接，并与异步输出连接线(LS)相连接。一个转换器外部的指令 (MF)适用于接口控制电路以便选择工作方式：在第一工作方式(M32)中，一个同步多路传输帧的每个时间间隔用一个通信通道，在第二工作方式(M1)中同步多路传输帧的所有的时间间隔用于一个通道。

Description

本发明涉及电信技术。该发明可以将时分异步技术为基础的ATM系统与时分同步技术为基础的STM系统结合起来。因为在现有的网中逐步引入了ATM型交换，必须要有它和STM型交换的相互配合。

STM技术的特征在于：在脉冲编码调制的同一帧中速度为64kbit/s的多路通信的多路复用。这个帧从IT0到IT31分割成32个时间间隔。每个IT用于一个专门的通信，并具有64kbit/s的传输速度。帧的开端是通过包含在IT0中的称为同步化结构识别的。

ATM技术的特征在于：在分组的公共载体上的多路复用。该载体是例如以4个八位位组的信息头识别的并具有32个八位位组的有效存储容量的36个八位位组的存储分组。一个给定的信息头与给定的通信相对应。该载体中的传输速度与其发送出的通信速度无关。

因此，脉冲编码调制的一个帧的异步一同步转换器包括：

-在同步向异步的方向上：

每个通道存储了2个八位位组，以便形成各存储单元的有效内容;

将每个通道的特定信息头附加于每个分组;

在同一载体上存储不同分组的多路复用。

-在异步向同步的方向上：

利用对被接收分组信息头的分析识别通道;

存储被接收分组的有效内容;

从存储器中读出一个八位位组，并以脉冲编码调制方式在每个IT时间间隔中发送。

常用的异步-同步转换装置能实现低传输速度或高传输速度的单一数字通道的转换，并包括分组及拆分组。分组是利用对到达的比特或八位位组的计数由数字的位流集合成一个分组，并附设识别通道的标志。拆分组是执行反向操作的，并由在同一标记的分组中包含的信息再形成循环的位流。

本发明的目的是为了提供一个同步/异步及异步/同步转换器，它连接在一个同步网上，在该网中信息被多路同步传输帧发送，其中每个帧被分成至少用于一个通信通道的32个时间间隔;并与一个异步网相连接，在该网中信息由分组发送，该分组具有4个八位位组的信息头及32个八位位组的有效部分，其特征在于：它包括一个具有第一接口及第二接口的随机存取存储器;一个第一接口控制电路，它一方面与第一接口相连接，另一方面与发送同步输入多路传输的同步输入多路传输线及发送同步输出多路传输的同步输出多路传输线相连接，所述同步输入及输出多路传输是帧多路传输;及第二接口控制电路，它一方面与第二接口相连接，另一方面与异步输入多路传输连接线及异步输出多路连接线相连接，这些连接线发送由每个与一通道相关的分组形成的异步多路传输，其特征还在于：在同步网向异步网的方向上，第一接口控制电路保证在存储器中存储至少每通道的32个八位位组，第二接口控制电路利用读存储器保证存储数据的分组化及在异步输出连接线上分组的发送，以及在于：在异步网向同步网的方向上，第二接口控制电路保证在存储器中至少利用异步输入连接线存储一个接收的分组，第一接口控制电路利用读存储器保证在同步输出多路传输连接线上以帧方式的发送。

本发明通过对以下附图描绘的实施例的描述将能更好地被理解，其附图为：

图1：同步/异步转换器慨图;

图2A和2B：图1中双接口存储器的结构，图2A是关于M32工作方式，图2B是M1工作方式;

图3：存储器信号标字的格式;

图4：存储器写指示符的格式;

图5：存储器读指示符的格式;

图6：存储器描述符的格式;

图7：转换器发送的分组信息头。

图1表示异步-同步转换器的慨图，它包括：一个可随机存取的双接口存储器SRAM，它的第一接口规定为同步接口，第二接口规定为异步接口;一个同步接口控制电路SPM;一个异步接口控制电路APM和FIFO类型的单元存储器M。

同步接口控制电路SPM一方面与一根同步输入多路传输线ME及一根同步输出多路传输线MS相连接，另一方面与双接口存储器SRAM的同步接口相连接，并接收帧时钟信号HT和节拍再生器的bit时钟信号HB，该节拍再生器在图中未示出并与输入多路传输线ME相连接。异步接口控制电路APM一方面与双接口存储器SRAM的异步接口相连接，另一方面直接与异步输出连接线LS相连接，并通过分组存储器M与异步输入连接线LE相连接;它接收本地时钟（图中未示出）的时钟信号HL。异步输入和输出的连接线是并行连接线，每部分有11条线路，其中8条比特线是用于数据;一条用于分组起始端上零电平分组的始端，这就是说，在满分组的第一个八位位组中，一条线在一个满分组的整个期间是用于零电平的满分组，一条线用于在异步连接线始端的八位位组时钟信号。

分组存储器M的输入端与异步输入连接线LE相连接，其输出端与控制电路APM相连接。分组存储器M有9个比特宽，其中8个比特与8个比特线F1/8相连接，第9个比特与分组起始线F9相连接;写入启动输入端与满分组线F10相连接，以便存储输入的满分组信号，而其写入输入端则与时钟信号线F11相连接。分组存储器M形成一个缓冲器，旨在降低由异步输入连接线接收的二进制数的传输速度，以便能与第二接口控制电路APM的处理速度相适应。存储器M只包括满分组。

同步接口控制电路SPM和异步接口控制电路APM各有逻辑接口可编程序网，例如是由XILINX公司生产的元件XC3090，它涉及一种标准化的元件，当转换器启动时，用该元件内部的静态存储器的编程实现其个性化。

本发明转换器可以按照两种工作方式运行，通过转换器外部的一个指令MF可以对方式进行选择，并对APM和SPM控制电路起作用。在第一种工作方式、即规定的M32方式中，一个虚电路的序号被分配给一帧中的每个时间间隔;而在第二工作方式、即规定的M1方式中，一个虚电路的序号被分配给同步多路转换器一帧中的32个时间间隔。

存储器SRAM包括有一个八位位组的8192个字，图2A，2B表示以M1方式和M32方式工作的存储器的结构。在上述图中，八位位组的地址Ad是十六进制的。地址0000就是第一个八位位组的地址，而地址1FFF是存储器的第8192个八位位组的地址。

在图2A中，从第一个八位位组开始，可以连续地找到第一个分组区Z0.C，第二个分组区Z1.C，从Z0.D到Z31.D的32个拆分组区，一个描述符区Z.DES，一个读指示符区Z.PTL，一个写指示符区Z.PTE，一个非利用区ZNU1和一个信号标区ZS。

分组区Z0.C和Z1.C的每个包括BC0到BC31的32个分组块，每个分组块为32个八位位组。这二个区的组合的开始和结尾地址分别为0000和07FF。

拆分组区Z0.D到Z31.D的每个包括：各为32个八位位组的从BD0到BD3的四个拆分组块。该32个区的首尾地址分别为0800和17FF。

描述符Z.DES包括每个为一个八位位组的128个描述符，这个区的首尾地址分别为1800和187F。

读指示符区Z.PTL包括每个为一个八位位组的32个读指示符。这个区的首尾地址分别为1880和189F。

写指示符区Z.PTE包括每个为一个八位位组的32个写指示符。这个区的首尾地址分别为18AO和18BF。

非使用区ZNU1包括1855个八位位组。

信号标区是一个地址为1FFF的八位位组，这是存储器的最后一个八位位组。

在图2B中，从地址为0000的第一个八位位组起可连续找到：第一分组区Z0.C1，第二分组区Z1.C1，一个非利用区ZNU2，一个拆分组区Z0.D，一个非利用区ZNU3，一个描述符区Z.DES，一个读指示符区Z.PTL，一个写指示符区Z.PTE，一个非利用区ZNU1和一个信号标区ZS。

分组区Z0.C1和Z1.C1是由32八位位组的块BCO构成的。这两个区的首尾地址分别是0000和003F。

非使用区ZNU2包括1984个八位位组并以07FF地址为结束，它与在图2A中的第二发组区Z1.C的结尾相对应。

如同图2A中的情况，拆分组区Z0.D包括从BD0到BD3的四个拆分组块。这个区的首尾地址是0800和087F。这些首尾地址与图2A中的拆分组块Z0.D的首尾地址是一样的。

非使用区ZNU3包括3968个八位位组和以17FF地址结束。它与在图2A中的Z1.D到Z31.D拆分组区相对应。

描述符Z.DES包括128个八位位组，但只有前四个可以使用，如同在图2A中一样，这个区的首尾地址分别是1800和187F。

读指示符区Z.PTL包括32个八位位组，但只有第一个可以使用，如同在图2A中一样，这个区的首尾地址分别为1880和189F。

写指示符区Z.PTE包括32个八位位组，但只有第一个可以使用，如同在图2A中一样，这个区的首尾地址分别是18AO和18BF。

非使用区ZNU1与图2A中所示的非使用区是一样的，信号标区ZS与图2A中所示的也是一样的，构成这个区的八位位组的地址同样是1FFF。

图3表示图2A和2B中信号标区ZS的八位位组的结构。这个八位位组用于在同步接口控制电路SPM与异步接口控制电路APM之间的对话。只有低权位比特S才被使用。S比特是由SPM电路定位的，它经由零到存储器SRAM的分组区Z0.C或Z0.C1装载结束和经由1到分组区Z1.C或Z1.C1装载结束。S比特被APM电路操作。

图4表示一个写指示符的结构，该写指示符由八位位组构成，被电路APM使用来对每个从Z0.D到Z31.D的拆分组区赋值。每个拆分组区写指示符用于指示所述区中的块，在其中排列到相应于所述块的通道上的下一个分组。在一个写指示符的八位位组中，只有标记为PTE的0和1比特指示块的序号，块中排列由分组存储器M读所接收到的一个分组的内容。

图5表示读指示符的结构，该读指示符由一个八位位组组成，并被电路SPM使用，由在每个拆分组区中的读来识别八位位组。每个拆分组区有一个写指示符用于指示应被发送到同步输出多路传输线上的八位位组。在读指示符的八位位组中标记为PTL的0到6比特指示要发送到同步输出多路传输线MS的八位位组的序号，八位位组的7比特未被使用。

图6表示一个描述符的结构。该描述符由一个八位位组构成，其作用是识别拆分组区的块占用情况。每个块具有一个描述符，即为128个描述符。描述符指示一个块为空或占用状态。在一个描述符的八位位组中，只有标记为D的0比特才被使用。比特D的值是0，表明块为空状态;值为1表明块为被占用的状态。

分组和拆分组的运行完全是异步的。在双接口存储器SRAM上存取的矛盾是通过读或写区的工作来解决的。同步接口控制电路SPM的功能是在分组方向上的写入（同步输入多路传输线ME向异步输出连接线LS）和拆分组方向上的读出（异步输入连接线LE向同步输出多路传输线MS）。异步接口控制电路APM的功能是在分组方向上的读出和拆分组方向上的写入。

在M32方式中，分组化的转换器的工作是利用分组区Z0.C和Z1.C和信号标区ZS，为同图2A所示，它构成了存储器SRAM的分组部分。该分组区同一块的八位位组都与分组化的32个通道中的一个相对应。

实际上，一个块包括同步输入多路传输的一帧中的从IT0到IT31的32个时间间隔数据。

因此，一般在存储器SRAM中永久性地具有经由电路SPM存储的64个帧。在这两个分组区的集合中，存储方式是循环缓冲式的。为了分组化，SPM电路履行以下的功能;

-由同步输入多路传输线传送的同步输入多路传输的接收;

-从时间间隔到时间间隔地，使每个时间间隔的8个比特形成并行;接收的第一个比特是高权位比特，最后一个是低权位比特;

-按IT顺序写入到存储器SRAM中，电路SPM包括一个模数为2048的地址记数器，该记数器被时钟帧信号HT同步，以保证存储在数据块中的接收帧的完整性。连续IT以递增地址被写入，第一个为IT0，最后为IT31。给出的地址总是包含同序号的一个IT。存储器SRAM的写入是按同步输入多路传输周期进行的。这就是说一个信息块为125微秒和一个区为4毫秒。接收到的最后64个帧永久性地存储在存储器SRAM中，在同一个地址上的写入发生在64帧以后，即为8毫秒后。-在区装载结束时，写入存储器SRAM的信号标ZS的八位位组，这包括分组区的序号0或1。在该区中电路SPM不工作。这种空区指示被电路APM用作发送与空分组区相对应的分组。

为了分组化，电路APM包括有一个IT计数器和一个信息块计数器.IT计数器指示单元化过程中的通道号，信息块计数器指示分组化过程中分组信息块的序号。在M32运行方式中，这两种计数器模数为32。信息块计数器地读出一个信息块的一个八位位组后递增，IT计数器在读出32个八位位组后递增，这就是说分组区的32个信息块的每个信息块中读出一个八位位组即增加一增量。

为了分组化，以M32方式由电路APM完成下述重复功能：从Z0.C到Z1.C的每个分组区包括32个信息块，每个信息块包含每个分组化通道的一个八位位组，因此一个装载区包含每个通道的32个有效八位位组，这即为每个通道分组的内容。在分组化操作后，电路APM读出信号标八位位组，如果信号标八位位组的S比特改变了状态，电路APM存储S比特的新值，并开始由S比特指示的分组区中的分组化操作。

当IT和信息块计数器为0时，电路APM进行：

-将4个八位位组信息头在异步输出连接线LS上的发送，如图7，它相当于IT0通道，该通道中数据存储在每个信息块的0号八位位组中;

-从存储器SRAM中读出，并在分组区数据块BC0的0号八位位组的异步输出连接线上发送;

-将指示分组区信息块BC1的信息块计数器增加一增量，进行读操作并在信息块BC1的0号八位位组连接线LS上发送，并连续地一直到对分组区的信息块BC31的0号八位位组的读出;

-将指示IT1的IT计数器增加一增量，对于其余31个通道中的每一个重复上述对IT0描述的操作。

当分组区信息块BC31的第31号八位位组被读出并在异步输出连接线LS上发送时，IT计数器和信息块计数器均为零，电路APM就检测信号标八位位组，以检测S比特状态的变化。如状态未变化，电路APM即在连接线LS上发送空分组;

-图7表示信息头的结构。在存储8到15比特的虚电路序号字段中，只有低权位8到13比特的5个标记为CV的比特，为电路APM所占用。这5个比特是与使用的IT序号相对应的。对于IT0来说，虚电路CV的读数是0000，对于IT31来说，虚电路CV的读数是11111。

电路APM的运行速度是以下述方式选择的：一个区的整个分组化所进行的时间少于由电路SPM装载的时间。因此在32个通道分组化结束时，电路APM检测信号标八位位组以检测S比特。如果S比特没有变化其状态，电路APM就在异步输出连接线LS上发送空分组。

在M1方式中，分组化转化功能是利用分组区Z0.C1和Z1.C1及信号标区ZS，如图2B所示，对于这个方式它构成了存储器SRAM的分组部分。每个分组区简化成一个信息块BC0，它包括序号0到31的32个八位位组，这些八位位组构成了分组化通道的有效内容。信号标八位位组的结构和使用与上述的M32功能方式中的相同。

电路SPM的功能与M32方式的一样，但是唯有2个最后同步输入的多路传输帧是存储在存储器SRAM中的。这两个分组区的每个分组块都包含着一个帧。在同一地址上的一次写入发生在两帧以后，也即为250微秒后。在M1方式中，电路SPM地址计数器的模数为64。

如同在M32方式中一样，当电路APM检测了信号标和八位位组的S比特状态变化后，开始分组化。在M1方式中，电路APM的IT计数器的模数总为32，但因为每个分组区只含有一个信息块，电路APM信息块的计数器在M1方式中，在为0时锁住。从电路APM检测到S比特状态变化时开始，它将进行：

-在输出异步连接线LS上发送4个八位位组的一个信息头，其结构与在图5中所表示的32方式中标明的起端一样。在M1方式中，只有一个被分组化的虚电路CV的通道读数为00000。

-在存储器SRAM上读出和在由S比特指示的分组区信息块的32个八位位组的异步输出连接线LS上发送。

在信息块上八位位组的读出顺序与写入顺序是一样的，这就是在IT0中首先的八位位组的内容。

与M32工作方式一样，对电路APM的运行速度进行选择，以使得一个分组区分组化时间少于由电路SPM装载的时间。

在M32和M1两种工作方式中，拆分组化转换的运行是利用FIFO类型的分组存储器M，在其中已存储了输入分组。

存储器M的卸载是通过由异步接口控制电路APM实现的，该电路具有由地方时钟发送来的时钟信号HL的分频而获得的分组时钟信号。

为了正确地卸载，在存储器M中，控制电路APM应能在分组时钟信号瞬间读出一个分组的第一个八位位组。为此，存储器M具有9个比特长度，它又被分为规定为存储分组数据的8个比特及规定为指示一个分组起始端的第9比特。当一个分组的第一个八位位组存储在分组存储器M中时，该第9个比特的位置置位成零。异步化过程如下：

-在分组时钟信号的瞬间，系统地读存储器M;

-如第9个比特的读出是有效的，同步化也就是有效的，控制电路APM就进行读和处理分组中存留的35个八位位组;

-如第9比特是非有效的，则不在分组存储器M上读出。

在M32方式中，拆分组化转换器的运行使用拆分组区Z0.D到Z31.D，读指示符区Z.PTL，写指示符区Z.PTE和存储器SPAM，图2A中表示了对于M32方式构成的存储器的拆分组部分。拆分组区的每个信息块都包括一个拆分组化分组，每个区用于拆分组化的32个通道中的一个通道。128个描述符的每一个都用于一个拆分组区的信息块，以指示这个信息块是空状态或非空状态。32个写指示符的每个用于一个拆分组区，以指示在其中已排列了到达相应通道的下一个分组的信息块。32个读指示符的每个用于一个拆分组区，当分组存储器M取得同步化时，控制电路APM的功能为：

-接收分组信息头的读出和信息头中虚电路序号的存入;虚电路的5个低权位比特用二进制数表示拆分组区的序号，在拆分组区中，电路APM应排列接收分组的有效内容。

-上述区域写指示符的读出，它表明存储接收分组有效内容信息块的序号，在拆分组区中，电路APM应排列接收分组的有效内容。

-上述区域写指示符的读出，它表明存储器接收分组有效内容信息块的序号;

-在数据块中排列分组有效内容，在信息块中以递增的地址将一个八位位组排列起来;

-信息块描述符置位于1;

-在存储了分组的区中的写指示符以一单位4模数增量增加。

对于去分组化来说，同步接口控制电路SPM包括一个时间间隔计数器，其模数为32，一个区计数器，其模数为32，它用于方式M1和M32中，因在该方式中只有一个拆分组区，故该区计数器锁于零，由帧时钟信号HT使时间间隔计数器形成同步，如图1所示。在M32方式中，区计数器以时间间隔计数器的节拍增加计数。

在M32方式中，电路SPM执行以下功能：

-读对应于区计数器指示的区的读指示符;

-读与读指符对应的信息块的描述符，用于确定信息块的空状态或非空状态，信息块序号是由读指示符中的序号除以32获得的;

-如果信息块已满，读由读指示符给出的八位位组及使信息块指示符增加一增量;如果信息块未完全读出，读与新的时间间隔相应读指示符;如果信息块已完全读出，将描述符置于零，并读出与由时间间隔计数器指示的新时间间隔相应的读指示符;

-如果信息块没有满，在同步输出多路传输线上发送一个八位位组的暂停码。

在M1方式中，拆分组化转换器的运行利用存储器SRAM的拆分组区Z0.D，描述符区Z.DES，读指示符区Z.PTL和写指示符区Z.PTE，如图2B所示，对于M1方式上述区构成了存储器的拆分组部分。拆分组区的每个信息块都包括一个拆分组化的分组，每个信息块用于拆分组化的一个通道。

控制电路APM实现的功能与在M32方式中为拆分组化所描述的一样。应该注意，在M1方式中，只有一个拆分组区Z0.D，并且每个接收分组都包含有一个通道的32个时间间隔，因此这还是一个同步输出多路传输帧的时间间隔。虚电路序号总是指示同一个Z0.D区。因而只有一个读指示符用于指示存储接收分组内容的信息块和4个描述符，并且一个描述符用于区的每个信息块。

在M1方式中，电路SPM的功能与M32方式中它的功能相似，但在M1方式中，只有一个拆分组区Z0.D，并因此仅有一个读指示符，不管电路SPM时间间隔计数器传送什么时间间隔序号，该指示符均被读出。区计数器闭锁于零。控制电路SPM实现的功能为：

-读读指示符;

-读与读指示符相应的信息块，以确定信息块的状态;同一描述符被连续读32次，因为一个描述符与一个信息块有关并且一个信息块包含了连续的32个IT的数据;一个信息块的第一个八位位组在IT＝0时读出，最后一个在IT＝32时读出。

-如果信息块已装载，读由信息块的读指示符给出的八位位组并且增大读指示符;如果信息块未被完全读出，当时间间隔计数器刚一提供一个新的I序号时就读读指示符;如果信息块已完全被读出，则当该计数器刚供给一个新的IT序号时，将描述符置零：D＝0;并读读指示符。

-如果信息块未被装载，在同步输出多路传输线上发送一个八位位组的暂停码。

本发明的同步-异步转换器因而能在M32及M1方式中工作，其工作方式由外部指令MF选择。当然，当该转换器投入使用时，执行工作方式的选择，对控制电路SPM及APM操作的指令如前所说明的，为的是限制在M1方式中存储器SRAM中使用的分组区及拆分组区，限制描述符的数目及写指示符的数目。

Claims

1、同步一异步及异步一同步转换器，它连接在一个同步网上，在该网中信息被多路同步传输帧发送，其中每个帧被分成至少用于一个通信通道的32个时间间隔；并且与一个异步网相连接，在该网中信息由分组发送，该分组具有4个八位位组的信息头及32个八位位组的有效部分，其特征在于：它包括一个具有第一接口及第二接口的随机存取存储器(SRAM)，一个第一接口控制电路(SPM)，它一方面与第一接口相连接，另一方面与发送同步输入多路传输的同步输入多路传输线(ME)及发送同步输出多路传输的同步输出多路传输线(MS)相连接，所述同步输入及输出多路传输是帧多路传输，及第二接口控制电路(APM)，它一方面与第二接口相连接，另一方面与异步输入多路传输连接线(LE)及异步输出多路连接线(LS)相连接，这些连接线发送由每个与一通道相关的分组形成的异步多路传输；在同步网向异步网的方向上，第一接口控制电路(SPM)保证在存储器(SRAM)中存储至少每通道的32个八位位组，第二接口控制电路(APM)利用读存储器保证存储存储数据的分组化及在异步输出连接线(LS)上分组的发送；在异步网向同步网的方向上，第二接口控制电路(APM)保证在存储器(SRAM)中至少利用异步输入连接线(LE)存储一个接收的分组，第一接口控制电路(SPM)利用读存储器保证在同步输出多路传输连接线(MS)上以帧的方式发送。

2、根据权利要求1的同步-异步转换器，其特征在于：在第一工作方式（M32）中，一个帧的每个时间间隔用于一个通道，及在第二工作方式（M1）中，每个帧的所有的时间间隔用于同一通道，工作方式利用外部指令（MF）选择，外部指令适用于第一接口控制电路（SPM）及第二接口控制电路（APM）。

3、根据权利要求2的同步-异步转换器，其特在于：在第一工作方式（M32）中，存储器（SRAM）包括两个分组区（Z0.C，Z1.C），每个分组区包括每个为32个八位位组的32个分组块（BC0至BC31），每个块包括一个分组化的帧，及每个分组区交替地由第一接口控制电路（SPM）写入及由第二接口控制电路（APM）读出，每个为32个八位位组的4个分组块（BD0至BD3）中每个为32个分组区，每个分组区用于一个通道及一个分组区的每个块包括一个与所述区通道相关的分组，一个描述符区（Z.DES）对每个拆分组块具有一个描述符，以指示该块是否装载或为空，一个读指示符区（Z.PTL）对每个拆分组区具有一个八位位组的读指示符，以指示在所述拆分组区中读一个八位位组，一个写指示符区（Z.PTE）对于每个拆分组区具有一个八位位组的写指示符，以指示所述区中块的写入，该所述区中写入了一个相关于所述拆分组区的一个接收分组，以及一个八位位组的信号标（ZS），以指示哪个拆分组区（Z0.C;Z1.C）已装载。

4、根据权利要求2的同步-异步转换器，其特征在于：在第二工作方式（M1）中;存储器（SRAM）包括每个为32个八位位组的块（BCO）的两个分组区（Z0.C1及Z1.C1），每个块包括一个分组化的帧及每个分组区交替地由第一接口控制电路（SPM）写入及由第二接口控制电路（APM）读出，每个为32个八位位组的4个拆分组块（BD0到BD3）的拆分组区（Z0.D），每个拆分组块包括一个分组，一个描述符（Z.DES）包括每个为一个八位位组的4个描述符，每个描述符用于一个拆分组块，用于指示块是否装载或为空，一个读指示符区（Z.PTL）包括一个八位位组的读指示符，用以在读时指示一个拆分组区的八位位组，一个写指示符区（Z.PTE）具有一个写指示符，用以在写时指示已写入一个接收分组的拆分组区的一个块，以及一个八位位组的信号标区（ZS），用以指示哪个分组区（Z0.C1，Z1.C1）已装载。

5、根据权利要求1的同步-异步转换器，其特征在于：第二接口控制电路（APM）通过一个中间的FIFO类型的分组存储器（M）与异步输入连接线（LE）相连接，在其中已存储了异步输入连接线（LE）的满分组。