CN107644662A - 一种同步接口的sram设计方法 - Google Patents
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Abstract
本发明涉及数据传输领域，特别涉及静态随机存取存储器作为媒介的数据传输领域。本发明提供一种同步接口的SRAM设计方法，它大大缩减了SRAM的引脚数量，缩小了实现同样功能的SRAM的面积。本发明主要包括以下部分：首先，SRAM的接口为同步接口，内置CLK以及PLCK两个时钟周期。其次，在程序时钟周期下设垂直同步(帧同步)，水平同步(行同步)。再者，对所有的数据区都保持可读的状态，同时，所有的数据区间隔着保持可写的状态，即保留一些数据区为无效区，直接略过，保证足够的空间进行数据阅读状态。
Description
技术领域
本发明涉及数据传输领域，特别涉及静态随机存取存储器作为媒介的数据传输领域。
背景技术
静态随机存取存储器(SRAM，Static Random Access Memory)是随机存取存储器的一种，与动态随机存取存储器(DRAM，Dynamic Random Access Memory)相比，不需要配合内存刷新电路，即能保存内部存储的数据。静态随机存取存储器使用的系统主要有：CPU与主存之间的高速缓存；CPU内部的L1/L2或外部的L2高速缓存；CPU外部扩充用的COAST高速缓存；CMOS 146818芯片(RT&CMOS SRAM)。与DRAM相比，其速度显然更快，但是由于其存储单元器件较多，功耗大，集成度不高，同样存储单位的SRAM要比DRAM体积更大，成本更高，功耗更大，因此在主板上很少用到作为用量较大的主存。
发明内容
为了解决SRAM因体积因素导致不能广泛应用于主存的问题，提高SRAM的集成度，充分发挥SRAM在存储数据领域的优势，节省SRAM成本，本发明提供一种同步接口的SRAM设计方法，它大大缩减了SRAM的引脚数量，缩小了实现同样功能的SRAM的面积。
为解决该技术问题，本发明主要包括以下部分：首先，将SRAM的接口设计为同步接口，内置CLK以及PLCK两个时钟周期。其次，在程序时钟周期下设垂直同步(帧同步)，水平同步(行同步)。再者，对所有的数据区都保持可读的状态，同时，所有的数据区间隔着保持可写的状态，即保留一些数据区为无效区，直接略过，保证足够的空间进行数据阅读状态。
本发明与现有的SRAM相比，存在以下几点优点：
1、本发明采用同步接口，同步接口保证了不管传输过程中数据以及请求是否被响应，都还可以继续操作进行传输，不会因为其中一部分数据或请求的失败或异常而阻碍其他请求的执行。
2、本发明保证了同样面积的SRAM能够存储更多的空间，进行更多的数据传输，降低了成本。
附图说明
附图1流程图
具体实施方式
下面结合附图和具体实施方式对本发明做进一步的详细描述。在本实施例中，SRAM主要包括如下部分：
首先，SRAM的接口为同步接口，内置CLK(时钟)以及PLCK(程序时钟)两个时钟周期。其次，在程序时钟周期下设垂直同步(帧同步)，水平同步(行同步)。再者，对所有的数据区都保持可读的状态，同时，所有的数据区间隔着保持可写的状态，即保留一些数据区为无效区，直接略过，保证足够的空间进行数据阅读状态。
首先对SRAM进行选择，SRAM在CLK的上升沿进行数据的输入以及输出，并自动对内部地址指针进行增量，本发明中，最大的时钟频率为100MHz。其次，设置对SRAM进行设置，1/0模式，1为读或写SRAM，0为控制寄存器。当设置为1时，便可实现对SRAM进行数据的读写。在地址状态栏下，1为读取SRAM数据，0为写入SRAM数据。数据写入状态中，1表示写入数据有效，而0为跳过写入数据(表示零时钟)。而读取状态一直保持1(即数据读取且有效状态)。
在本实施例中，SRAM与外部有20条数据传输通道，其中有数据与地址通道以及高速数据地址。首先，数据通过这些通道传输至SRAM，然后根据事先设定的I/O进行选择，因为SRAM为同步接口，所以在读取数据的同时，可以对数据进行写入，由此提高了SRAM的效率。
在本说明书中，参考术语“一个实施例”、“本实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应当视为本发明的保护范围。
Claims (6)
1.一种同步接口的SRAM设计方法，其SRAM与外部数据的接口为同步数据接口。
2.一种同步接口的SRAM设计方法，内置CLK以及PLCK两个时钟周期。
3.一种同步接口的SRAM设计方法，有读取和写入数据两类数据区。
4.根据权利要求2所述的同步接口的SRAM设计方法，其程序时钟周期分为垂直同步(帧同步)，水平同步(行同步)。
5.根据权利要求3所述的同步接口的SRAM设计方法，所有的数据区都保持可读取的状态。
6.根据权利要求3所述的同步接口的SRAM设计方法，所有的数据区间隔着保持可写的状态，即保留一些数据区为无效区，直接略过，保证足够的空间进行数据阅读状态。
Priority Applications (1)
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| CN201610589548.3A CN107644662A (zh) | 2016-07-20 | 2016-07-20 | 一种同步接口的sram设计方法 |
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Publications (1)
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Family Applications (1)
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Country Status (1)
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| CN (1) | CN107644662A (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1054158A (zh) * | 1989-12-13 | 1991-08-28 | 阿尔卡塔尔有限公司 | 同步—异步转换器 |
| CN101155387A (zh) * | 2006-09-30 | 2008-04-02 | 深圳市阿派斯实业有限公司 | 基于3G数据语音双通道的个人VoIP综合接入设备 |
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2016
- 2016-07-20 CN CN201610589548.3A patent/CN107644662A/zh active Pending
Patent Citations (2)
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