KR100192627B1 - 동기-비동기 변환기 - Google Patents

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미셀 푸르니에
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Abstract

본 발명의 변환기는 제1 및 제2포트, 상기 제1포트와 입중계 동기 다중라인(ME) 및 출중계 동기 다중 라인(MS)에 접속되는 제1포트 운영 회로(SPM) 및 상기 제2포트 FIFO형 패킷 메모리(M)에 의해 입중계 비동기 링크(LE)에 그리고 출중계 비동기 링크(LS)에 접속된 제2포트 운영 회로(APM)를 포함한다. 포트 운영 회로에 인가된 치부명령(MF)은 변환기치 동작 보드를 선택하고, 제1모드(M32)에서 동기 다중송신 프레임의 각 타임 슬롯은 1개 통신 채널에 할당되소 제2모드(M1)에서 동기 프레임의 보든 타임 슬롯은 1개 채널에 할당된다.

Description

동기-비동기 변환기
제1도는 본 발명에 따른 동기-비동기 변환기의 개략도이고,
제2a 및 제2b도는 제1도의 2중 포트 메모리의 구조를 도시하고 제2a도는 M32 동작 모드에 관한 것이며, 제2b도는 M1 동작 모드에 관한 것이고,
제3도는 메모리 세마포 워드의 포맷을 도시하며,
제4도는 메모리 기록 포인터의 포맷을 도시하고,
제5도는 메모리 판독 포인터의 포맷을 도시하며,
제6도는 메모리 설명자의 포맷을 도시하고,
제7도는 변환기에 의해 전송된 패킷 헤더의 포맷을 도시하고 있다.
제1도는 동기 제1포트 및 비동기 제2포트, 동기 포트 운영 회로(SPM, synchronous port management), 비동기 포트 운영 회로(APM, asynchronous port management) 및 FIFO형 패킷 메모리(M)를 갖는 2중 포트 랜덤 억세스 메모리(double-ported random access memory; SRAM)를 포함하는 본 발명에 따른 동기/비동기 변환기의 개략도이다.
동기 포트 운영 회로 SPM은 입력 동기 다중화 라인(ME) 및 출력 동기 다중화라인(MS)에 접속된다. SPM은 또한 2중 포트 메모리(SRAM)의 동기 포트에 접속된다. SPM은 입력 다중화 라인(ME)에 접속된 클럭 회복 장치(도시되지 않음)로부터 프레임 클럭 신호(HT) 및 비트 클럭 신호(HB)를 수신한다.
비동기 포트 운영 회로(APM)는 2중 포트 메모리(SRAM)의 비동기 포트에 접속되어, 출력 비동기 링크(LS)에 직접 접속되며 패킷 메모리(M)를 거쳐 국부 클럭(도시되지 않음)으로부터 클럭 신호(HL)를 수신하는 입력 비동기 링크(LE)에 접속된다. 입력 및 출력 비동기 링크는, 데이터용 8비트, 전체 패킷 중 제1바이트로 패킷 시작 시에 0인 패킷 시작 라인, 전체 패킷의 길이에 걸쳐 0인 전체 패킷 라인, 및 비동기 링크 데이터 속도의 바이트 클럭 신호 라인의 라인(11)과 각각 병렬 링크된다.
패킷 메모리(M)는 입력 비동기 링크(LE)의 입력과 운영 회로(APM)의 출력에 접속된다. 패킷 메모리(M)는 8 비트라인 F1/8에 접속된 8비트 및 패킷 시작라인(F9)에 접속된 9번째 비트를 합하여 9비트의 폭이다. 기록 엔에이블 입력은 저장될 입력 전체 패킷을 엔에이블하기 위해 전체 패킷 라인(F10)에 접속되고, 기록입력은 클럭 신호 라인(F11)에 접속된다. 패킷 메모리(M)는 제2포트 운영 회로(APM)의 처리 속도와 호환 가능하게 하도록 입력 비동기 링크(LE)상에서 수신된 2진 데이터 속도를 감소시키기 위해 버퍼(buffer)를 형성하고, 전체 패킷만을 보유한다.
동기 포트 운영 회로(SPM) 및 비동기 포트 운영 회로(APM)은 각각, 예를 들어 XILINX XC 3090 콤포넌트와 같은, 프로그램 가능한 논리 게이트의 어레이(array) 형태이고, 이것은 변환기가 초기화될 때 콤포넌트 내부의 정적 메모리를 프로그램함으로써 주문 제작되는 표준 콤포넌트이다.
본 발명에 의한 변환기는 운영 회로(SPM 및 SPM)상에서 동작하는 외부 명령(command, MF)에 의해 선택되는 2가지 동작 모드를 갖는다. 차후에 M32 모드로 지칭되는 제1동작 모드에서, 가상 회로 번호가 프레임의 각 타임 슬롯에 할당된다. 차후에 M1 모드로 지칭되는 제2동작 모드에서, 가상 회로 번호가 동기 다중화 프레임의 32개 타임 슬롯에 할당된다.
메모리(SRAM)는 1 바이트인 워드(word)를 8192개 포함하고, 제2a 및 제2b도는 각각 M32 모드와 M1 모드에서의 메모리 구조를 도시하고 있다. 이 도면에서 바이트 어드레스(Ad)는 16진수이고 어드레스 0000은 제1바이트의 어드레스이며 어드레스 1FFF는 메모리의 8192번째 바이트의 어드레스이다.
제2a도는 제1바이트로부터 연속하여 제1패킷타이저 영역(Z0.C), 제2패킷타이저 영역(Z1.C), 32개 디패킷타이저 영역(Z0.D에서 231.D까지), 설명자(descriptor) 영역(Z.DES), 기록 포인터 영역(Z.PTE), 미사용 영역(ZNU1) 및 세마포(semaphore) 영역(ZS)을 도시하고 있다.
패킷타이저 영역(Z0.C 및 Z1.C)은 각각 32 바이트를 포함하는 32개 패킷타이저 클럭(BC0에서 BC3l까지)을 각각 포함한다. 이 두 영역의 시작 및 종료 어드레스의 조합은 각각 0000 및 07FF이다.
디패킷타이저 영역(Z0.D에서 Z31.D까지)은 각각 32 바이트를 포함하는 BD0에서 BD3까지의 4개의 디패킷타이저 블럭을 각각 포함한다. 32개 영역의 집합의 시작 및 종료 어드레스는 각각 0800 및 17FF이다.
설명자 영역(Z.DES)은 각각이 1바이트인 128개의 설명자를 포함하고, 이 영역의 시작 및 종료 어드레스는 각각 1800 및 187F이다.
판독 포인터 영역(Z.PTL)은 각각이 1바이트인 32개 판독 포인터를 포함하고, 이 영역의 시작 및 종료 어드레스는 각각 1880 및 189F이다.
기록 포인터 영역(Z.PTE)는 각각이 1바이트인 32개 기록 포인터를 포함하고, 이 영역의 시작 및 종료 어드레스는 각각 18A0 및 18BF이다.
미사용 영역(ZNU1)은 1855 바이트를 포함한다.
세마포 영역은 어드레스 1FFF의 1바이트이고, 이것은 메모리의 최종 바이트이다.
제2b도는 제1바이트 어드레스 0000으로부터 연속하여, 제1패킷타이저 영역(Z0.C1), 제2패킷타이저 영역(Z1.C1), 미사용 영역(ZNU2), 디패킷타이저 영역(20.D), 미사용 영역(ZNU3), 설명자 영역(Z.DES), 판독 포인터 영역(Z.PTL), 기록 포인터 영역(Z.PTE), 미사용 영역(ZNU1) 및 세마포 영역(ZF)을 도시하고 있다.
패킷타이저 영역(Z0.C1 및 Z1.C1)은 32 바이트의 블럭(BC0)을 각각 포함한다. 이 두 영역의 시작 및 종료 어드레스의 조합은 각각 0000 및 003F이다.
미사용 영역(ZNU2)은 1984 바이트 및 제2a도에서 제2패킷타이저 영역(Z1.C)의 종료 어드레스에 해당하는 종료 어드레스 07FF를 포함한다.
제2a도에서와 같이, 디패킷타이저 영역(Z0.D)는 BD0에서 BD3까지의 4개의 디패킷타이저 블럭을 포함한다. 이 영역의 시각 및 종료 어드레스는 각각 0800 및 087F이다. 시작 및 종료 어드레스는 제2a도의 디패킷타이저 블럭(Z0.D)의 것과 같다.
미사용 영역(ZNU3)은 3968 바이트 및 제2a도의 패킷타이저 영역(Z31.D)의 종료 어드레스에 해당하는 17FF의 종료 어드레스를 포함하고, 미사용 영역은 제2a도의 디패킷타이저 영역(Z1.D에서 Z31.D까지)에 해당한다.
설명자 영역(Z.DES)은 처음 4개만 사용되는 128바이트를 포함하고 제2a도와 마찬가지로 이 영역의 시작 및 종료 어드레스는 각각 1800 및 187F이다.
판독 포인터 영역(Z.PTL)은 처음 것만이 사용되는 32 바이트를 포함하고, 제2a도와 마찬가지로 이 영역의 시작 및 종료 어드레스는 각각 1880 및 189F이다.
기록 포인터 영역(Z.PTE)는 처음 것만이 사용되는 32바이트를 포함하고, 제2a와 마찬가지로 이 영역의 시작 및 종료 어드레스는 각각 18A0 및 18BF이다.
미사용 영역(ZNU1)은 제2a도의 어드레스와 동일하다.
세마포 영역(ZS)은 제2a도의 어드레스와 동일하고, 그것을 구성하는 바이트는 또한 어드레스 1FFF를 갖는다.
제3도는 제2a 및 제2b도에서 세마포 영역(ZS)을 구성하는 바이트의 구조를 도시하고 있다. 이 바이트는 동기 포트 운영 회로(SPM)와 비동기 포트 운영 회로(APM) 사이의 회화(dialog)용으로 사용되고, 최하위 비트(S)만이 사용된다. 이 S 비트는 회로(SPM)에 의해 세트되고, 메모리(SRAM)의 패킷타이저 영역(Z0.C 또는 Z0.C1)이 완전히 채워질 때 논리적 0으로 되며, 메모리(SRAM)의 패킷타이저 영역(Z1.C 또는 Z1.C1)이 채워질 때 논리적 1로 되고, S 비트는 APM 회로에 의해 사용된다.
제4도는 1 바이트로 구성되고 각 디패킷타이저 영역(Z0.D에서 Z31.D까지)의 블럭을 할당하기 위해 회로(APM)에 의해 사용되는 기록 포인터의 구조를 도시하고 있다. 상기 블럭에 대응하는 채널 상에 도달하는 다음 패킷이 저장될 상기 영역의 블럭을 표시하기 위해 각 디패킷타이저 영역에 대한 기록 포인터가 있다. 기록 포인터의 바이트에서 비트 0 및 1(PTE)만이 패킷 메모리(M)를 판독하여 수신한 패킷의 내용을 저장할 블럭의 번호를 표시하기 위해 사용된다.
제5도는 1 바이트로 구성되고 각 디패킷타이저 영역에서 판독할 바이트를 식별하기 위해 회로(SPM)에 의해 사용되는 판독 포인터의 구조를 도시하고 있다. 출력 동기 다중화라인(MS)상에 전송될 바이트를 표시하기 위해 디패킷타이저 영역에 대한 기록 포인터가 있다. 판독 포인터의 바이트에서 0에서 6까지의 비트(PTL)는 출력 동기 다중화 라인(MS)상에 전송할 바이트의 번호를 표시하고, 바이트의 비트 7은 사용되지 않는다.
제6도는 1바이트로 구성되고 디패킷타이저 영역 블럭의 점유를 결정하기 위해 사용된다. 각 블럭에 대해 1개의 설명자가 있으므로 전체적으로 128개의 설명자가 있다. 설명자는 블럭의 상태 [비어 있는 가(free) 채워져 있는 가(busy)]를 나타낸다. 설명자의 바이트에서는 0비트(D)만이 사용된다. 비트(D)는 블럭이 비어있으면 0으로 표시하고 블럭이 채워져 있으면 1로 표시한다.
패킷타이저 및 디패킷타이저는 전체적으로 비동기로 동작한다. 2중 포트 메모리(SRAM)를 억세스하는 데에 대한 충돌(conflicts)은 판독 또는 기록을 위해 예약된 영역 상에서 작업함으로써 해결된다. 동기 포트 운영 회로(SPM)은 패킷타이저 방향[입력 동기 다중화 라인(ME)에서 출력 비동기 링크(LS)로]으로 기록하고 디패킷타이저 방향[입력 비동기 링크(LE)에서 출력 동기 다중화 라인(MS)로]으로 판독한다. 비동기 포트 운영 회로(APM)는 패킷타이저 방향으로 판독하고 디패킷타이저 방향으로 기록한다.
M32 코드에서의 패킷화(packetization)를 위하여, 변환기는 패킷타이저 영역(Z0.C 및 Z1.C)와 이 모드에 대해 메모리(SRAM)의 패킷타이저 부분을 구성하는 제2a도의 세마포 영역(25)을 사용한다. 주어진 패킷타이저 영역의 각 바이트는 패킷으로 어셈블링될 32개 채널 중 1개와 연관된다.
실제에서, 블럭은 입력 동기 다중화 프레임의 TS0에서 TS31까지의 32개 타임 슬롯으로부터의 데이터를 보유하고, 따라서, 회로(SPM)에 의해 메모리(SRAM)에는 항상 64개 프레임이 저장되어 있다. 2개의 패킷타이저 영역에서의 저장은 순환 버퍼형으로 된다. 회로(SPM)에 의해 구현되는 패킷화 기능은
- 입력 동기 다중화 라인(ME)에 의해 반송되는 입력 동기 다중화의 수신,
- 각 타임 슬롯의 8 비트를 타임 슬롯 별로 제일 처음 수신된 비트는 최상위 비트로 제일 마지막 수신된 비트는 최하위 비트로 병렬화,
- TS 순서에 관하여 메모리(SRAM)에 기록하는 것이다.
회로(SPM)은 수신된 블럭의 무결성이 그것이 저장되는 블록 내에서 유지되도록 프레임 클럭 신호(HT)에 의해 동기화된 어드레스 계수기 모듈로(modulo) 2048을 포함한다. 연속되는 TS는 증가하는 어드레스에 기록되고, TS0이 처음이며 TS31이 마지막이다. 주어진 어드레스는 항상 같은 순위의 TS를 보유한다. 메모리(SRAM)는 입력 동기 다중화의 클럭 속도 즉, 매 125 마이크로초당 1블럭 및 매 4밀리초 당 1개 영역으로 기록된다. 수신된 마지막 64개 프레임은 항상 메모리(SRAM)에 저장되고, 같은 어드레스에서 다음 기록은 64개 프레임(8 ms) 후에 일어날 것이며, 이 영역이 완전히 채워지면 메모리(SRAM)의 세마포 바이트(ZS)에 기록한다. 그것은 회로(SPM)가 작업 중이지 않는 패킷타이저 영역의 번호 0 또는 1을 보유한다. 이 영역 해제 표시는 대응하는 패킷을 빈 패킷화 영역으로 전송하기 위해 회로(APM)에 의해 사용된다.
회로(APM)는 TS 계수기 및 패킷화를 위해 사용하는 블럭 계수기를 포함한다. TS 계수기는 현재 패킷으로 어셈블링되고 있는 채널의 수를 나타내고 블럭 계수기는 현재 패킷으로 어셈블링되고 있는 패킷타이저 블럭의 수를 표시한다. M32모드에서 이 두 계수기는 모듈로 32 계수기이다. 블럭 계수기는 블럭의 1 바이트를 판독한 후 증가되고 TS 계수기는 32 바이트를 판독한 후 즉, 패킷타이저 영역의 32개 블럭 각각으로부터 1 바이트를 판독한 후 증가된다. M32 모드에서 APM 회로에 의해 실현된 패킷화 기능은 다음에 기술되어 있으며, 각 패킷타이저 영역(Z0.C및 Z1.C)는 32 블럭을 포함하고, 각 블럭이 패킷으로 어셈블링될 각 채널의 1 바이트를 보유한다는 것을 명심해야 한다. 따라서, 전 영역은 각 채널의 32개의 유용한 바이트 즉, 각 채널의 패킷의 내용을 포함한다. 패킷화 동작후 회로(APM)는 세마포 바이트를 판독하고, 세마포 바이트의 S비트가 상태를 변경하면 APM 회로는 S비트의 신규의 값을 저장하고 S 비트에 의해 표시된 패킷타이저 영역에서 패킷화동작이 시작된다.
TS 및 0인 블럭 계수기로서, APM회로는
- 데이터가 패킷화 영역의 각 블럭의 바이트 0에 저장되도록 채널 TS0에 대응하는 제7도의 4개 바이트 상의 헤더를 출력 비동기 링크(LS)상에 송신,
- 메모리(SRAM)에서 패킷타이저 영역 블럭(BC0)을 판독하여 출력 비동기 링크(LS)상에 송신,
- 블럭 계수기를 증가시켜 패킷타이저 영역의 블럭(BC1)을 표시하고 블럭(BC1)의 바이트 0을 판독하여 블럭(BC1)의 링크(LS)상으로 송신하고, 패킷타이저 영역의 블럭(BC 31)의 바이트 0을 판독할 때 까지 반복
- TS 계수기를 증가시켜 TS1을 표시하고, TS0에 대해 기술된 동작이 31개의 잔여 채널의 각각에 대해 반복된다. 패킷타이저 영역의 BC31의 바이트 31이 판독되어 출력 동기 링크(LS)상에 송신되고, TS 계수기 및 블럭 계수기는 0에 있어 회로(APM)는 S 비트의 소정의 상태 변화를 검출하기 위해 세마포 바이트를 스캔한다. 상태가 변하지 않았으면 APM 회로는 빈 패킷을 링크(LS)상에 송신한다.
제7도는 가상 회로 번호에 대해 예약된 필드에서 비트 8에서 15까지인 헤더의 구조를 도시하고 있다. 5개의 하위 비트 9에서 13까지 (CV)만이 회로(APM)에 의해 사용된다. 이 5비트는 사용된 TS의 번호를 나타낸다. 가상 회로(CV)의 표시가 00000이면 TS0이고 가상 회로(CV)의 표시가 11111이면 TS31이다.
회로(APM)가 동작하는 속도는 영역이 회로(SPM)에 의해 그것을 채우는데 걸리는 시간 내에 패킷으로 완전히 어셈블링되도록 선택된다. 따라서, 32개 채널의 패킷화가 완성될 때, 회로(APM)는 S 비트의 상태가 더 이상 변하는 가를 검출하기 위해 세마포 바이트를 스캔하고, S 비트가 상태를 변화시키지 않았다면, 회로(APM)는 빈 패킷을 출력 비동기 링크(LS)상에 전송한다.
M1 모드에서의 패킷화에 대해, 변환기는 이 모드에 대해 메모리(SRAM)의 패킷타이저 부분을 구성하는, 제2b도에서의 패킷타이저 영역(Z0.C1 및 Z1.C1), 및 세마포 영역(ZS)을 사용한다. 각 패킷타이저 영역은 패킷으로 어셈블링될 채널의 유용한 내용을 구성하는 0에서 31까지의 32 바이트를 보유하는 단일 블럭(BCO)으로 감소된다. 세마포 바이트의 구조 및 사용은 전술한 M32 동작 모드에서와 꼭 같다.
회로(SPM)의 동작은 M32 모드에 기술한 것과 꼭 같지만, 입력 동기 다중화 중 마지막 2개 프레임만이 메모리(SRAM)내에 저장되고 2개의 어셈블링자(assembler)의 각 블럭은 1개의 프레임을 보유한다. 같은 어드레스에서 다음 기록은 2개 프레임(250 마이크로초)후에 발생할 것이다. M1 모드에서 회로(SPM)의 어드레스 계수기는 모듈로 64 계수기이다.
M32 모드에서와 같이, 패킷화는 회로(APM)가 바이트의 S비트 및 세마포의 상태 변화를 검출할 때 시작된다. 이 M1 모드에서, 회로(APM)의 TS 계수기는 마찬가지로 모듈로 32 계수기이지만, 각 패킷타이저 영역이 1개 블럭만 포함하므로, APM 회로 블럭 계수기는 M1 모드의 0에서 폐쇄된다. 회로(APM)가 S비트의 상태가 변화된 것을 검출하자마자
- 구조가 M32 모드에서 기술된 헤더 및 제7도에 도시된 것과 꼭 같은 4 바이트의 헤더를 출력 비동기 링크(LS)상에 전송하고, M1 모드에서는, 1개 채널만이 패킷화되므로 가상 회로(CV)는 00000으로 표시한다.
- 메모리 SRAM에서 S비트에 의해 표시된 32바이트의 패킷타이저 영역 블럭을 판독하여 출력 비동기 링크(LS)상으로 전송한다.
바이트는 그들이 기록된 것과 같은 순서대로 즉, TS0이 처음인 바이트로 블럭에서 판독된다.
M32 동작 로드에서와 같이, 회로(APM)의 동작 속도는 패킷타이저 영역을 패킷으로 어셈블링하는 시간이 회로(SPM)가 그것을 채우는데 걸리는 시간보다 작게 되도록 선택된다.
M32 및 M1 모드에서 디패킷화를 위하여, 변환기는 입력 패킷이 저장되는 FIFO형 패킷 메모리(M)를 사용한다.
메모리(M)는 국부 클럭에 의해 공급된 블럭 신호(HL)를 분할함으로써 얻어지는 그 자체의 패킷클럭 신호를 갖는 비동기 포트 운영 회로(APM)에 의해 비워진다.
메모리(M)를 정확하게 비우기 위해, 운영 회로(APM)는 메모리(M)에서 패킷클럭 신호를 전송 중인 패킷의 제1바이트를 판독해야 한다. 결국 메모리(M)는 패킷 데이터를 저장하기 위한 8 비트와 패킷의 시작을 표시하기 위한 9번째 비트를 제공하여 9비트의 폭이 된다. 9번째 비트는 패킷의 제1바이트가 패킷 메모리(M)에 저장될 때 0으로 세트된다. 동기화 프로세스는 다음과 같다.
- 메모리(M)는 패킷 클럭 신호 전송 중에 체계적으로 판독된다.
- 9번째 비트의 판독이 세트되면, 동기화가 효력이 발생하고, 운영 회로(APM)는 패킷의 잔여 35 바이트를 판독하여 프로세스한다.
- 9번째 비트가 세트되지 않으면, 패킷 메모리(M)는 판독되지 않는다.
M32 모드에서의 디패킷화를 위하여, 변환기는 M32 모드에서 메모리의 디패킷타이저 부분을 구성하는 제2a도의 메모리(SRAM)의 디패킷타이저 영역(Z0.D에서 Z31.D까지), 설명자 영역(Z.DES), 판독 포인터 영역(Z.PTL) 및 기록 포인터 영역(Z.PTE)을 사용한다. 각 디패킷타이저 영역 블럭은 해체될 패킷을 보유하고, 각 영역은 해체될 32개 채널 중 하나에 할당된다. 128개 설명자 각각은 블럭의 상태(비어 있는가 채워져 있는가)를 표시하기 위해 1개의 디패킷타이저 영역 블럭에 할당된다. 32개 기록 포인터 각각은 대응하는 채널 상에 도달하는 다음 패킷이 저장될 블럭을 표시하기 위해 1개의 디패킷타이저 영역에 할당된다. 32개 단독 포인터의 각각은 1개의 디패킷타이저 영역에 할당된다. 패킷 메모리(M)가 동기화될 때, 운영회로(APM)는 다음 기능을 수행한다.
- 수신한 패킷의 헤더를 판독하여 헤더에 포함된 가상 회로 번호를 내부에 저장하고, 가상 회로 번호의 하위 5비트는 회로(APM)가 수신한 패킷의 유용한 내용을 저장해야 하는 디패킷타이저 영역의 번호를 2진으로 표시한다.
- 수신한 패킷의 유용한 내용이 저장될 블럭의 번호를 나타내는, 상기 영역의 기록포인터를 판독한다.
- 패킷의 유용한 내용을 증가하는 어드레스에서 바이트별로 블럭에 저장한다.
- 블럭 설명자를 1로 세트한다.
- 패킷이 저장될 영역의 기록 포인터를 1 단위의 모들로 4만큼 증가시킨다.
디패킷화를 위하여 동기 포트 운영 회로(SPM)는 양 모드(M32 및 M1)에 사용된 모듈로 32 타임 슬롯 계수기 및 모듈로 32영역 계수기를 포함하고, 이 영역 계수기는 이 모드에서는 1개의 디패킷타이저 영역만 있기 때문에 M1 모드의 0에서 폐쇄된다. 타임 슬롯 계수기는 제1도의 프레임 클럭 신호(HT)에 의해 동기화된다. M32 모드에서 영역 계수기는 타임 슬롯 계수기의 클럭 속도로 증가된다.
M32 모드에서 회로(SPM)는 다음 기능을 실현한다.
- 영역 계수기에 의해 표시된 영역에 대응하는 판독 포인터를 판독한다.
- 블럭이 비어있는가 비어있지 않는가의 상태를 결정하기 위해 판독 포인터에 대응하는 블럭의 설명자를 판독한다. 블럭 번호는 판독 포인터에 보유되어 있는 번호를 32로 나누어서 얻는다.
- 블럭이 채워져 있으면, 판독 포인터에 의해 주어진 바이트를 판독하고 블럭 판독 포인터를 증가시키며, 블럭이 완전히 판독되지 않으면, 신규의 타임 슬롯에 대응하는 판독 포인터를 판독하고, 블럭이 완전히 판독되면, 설명자를 0으로 세트하여 타임 슬롯 계수기에 의해 표시되는 신규한 타임 슬롯에 대응하는 판독 포인터를 판독한다.
- 블럭이 채워져 있지 않으면, 1개 바이트의 유휴(idle)코드를 출력 동기 다중화 라인 상으로 전송한다.
M1 모드에서의 디패킷화를 위하여 변환기는 M1 모드에 대해 메모리의 디패킷타이저 부분을 구성하는 제2b도의 메모리(SRAM)의 디패킷타이저 영역(Z0.D), 설명자 영역(Z.DES), 판독 포인터 영역(Z.PTL), 및 기록 포인터 영역(Z.PTE)을 사용한다. 디패킷타이저 영역의 각 블럭은 해체될 1개 패킷을 보유하고, 각 블럭은 해체될 1개 채널에 할당된다.
운영 회로(APM)에 의해 실현된 기능은 M32 모드에서 디패킷화에 대해 기술된 것과 같다. M1 모드에서는 1개의 디패킷타이저 영역(Z0.D) 만이 있다는 것을 주목하면, 수신된 각 패킷은 32개 타임 슬롯의 1개 채널 및 1개 프레임의 출력 동기 다중화를 보유한다. 가상 회로 번호는 항상 같은 영역(Z0.D)을 표시한다. 그러므로 수신한 패킷의 내용 및 4개의 설명자를 저장할 블럭을 표시하기 위한 1개의 기록 포인터만 있고, 각 블럭의 영역에 대하여도 1개가 있다.
M1 모드에서 회로(SPM)의 동작은 M32 모드의 것과 유사하지만, M1 모드에서는 1개의 디패킷타이저 영역(Z0.D)만 있고, 따라서 회로(SPM)의 타임 슬롯 계수기에 의해 공급되는 모든 타임 슬롯 번호를 판독하는 1개의 판독 포인터만 있다. 영역 계수기는 0에서 폐쇄된다. 운영 회로(SPM)에 의해 실현되는 기능은
- 판독 포인터를 판독,
- 블럭의 상태를 결정하기 위해 판독포인터에 대응하는 블럭 설명자를 판독하고, 설명자가 블럭과 연관되므로, 이 설명자는 연속하여 32회 판독되고, 블럭은 32연속되는 TS로부터 데이터를 보유하며, 블럭의 제1바이트는 TS=D에서 판독되고 마지막 바이트는 TS=32에서 판독된다.
- 블럭이 채워지면, 블럭의 판독 포인터에 의해 주어진 바이트를 판독하여 판독 포인터를 증가시키고, 블럭이 완전히 판독되면, 타임 슬롯 계수기가 신규의 TS번호를 공급하자마자 판독 포인터를 판독하고, 블럭이 완전히 판독되면, 설명자를 0,D=0으로 세트하고 계수기가 신규한 TS 번호를 공급하자마자 판독 포인터를 판독한다,
- 블럭이 채워지지 않으면, 1 바이트의 유휴 코드를 출력 동기 다중화 라인 상에 전송한다.
본 발명에 따른 동기-비동기 변환기는, 그렇게 함으로써 M32 및 M1 모드에서 동작가능하고, 모드는 외부 명령(MF)에 의해 선택된다. 물론, 동작 모드는 변환기에 임무가 주어질 때 선택되고, 명령은 M1 모드에서 메모리(SRAM)와 설명자의 번호, 판독 포인터의 번호, 및 기록 포인터의 번호에 사용된 패킷타이저 및 디패킷타이저 영역을 제한하기 위해 전술한 바와 같이 운영 회로(SPM 및 APM)상에서 동작한다.
본 발명은 원거리 통신 분야에 관한 것으로, ATM(Asynchronous Transfer Mode, 비동기 전송 모드) 기술에 의한 교환기를 STM(Synchronous Transfer Mode, 동기 전송 모드) 기술에 의한 교환기에 접속 가능하게 하기 위한 동기-비동기 변환기에 관한 것이다. ATM 형의 교환기를 현존의 네트워크(network)에 점진적으로 도입하려면 STM 형의 교환기와 상호 작용할 수 있어야 한다.
STM 기술은 다수의 호출을 64 Kbit/s로 동일한 PCM 프레임 상으로 다중화하는 것을 특징으로 한다. 프레임은 TS0에서 TS31까지의 32개의 슬롯(slot)으로 세분화된다. 각 TS는 특정 호출을 위해 예약되고 64 Kbit/s의 데이터 속도를 갖는다. 프레임의 시작은 TS0에 포함된 공지된 동기화 패턴에 의해 식별된다.
ATM 기술은 예를 들어, 4바이트의 식별 헤더(header) 및 32바이트의 유용한 내용을 합하여 36바이트로 구성되는 공통 매체 패킷 상으로 다중화하는 것을 특징으로 한다. 주어진 헤더는 주어진 호출을 나타낸다. 패킷 매체의 데이터 속도는 그것이 반송하는 호출의 데이터 속도와 관계 없다.
그러므로 PCM 프레임의 동기-비동기 변환은;
- 동기에서 비동기 방향으로의 변환에 있어서,
· 패킷의 유용한 내용을 형성하기 위해 각 채널에 32 바이트를 저장,
· 각 채널에 특정한 헤더를 각 패킷에 부가,
· 다수의 패킷을 공통 매체 상으로 다중화,
- 비동기에서 동기 방향으로의 변환에 있어서,
· 수신된 패킷의 헤더를 분석하여 채널을 식별,
· 수신된 패킷의 유용한 내용을 저장,
· 메모리에서 한 바이트를 판독하여 그것을 각 TS 시간 내에 PCM 상으로 전송하는 것을 포함한다.
통상의 동기-비동기 변환 시스템은 저 또는 고 데이터 속도로써 단일 디지털 채널을 변환하고 패킷타이저(packetizer) 및 디패킷타이저(depacketizer)를 포함한다. 패킷타이저는 입력되는 비트 또는 바이트를 계수(Count)하여 디지털 비트 흐름으로부터 패킷을 어셈블링하고 서비스(service)를 식별하는 라벨(label)을 부가한다. 디패킷타이저는 역동작을 실행하고 같은 라벨을 갖는 패킷에 포함된 정보로부터 재현되는 비트 흐름을 재구성한다.
본 발명의 목적은 가상 회로 번호를 상기 동기 다중화 프레임의 각 타임 슬롯 또는 프레임의 32개 타임 슬롯에 할당함으로써 입력 비동기 다중화를 패킷타이저 하도록 적응되고, 입력 비동기 다중화의 패킷을 동기 프레임으로 어셈블링하도록 적응되는 동기-비동기 및 비동기-동기 변환기(converter)를 제공하는 것이다.
본 발명은 정보가 적어도 한 통신 채널에 할당된 32개 타임 슬롯으로 각 프레임이 분할되는 프레임 구조 동기 다중화에 의해 전송되는 동기 네트워크 및 정보가 헤드 및 32바이트의 사용 가능한 부분을 가지는 패킷에 의해 전송되는 비동기 네트워크에 접속되며, 제1포트 및 제2포트, 제1포트 및 입력 동기 다중화를 전송하는 입력 동기 다중화 라인, 및 출력 동기 다중화를 전송하는 출력 동기 다중화 라인에 접속되는 제1포트 운영 회로를 갖는 랜덤 억세스 메모리를 포함하는 것을 특징으로 하는 동기-비동기 및 그 역으로 된 변환기로 구성되며, 상기 입력 및 출력 동기 다중화는 프레임 구조 다중화이고, 제2포트 운영 회로는 각각이 한 채널과 연관되는 패킷들로 구성되는 비동기 다중화를 전송하는 제2포트, 입력 비동기 다중화 링크(link) 및 출력 비동기 다중화 링크에 접속되며, 동기 네트워크로부터 비동기 네트워크 방향에서는 제1포트 운영 회로가 각 채널의 적어도 32바이트를 메모리에 저장하고 제2포트 운영 회로는 저장된 데이터를 패킷 내에 어셈블링하기 위해 메모리를 판독하고 패킷을 출력 비동기 링크 상으로 전송하며, 비동기 네트워크로부터 동기 네트워크 방향에서는 제2포트 운영 회로가 입력 비동기 링크 상에서 수신한 적어도 한 패킷을 메모리에 저장하고 제1포트 운영 회로는 프레임을 출력 동기 다중화 링크 상으로 전송하기 위해 메모리를 판독한다.
본 발명은 첨부된 도면에 도시된 다음의 양호한 실시예의 설명에서 분명하게 이해될 것이다.

Claims (3)

  1. 적어도 1개의 통신 채널에 할당된 32개 타임 슬롯으로 각 프레임이 분할되는 프레임 구조 동기식 다중화 신호에 의해 정보가 반송되는 동기식 네트워크와, 헤더와 32개 바이트의 사용 가능한 부분을 갖는 패킷에 의해 정보가 반송되는 비동기식 네크워크를 상호 접속시키는 변환기에 있어서, 제1포트 및 제2포트를 갖는 이중 포트 랜덤 억세스 메모리(SRAM); 상기 제1포트, 프레임 구조 다중화 신호인 입력 동기식 다중화 신호를 반송하는 입력 동기식 다중화 라인(ME), 및 프레임 구조 다중화 신호인 출력 동기식 다중화 신호를 반송하는 출력 동기식 다중화 라인(MS)에 접속된 제1포트 운영 회로(SPM); 및 상기 제2포트, 각각이 1개 채널과 연관된 패킷들로 구성된 비동기식 다중화신호를 각각 반송하는 입력 비동기식 다중화 링크(LE), 및 출력 비동기식 다중화 링크(LS)에 접속된 제2포트 운영 회로를 포함하고, 상기 동기식 네트워크로부터 상기 비동기식 네트워크 방향으로, 상기 제1포트 운영 회로(SPM)는 제1기록 모드에서 각 채널의 최소한 32 바이트를 제1데이터로서 메모리(SRAM)에 저장하고, 상기 제2포트 운영 회로(APM)는 제1판독 모드에서 상기 이중 포트 메모리로부터 상기 저장된 제1데이터를 판독하여 상기 저장된 데이터를 패킷으로 어셈블링하고 상기 패킷을 출력 비동기식 링크(LS)상에 전송하고, 상기 비동기식 네트워크로부터 상기 동기식 네트워크 방향으로, 상기 제2포트 운영 회로(APM)는 제2기록 모드에서 입력 비동기식 링크(LE) 상에서 수신된 최소한 1개 패킷을 제2데이터로서 메모리(SRAM)에 저장하고, 상기 제1포트 운영회로(SPM)는 제2판독 모드에서 상기 이중 포트 메모리로부터 상기 저장된 데이터를 판독하여 프레임을 상기 출력 동기식 다중화 링크(MS) 상에 전송하며, 제1동작 모드(M32)에서 프레임의 각 타임 슬롯이 1개의 채널에 할당되고, 제2동작 모드(M1)에서 각 프레임의 모든 타임 슬롯이 동일한 채널에 할당되며, 상기 동작 모드들이 상기 제1포트 운영 회로(SPM) 및 상기 제2포트 운영회로(APM)에 인가된 외부 명령(MF)에 의해 부과되고, 상기 제1동작 모드(M32)에서 상기 이중 포트 메모리(SRAM)는 각각이 각 32 바이트의 32개 패킷타이저 블럭(BC0 내지 BC31)-각 블럭은 패킷으로 어셈블링될 각 32 채널의 1 바이트를 각각 포함함-으로 구성되어, 각각이 번갈아 상기 제1기록 모드에서 상기 제1포트 운영 회로(SPM)에 의해 기록되고 상기 제1판독 모드에서 상기 제2포트 운영 회로(APM)에 의해 판독되는 2개의 패킷타이저 영역(Z0.C,Z1.C), 각각 32바이트로 구성된 4개의 디패킷타이저 블럭(BD0 내지 BD3)으로 각각 구성되며, 각각이 1개 채널에 할당되고 상기 블럭의 각각은 상기 채널에 연관된 패킷을 포함하는 32개의 디패킷타이저 영역(Z0.D 내지 Z31.D), 상기 블럭이 채워져 있는가 또는 비어있는가를 표시하기 위해 각 디패킷타이저 블럭에 대해 1 바이트의 설명자(descriptor)를 갖는 설명자 영역(Z.DES) 상기 제2판독 모드에서 상기 디패킷타이저 영역의 1 바이트를 표시하기 위해 각 디패킷타이저 영역에 대해 1바이트의 판독 포인터를 갖는 판독 포인터 영역(Z.PTL), 상기 제2기록 모드에서는 상기 디패킷타이저 영역의 블럭을, 또는 상기 제2판독 모드에서는 상기 디패킷타이저 영역에 연관된 수신 패킷을 표시하기 위해 각 디패킷타이저 영역에 대해 1 바이트의 기록 포인터를 갖는 기록 포인터 영역(Z.PTE), 및 어떤 패킷타이저 영역(Z0.C; Z1.C)이 채워져 있는지를 표시하기 위한 1 바이트의 세마포(semaphore) 영역(ZS)을 포함하는 것을 특징으로 하는 변환기.
  2. 제1항에 있어서, 상기 제2동작 모드(M1)에서 메모리(SRAM)는 패킷으로 어셈블링될 프레임을 각각 포함하는, 32 바이트로 구성된 1개 블럭(BCO)으로 각각 구성되며, 각각이 번갈아 제1포트 운영 회로(SPM)에 의해 기록되고 제2포트 운영 회로(APM)에 의해 판독되는 2개의 패킷타이저 영역(Z0.C1 및 Z1.C1), 각각 32 바이트로 구성되며 각각 1개 패킷을 포함하는 4개의 디패킷타이저 블럭(BD0 내지 BD3)으로 구성된 디패킷타이저 영역(Z0.D) 각각 1 바이트로 구성되며 상기 블럭이 채워져 있는가 또는 비어있는가를 표시하기 위해 1개의 디패킷타이저 블럭에 할당되는 4개의 설명자를 포함하는 설명자 영역(Z.DES), 상기 제2판독 모드에서, 디패킷타이저 영역의 1 바이트를 표시하기 위해 1바이트의 판독 포인터를 갖는 판독 포인터 영역(Z.PTL), 상기 제2기록 모드에서, 수신된 패킷을 기록하기 위한 디패킷타이저 영역의 블럭을 표시하기 위해 기록 포인터를 갖는 기록 포인터 영역 (Z.PTE), 및 어떤 패킷타이저 영역(Z0.C1, Z1.C1)이 채워져 있는가를 표시하기 위한 1바이트의 세마포 영역(ZS)을 포함하는 것을 특징으로 하는 변환기.
  3. 제1항에 있어서, 상기 제2포트 운영 회로(APM)는 입력 비동기식 링크(LE)의 전체 패킷이 저장되어 있는 FIFO 형 패킷 메모리(M)에 의해 입력비동기식 링크(LE)에 접속되는 것을 특징으로 하는 변환기.
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