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Stand der Technik
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Das Grundbauelement der integrierten CMOS-Logikfamilie ist ein aus
zwei komplementären MOS-Transistoren aufgebauter Inverter, wobei die verbundenen
Gate-Elektroden den Invertereingang und die verbundenen Drain-Elektroden den Inverterausgang
bilden.
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Der Ausgangszustand eines so aufgebauten Inverters ändert sich immer
dann, wenn das Eingangssignal des Inverters eine Schwelle über- bzw. unterschreitet,
die etwa der halben Betriebs spannung entspricht. Bei verschiedenen Anwendungsfällen
wirkt sich.unvorteilhaft aus, daß sich die Logikschwelle nicht genau bei 50 % der
Betriebsspannung befindet, sondern in einem Streubereich liegt, der von den meisten
Herstellern mit 35 ... 65 % der Betriebs spannung angegeben wird.
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In vielen Fällen lassen sich'CMOS-Inverter für invertierend beschaltete
Operationsverstärker verwenden (Mc MOS Handbuch, Motorola Semiconductors, 3. Ausgabe,
.1975, Seite 83), zum Beispiel in Integratorschaltungen, wobei allerdings der Nachteil
auftritt, daß die Logikschwelle, die in diesem Fall als "virtuelle Erde" wirksam
wird, nicht genau definiert ist.
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Vorteile -der Erfindung Die erfindungsgemäße Schaltungsanordnung mit
den kennzeichnenden Merkmalen des Hauptanspruchs hat den Vorteil, daß die Logikschwelle
von CMOS-Logikbausteinen unabhängig von Exemplarstreuungen dem Spannungspegel der
halben Betriebsspannung angeglichen ist.
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Durch die in den Unteransprüchen aufgeführten Maßnahmen wird eine
vorteilhafte Weiterbildung und Verbesserung der im Hauptanspruch angegebenen Schaltungsanordnung
erzielt. Als besonders vorteilhaft ist anzusehen, daß eine Integratorstufe aus einfachen
CMOS-Invertern aufzubauen und so auszulegen ist, daß sich ungeachtet der jeweiligen
exemplarabhängigen Logikschwelle des Inverters für beide Integrationsrichtungen
ein positiver und ein negativer Konstantstrom gleicher Größe ergibt, mit dessen
Hilfe sich unter anderem Dreiecksignale von besonders guter Symmetrie erzeugen lassen.
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Darüber hinaus ist besonders vorteilhaft, daß sich CMOS-Inverter kostensparend
als Komparatoren oder invertierende Verstärker einsetzen lassen, weil eine genau
definierte Schaltschwelle oder "virtuelle Erde" festgelegt ist. Aufgrund der genau
definierten Logikschwelle ist ein Inverter beispielsweise als sehr preisgünstiger
Schwellwertdetektor bei der Messung von linearen Eingangssignalen einzusetzen.
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Zeichnung Ausführungsbeispiele der Erfindung sind an Hand der Zeichnung
nachstehend näher erläutert. Es zeigen: Fig. 1 eine erfindungsgemäße Schaltungsanordnung
mit einem als invertierender Operationsverstärker beschalteten CMOS-Inverter, der
eine Korrekturspannung für weitere angeschlossene Inverter liefert;
Fig.
2 Schaltungsanordnungen mit einem als invertierender Operationsverstärker beschalteten
CMOS-Inverter nach der Erfindung; Fig. 3 eine Schaltungsanordnung mit einem CMOS-Inverter
als Integrator nach der Erfindung und Fig. 4 eine Schaltungsanordnung mit einer
grundsätzlichen Invertereinheit mit Schaltung, Kennlinie und als Operationsverstärker.
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Beschreibung der Erfindung Eine grundlegende Einheit, die in derCMOS-Logik
benutzt wird, ist der Inverter, der im wesentlichen aus einem komplementären MOSFET-Paar.hesteht,
das an der Versorgungsspannung liegt. Dabei werden, lun einen Invertereingang A
zu bilden, die Eingangsgates der MOSFET-Transistoren miteinander verbunden, während
ein Ausgang B von den gemeinsamen Drain-Anschlüssen zwischen dem komplementären
MOSFET-Paar abgenommen wird, wie in Fig. 4 a dargestellt ist.
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Die Ubertragungskennlinie eines CMOS-Inverters ist in Fig. 4 dargestellt.
Der Ausgang des Inverters wechselt immer dann seinen Logikzustand, wenn das Eingangssignal
des Inverters einen Wert über- bzw. unterschreitet, der etwa der halben Betriebsspannung
entspricht. Wenn die beiden Transistoren völlige Symmetrie aufweisen, wird der-Ausgang
B seinen Logikzustand dann ändern, wenn der Eingang A die Spannung VDD/2 über- oder
unterschreitet.
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Die beschriebene Sohaltungsanordnung ist auch nach Fig. 4 b als nichtidealer,
invertierender Operationsverstärker zu betrachten. Dabei ist der nichtinvertierende
Eingang nicht zugänglich und gilt als intern mit der Logik-Schwellenspannung VTR
verbunden. Die nichtidealen. Eigenschaften betreffen die begrenzte Leerlaufverstärkung,
den relativ.
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großen Ausgangswiderstand, den nur teilweise linearen Verlauf der
gemäß Fig. 4 c gezeigten Kennlinie und die exemplarabhängigen Streuungen von VTR.
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Die erfindungsgemäße Schaltungsanordnung beruht in ihrer Arbeitsweise
darauf, daß ein als invertierender Operationsverstärker beschalteter CMOS-Inverter
ein Eingangs signal von VDD/2 erhält und daraufhin eine Korrekturspannung erzeugt,
mit der weitere, auf demselben monolithischen Sec'hat kreis befindliche Inverter
I1 bis In so eingestellt werden, daß die Ausgänge genau dann den Logik-Zustand ändern,
wenn das Signal an den Eingangsklemmen El bis En die Größe VDD/2 über- oder unterschreitet.
Dabei ist VTR die exemplarabhängige Logik-Schwellenspannung, die bei CMOS-Logikbausteinen
im Bereich von 0,35 bis 0,65 VDD liegt.
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Am Ausgang VA der Schaltungsanordnung nach Fig. 2 a mit einem Inverter
I wird eine Gleichspannung geliefert, die der Spannung VDD/2 abzüglich dem zweifachen
Wert der Differenz zwischen VDD/2 und der exemplarabhängigen Logik-Schwellenspannung
VTR des Inverters entspricht, gemäß der Formel:
VA = VDD/2 - 2(VDD/2
- VTR), wobei zum Beispiel VDD = 10 V, VTR = 4 V, also 10/2 - 2(10/2 - 4) = 3 V
Die gleiche Funktion erfüllt die Schaltungsanordnung nach Fig. 2 b, bei der ein
Inverter I mit Widerständen R1, R2, R3 als Operationsverstärker beschaltet ist,
wobei gilt: 2R1 = R2 = R3.
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In Fig. 1 ist die vollständige erfindungsgemäße Schaltungsanordnung
gezeigt, wobei vorausgesetzt ist, daß sich die CMOS-Inverter I1 bis In auf einem
gemeinsamen Substrat befinden und daß diese CMOS-Inverter in ihrer Geometrie übereinstimmen.
Unter dieser Voraussetzung kann angenommen werden, daß sich die Logik-Schwellenspannungen
VTR der einzelnen Inverter bis auf einen geringen Restfehler gleichen. Wenn beispielsweise
die Spannung VDD = 10 V und die Schwellenspannung VTR 1 ... n = 4 V ist, dann wird
am Ausgang des als Operationsverstärker beschalteten Inverters I1 eine Gleich spannung
von 3 V gemäß der zur Fig. 2 gegebenen Erläuterung geliefert. Von dieser Spannung
führen die Widerstände R4, R6, R2n zu den Eingängen der Inverter I2, I3, In, die
über je einen weiteren Widerstand R5, R7, R2n+1 mit den Eingangsklemmen El ... En
der Schaltung verbunden sind, wobei für den als Operationsverstärker beschalteten
Inverter I1 mit den Widerständen R1, R2, R3 wieder gilt: 2R1 = R2 = R3; desgleichen
gilt für die Inverter I2, I3, In jeweils R4 = R5; R6 = R7; R2n = R2n+1.
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Die Ausgänge der Inverter I2, I3 und In ändern immer dann ihren Logikzustand,
wenn an den Eingängen El, E2 oder En der Spannungswert VDD/2 über- bzw. unterschritten
wird, und zwar gemäß der Formel VTR(E) = VA + 2(VTR - VA), wobei zum Beispiel VA
= 3 V, VTR = 4 V, also 3 + 2(4 - 3) = 5 V = VDD/2 In Fig. 3 a ist ein mit einem
CMOS-Inverter I1 aufgebauter Integrator gezeigt. Am Eingang E liegt ein Eingangssignal
an, das seinen Logik-Zustand infolge eines nicht dargestellten zusätzlichen Schaltungsteils
immer dann zwischen VSS und VDD ändert, wenn das Ausgangssignal A Spannungen VH
oder VL erreicht. Die Spannung am Eingang des Inverters I1 ist gleich die exemplarabhängige
Logik-Schwellenspannung VTR, die in diesem Beispiel 4 V betragen soll, während die
Speisespannung VDD = 10 V und die Bezugsspannung VSS = O V ist.
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Während einer Zeit t1 wird der Kondensator C des Integrators mit einem
Strom (VSS - VTR)/R4 = - 4/R4 umgeladen. Ein Ladestrom während einer Zeit t2 ergibt
sich aus (VDD - VTR)/R4 = 6/R4 Der Kondensator C wird also mit Strömen unterschiedlicher
Stärke umgeladen, wodurch sich unterschiedliche Zeiten t1 und t2 ergeben und das
in Fig. 3 a gezeigte unsymmetrische Dreieck-Ausgangssignal A geliefert wird.
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In Fig. 3 b ist der beschriebene Integrator nach Fig. 3 a mit dem
Ausgang VA eines bereits in Fig. 2 b dargestellten als Operationsverstärker beschalteten
Inverters verbunden, der als Korrekturverstärker arbeitet. Mit den angenommenen
Werten für die Spannung VDD = 10 V und für die Schwellenspannung VTR = 4 V ergibt
sich eine korrekturspannung am Ausgang VA von 3 V, wobei der Widerstand R4 denselben
Widerstandswert wie ein Widerstand R5 hat, der mit dem Widerstand R4 und dem Kondensator
C an einem Eingang des Inverters I2 liegt. Infolge der vorteilhaften Zusammenschaltung
des als Korrektur-Spannungsguelle arbeitenden Inverters I1 und des als Integrator
betriebenen Inverters 12 ist den beiden ermittelten Strömen nach Fig. 3. a ein konstanter
Strom überlagert, der sich aus (VA - VTR)/R4 errechnet. Dieser Konstantstrom hat
in dem angenommenen Beispiel den Wert 1/R. Es ergibt sich also jeweils ein Gesamtstrom
von 6/R - 1/R = 5/R zum Laden und - 4/R - 1/R = - 5/R zum Entladen des Kondensators
C. Danach werden also zwei Ströme gleicher Stärke mit wechselnder Polarität erhalten,
so daß am Ausgang A des Inverters I2 ein symmetrisches Dreieck Ausgangssignal geliefert
wird.
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Mit der Schaltungsanordnung nach Fig. 2 b in Verbindung mit der Schaltungsanordnung
nach Fig. 3 a wird also eine Integratorstufe erhalten, die mit einem einfachen CMOS-Inverter
aufgebaut ist und die für beide Integrationsrichtungen einen positiven und negativen
Konstantstrom gleicher Größe unabhängig von der jeweiligen exemplarabhängigen Logik-Schwellenspannung
des Inverters liefert, so daß sich Dreieck-Ausgangssignale von besonders guter Symmetrie
ergeben.
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Mit Hilfe der Schaltungsanordnung läßt sich an einem CMOS-Inverter
der Schwellenwert-Fehler festlegen, der allen Invertern auf demselben Halberleitersubstrat
gemeinsam ist, und daraus eine dem Fehler proportionale Korrektur spannung ableiten,
die über eine Widerstandsverknüpfung gemeinsam mit dem Eingangs signal auf die als
Verstärker oder Komparator geschalteten Inverter gegeben wird.