JP2002050958A - Ｐｌｌ回路及びそのｐｌｌ回路を用いた半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体プロセスのばらつきによる影響や電圧
の変動に強く、安定したＰＬＬ回路を提供する。 【解決手段】 外部から供給される基準クロック信号１
の状態を位相比較器３のＤＯＷＮ信号２１より判別し、
一定の期間基準クロック１に変化が見られない時にはＶ
ＣＯ６の発振を停止させる停止手段を備えている。これ
より基準クロック信号１が停止しスタンバイ状態に入っ
たと判別されるとＶＣＯ６の発振が停止するため、シス
テムの内部の周期回路を構成しているすべてのレジスタ
における消費電力の低減が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ，ＬＳＩ等の
システムとして使われる半導体装置の内部において、そ
のクロック発生回路として使用するＰＬＬ回路に関し、
特に外部からの基準クロック停止時のスタンバイ電流削
減、システムの誤動作の防止に対する有効なＰＬＬ回路
に関する。

【０００２】

【従来の技術】ＰＬＬ（Phase Locked Loop）回路は、
電圧制御発振器 (Voltage controlledoscillator：以下
「ＶＣＯ」と略記する)の発振周波数を基準クロックか
ら定数倍の周波数を持つクロックを生成したり、容量な
どによりなまった基準クロックを再生する場合などに使
われる。

【０００３】ＰＬＬ回路は、一般的に位相比較器３、チ
ャージポンプ４、ループフィルタ５、ＶＣＯ６、分周器
７から構成され図８中に示すフィードバック回路２５を
構成する。

【０００４】位相比較器３は、外部から供給される基準
クロック１（ｆｒ）とＶＣＯ６からの発振信号２を任意
の分周比１／Ｎを持つ分周器７を通し帰還される帰還信
号２２（ｆｐ）との位相差を検出し、ＶＣＯ６の発振周
波数を上昇または下降させる制御信号２０，２１（Ｕ
Ｐ，ＤＯＷＮ）を出力する。基準クロック１（ｆｒ）に
対して帰還信号２２（ｆｐ）が遅れている時は位相比較
器３からＵＰ信号２０が位相差に応じた期間出力され、
基準クロック１に対して帰還信号２２が進んでいる時は
ＤＯＷＮ信号２１が位相差に応じた期間出力される。こ
のＵＰ及びＤＯＷＮ信号２０、２１はチャージポンプ４
に入力される。

【０００５】チャージポンプ４は、ループフィルタ５を
通してＶＣＯ６の制御ピンに接続されており、ＵＰ信号
２０がアクティブになった時にはＵＰ信号２０の幅に応
じた電荷をＶＣＯ６の制御ピンに対して供給し、ＤＯＷ
Ｎ信号２１がアクティブになった時には電荷を放電する
ことによりＶＣＯ６の発振周波数を制御する。この時ル
ープフィルタ５は、位相成分以外の高周波や雑音等を低
減しフィードバックループの安定化を図っている。

【０００６】帰還信号２２（ｆｐ）と基準クロック１
（ｆｒ）、分周比Ｎとの関係は以下式（１）となる。 ｆｐ＝Ｎ×ｆｒ （１）

【０００７】これより、ＶＣＯ６の発振周波数は基準ク
ロック１の周波数ｆｒに対してＮ倍の周波数となる。
又、基準クロック１の入力バッファの遅延に相当する遅
延をフィードバックループ内に挿入すると外部から供給
される基準クロック１との遅延が見せかけ上ゼロにな
る。このようにクロックの入力部にＰＬＬ回路を用いれ
ば安定かつ高速な同期回路を構築することができる。

【０００８】

【発明が解決しようとする課題】しかし、上記説明した
ＰＬＬ回路を同期回路のクロックとして用いると基準ク
ロック１が停止してスタンバイ状態になったとしてもＶ
ＣＯ６は固有の周波数（自走周波数）で発振し続けるた
め、無駄な電力を消費してしまうという問題がある。こ
の問題を解決するための回路として、例えば特開平８−
２４９８８１号公報の図１で示されるもの（以下、従来
例という）がある。従来例では、上記問題を解決するた
めに、基準クロックと基準クロックを遅延素子で遅延さ
せた信号とで排他的論理和をとることにより発生するパ
ルスを利用して論理回路を介して発振部を止めている。

【０００９】しかしながら、係る従来例の遅延素子で
は、半導体プロセスのばらつきの影響や電圧の変動を受
けて、パルス巾が変動する恐れがあり、不安定な回路と
なってしまう。又、プロセスを変更する度に詳細なシミ
ュレーションが必要となるという煩雑な問題も生じてし
まう。

【００１０】従って、本発明は半導体プロセスのばらつ
きによる影響や電圧の変動に強く、安定したＰＬＬ回路
およびそれを用いた半導体集積回路を提供することを目
的とする。

【００１１】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、次の構成を有する。本発明の第１の要旨
は、供給された電圧に応じた周波数で発振信号を出力す
る電圧制御発振部と、基準クロックとして入力端子に供
給される基準クロック信号の位相に対する前記電圧制御
発振部から出力する発振信号に基づく帰還信号の位相の
位相差を検出し、該検出した位相差に基づく位相差信号
を出力する位相比較部と、該位相差信号に基づく電圧を
前記電圧制御発振部に供給する発振制御部と、を有する
ＰＬＬ回路において、前記位相比較部から出力される基
準クロック信号の位相に対して帰還信号の位相が進み位
相を示す位相差信号が、所定時間連続することを検知す
ることで、電圧制御発振部の発振を停止させる制御信号
を出力する検出部を設けることを特徴とするＰＬＬ回路
にある。

【００１２】本発明の第２の要旨は、前記進み位相を示
す位相差信号の所定時間連続検知は、帰還信号を計測す
ることで検知することを特徴とする要旨１記載のＰＬＬ
回路にある。

【００１３】本発明の第３の要旨は、供給された電圧に
応じた周波数で発振信号を出力する電圧制御発振部と、
基準クロックとして入力端子に供給される基準クロック
信号の位相に対する前記電圧制御発振部から出力する発
振信号に基づく帰還信号の位相の位相差を検出し、該検
出した位相差に基づく位相差信号を出力する位相比較部
と、該位相差信号に基づく電圧を前記電圧制御発振部に
供給する発振制御部と、を有するＰＬＬ回路において、
前記位相比較部に入力される前記帰還信号と該位相比較
部から出力される位相差信号とを用いて、該位相比較部
に供給される基準クロック信号の停止判定を行い、基準
クロック信号の停止判定をした場合には、電圧制御発振
部の発振を停止させる制御信号を出力する検出部を設け
ることを特徴とするＰＬＬ回路にある。

【００１４】本発明の第４の要旨は、前記検出部は、位
相比較部に入力される帰還信号の数をカウントするカウ
ント部を有し、且つ、位相比較部から出力される位相差
信号を該カウント部のカウント数をリセットするための
リセット信号として用い、前記基準クロック信号の停止
判定は、該カウント部にカウントされたカウント数が所
定数に達した場合を基準クロック信号の停止と判定する
ことを特徴とする要旨３記載のＰＬＬ回路にある。

【００１５】本発明の第５の要旨は、前記位相比較部か
ら出力される位相差信号は、基準クロック信号の位相に
対して帰還信号の位相が進んでいる場合の進み位相差信
号を用いることを特徴とする要旨３記載のＰＬＬ回路に
ある。

【００１６】本発明の第６の要旨は、要旨１乃至５記載
のＰＬＬ発振回路を用いた半導体集積回路であって、前
記ＰＬＬ回路をクロック信号発生回路に内蔵し、この信
号を使用する半導体集積回路にある。

【００１７】本発明の第１の要旨によれば、進み位相を
示す位相差信号が基準クロック信号の停止時に特徴的な
信号を示すために、係る進み位相を示す位相差信号を所
定時間連続することを検出部が検知することで、基準ク
ロック信号の停止を検知できる。

【００１８】本発明の第２の要旨によれば、進み位相を
示す位相差信号の所定時間連続検知は、帰還信号を計測
することで確実に検知できる。

【００１９】本発明の第３の要旨によれば、位相比較部
に入力される帰還信号と位相比較部から出力される位相
差信号とを用いて、確実に基準クロック信号の停止判定
を行うことができる。

【００２０】本発明の第４の要旨によれば、カウンタ部
は帰還信号の数を計測対象とするので、安定的かつ簡単
にカウント動作をでき、かつ基準クロック信号の停止時
に特徴的な出力信号態様となる位相差信号をリセット信
号として用いることで、基準クロック信号の停止判断を
カウンタ部のカウント数に置き換えて判断することがで
きる。従って、実験、経験則等によりカウント数を適宜
選択することで簡単に基準クロック信号の停止判断調整
も可能となり、汎用的な判断が可能となる。

【００２１】本発明の第５の要旨によれば、基準クロッ
ク信号がない場合には進み位相差信号が連続出力するの
で、係る進み位相差信号が所定期間連続した場合を基準
クロック信号の停止と想定できる。本発明の第６の要旨
によれば、半導体集積回路の消費電力の低減ができる。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。尚、前記した構成と同一部分
には同一符号を付して、説明を省略する。本発明の実施
形態に係るＰＬＬ回路は、位相比較器３のＤＯＷＮ信号
２１から基準クロック１の停止したことを判断する手段
と、それに応じてＶＣＯ６の発振を停止させる手段を用
いてスタンバイ時に自動的にＶＣＯ６の発振を停止させ
るものであり、その全体図を図１として示す。

【００２３】図１に示すように本実施形態に係るＰＬＬ
回路２６は、図８に示したＰＬＬ回路に対して、位相比
較器３からのＤＯＷＮ信号２１及びＶＣＯ６からの信号
をクロックとして基準クロック１の状態を判断する検出
回路９を備えており、ＶＣＯ６は入力電圧Ｙに応じた発
振周波数が制御される他に、検出回路９からの制御信号
ＣＴにより発振を停止することができるものを用いてい
る。

【００２４】次に、本実施形態に係るＰＬＬ回路２６を
構成する各部の詳細説明を行う。図２は位相比較器３、
図３はチャージポンプ４、図４はループフィルタ５、図
５はＶＣＯ６の詳細な回路図を示している。

【００２５】位相比較器３は、本実施形態では例えば、
図２で示すように、基準クロック１を入力とする入力端
子Ｒ、ＶＣＯ６からの発振信号を入力とする入力端子
Ｐ，ＵＰ信号２０を出力する出力端子Ｕ、ＤＯＷＮ信号
２１を出力する出力端子Ｄ、符号３０，３１，３２，３
４，３５，３６，３７，３８，及び３９で示す９つのＮ
ＡＮＤ素子、符号３３，４０で示すインバーター素子と
により構成し、現在の入力だけではなく過去から現在ま
での入力の系列によって出力が決まる状態（遷移）回路
により実現しているが、同様の動作を行うその他の回
路、例えばフリップフロップ等で構成してもよい。

【００２６】位相比較器３は、上記の構成により入力端
子Ｒに供給される基準クロック信号１の位相に対して、
入力端子Ｐに供給されるＶＣＯ６からの発振信号２２の
位相が進んでいればその位相差に応じた幅を持つパルス
信号を出力端子Ｄから出力し、逆に、入力端子Ｒに供給
される基準クロック信号１の位相に対して、入力端子Ｐ
に供給されるＶＣＯ６からの発振信号２２の位相が遅れ
ている場合はその位相差に応じた幅を持つパルス信号を
出力端子Ｕから出力する。

【００２７】本実施形態において重要な事項は、入力端
子Ｒに入力される基準クロック信号１が停止（ある電位
で固定）した場合には、ＤＯＷＮ信号２１がアクティブ
（この回路の場合はローレベル）に固定されることであ
る。これは以下の３通りの基準クロック信号１の停止条
件について考察すれば導きだせる。

【００２８】（条件１） ＵＰ信号２０がアクティブに
なった後に、端子Ｒの基準クロック信号１が停止した場
合。位相比較器３の入力端子Ｐに入力される発振信号２
２の直後の立ち上がり（立ち下がり）により、ＵＰ信号
２０がリセットされ、次の発振信号２２の立ち上がりで
ＤＯＷＮ信号２１がアクティブになる（発振信号２２が
停止した基準クロック信号１より位相が進むと判断され
るため）。このＤＯＷＮ信号２１は端子Ｒに入力される
基準クロック信号１が立ち上がるまで保持される。

【００２９】（条件２） ＤＯＷＮ信号２１がアクティ
ブになった後に、端子Ｒの基準クロック信号１が停止し
た場合。ＤＯＷＮ信号２１は、端子Ｒに入力される基準
クロック信号１の立ち上がりによりリセットされるた
め、アクティブ状態を保持し続ける（発振信号２２が停
止した基準クロック信号１より位相が進むと判断される
ため）。

【００３０】（条件３） ＵＰ信号２０及びＤＯＷＮ信
号２１がリセットされた状態で、端子Ｒの基準クロック
信号１が停止した場合（位相比較サイクルが終了した直
後）。端子Ｐに入力される発振信号２２の次の立ち上が
りによりＤＯＷＮ信号２１はアクティブになり、端子Ｒ
の信号が立ち上がるまで保持される。

【００３１】以上の考察により、位相比較器３の端子Ｒ
に入力される基準クロック信号１が停止すると、位相比
較器３からのＤＯＷＮ信号２１のアクティブ状態が保持
されることが理解できる。そこで本実施の形態では、こ
のＤＯＷＮ信号２１のアクティブ期間を検出回路９（図
１）により監視し、ある一定の期間ＤＯＷＮ信号２１が
アクティブ状態を保持し続けると基準クロック信号１が
停止したと判断してＶＣＯ６を停止させるものである。

【００３２】チャージポンプ回路４は、図３に示す通
り、ＵＰ信号２０を受け取る入力端子ＵとＤＯＷＮ信号
２１を受け取る入力端子Ｄ、ＶＣＯ６に電荷を供給する
出力端子Ｙ、インバーター５０、ＰチャネルＭＯＳトラ
ンジスタ５１、ＮチャネルＭＯＳトランジスタ５２より
構成されている。

【００３３】入力端子Ｕに供給されているＵＰ信号２０
がローレベルである期間においては、ＰチャネルＭＯＳ
トランジスタ５１がオンとなるため電源Ｖｃｃから電荷
が供給され出力端子Ｘの電位が上昇する。

【００３４】逆に、入力端子Ｄに供給されているＤＯＷ
Ｎ信号２１がローレベルである期間においては、Ｎチャ
ネルＭＯＳトランジスタ５２がオンとなり、出力端子Ｘ
が接地されるので、電荷を放出する働きをするため出力
端子Ｘの電位は低下する。つまり、位相比較器３から出
力されるＵＰ信号２０もしくはＤＯＷＮ信号２１のパル
ス幅に応じた電荷がループフィルタ５に供給、放出され
ることとなる。

【００３５】ループフィルタ５は、図４に示すように、
入力端子Ｘと出力端子Ｙとの間に抵抗６１を設け、該抵
抗６１の出力端子Ｙ側とＧＮＤとの間に該容量６２を設
けた構成となっており、入力信号すなわちチャージポン
プ４から出力される基準クロック信号１とＶＣＯ６から
の発振信号２２との位相差に応じたアナログ信号のう
ち、不要な高周波成分を除去したものを出力端子Ｙより
出力する。

【００３６】ＶＣＯ６の回路図を図５に示す。ＶＣＯ６
は、入力端子Ｙ、出力端子Ｚ、制御入力端子ＣＴを持
ち、ＰチャネルＭＯＳトランジスタ７０〜８０、Ｎチャ
ネルＭＯＳトランジスタ８１〜８９、インバーター９０
から構成され、制御入力端子ＣＴがローレベルである時
は入力端子Ｙの電位に応じた周波数をもつ信号を出力端
子Ｚから出力するように接続されている。逆に、制御端
子ＣＴがハイレベルである時は、入力端子Ｙの電位には
関係なく出力端子Ｚはローレベルに固定される。尚、本
実施形態では一般的なＶＣＯ６の回路図を示したが制御
信号によりＶＣＯ出力を固定（発振停止）することがで
きるものであればどんな回路構成でもよく、ＶＣＯ出力
を固定（発振停止）する場合を制御入力端子ＣＴがロー
レベルの時とする回路構成としてもよい。

【００３７】ＶＣＯ６の出力端子Ｚは、ＰＬＬ回路２６
としての出力端子であり、又分周器７（図１）に接続さ
れる。制御端子ＣＴは、検出回路９（図１）の出力端子
Ｑに接続されている。

【００３８】分周器７（図１）は、入力端子Ｚと出力端
子Ｐを持ち、入力端子Ｚの立ち上がりもしくは立ち下が
りをカウントする一般的なカウンター回路で構成でき、
基準クロック信号１のＮ倍のクロックを得る場合、入力
端子Ｚの立ち上がりをＮ個カウントするカウンターを使
用する。出力端子Ｐは、検出回路９と位相比較器３の入
力端子側に接続されている。

【００３９】検出回路９は、リセット端子Ｅと入力端子
Ｃ、出力端子Ｑを持ち、入力端子Ｃに入力される帰還信
号２２の立ち上がりもしくは立下りをカウントし、予め
設定された数だけカウントすると出力端子Ｑをハイレベ
ルに固定する回路でありかつ、それ以降は入力端子Ｃに
入力される帰還信号２２が変化しても、カウント値を変
更しない回路であり、リセット端子ＥにハイレベルのＤ
ＯＷＮ信号２１が入力されるとカウント値をリセットす
る回路である。

【００４０】この検出回路９により、ＤＯＷＮ信号２１
のアクティブ（本実施形態ではローレベル）期間をカウ
ントし、一定の期間、本実施形態では４パルス入力期間
以上ＤＯＷＮ信号２１がアクティブを保持している場合
は、端子Ｑから出力する制御信号２３をハイレベルに
し、ＶＣＯ６の制御入力端子ＣＴに出力する。尚、ＶＣ
Ｏ６の停止を指示する制御信号２３をハイレベルとする
かローレベルとするかはＶＣＯ６の構成により決定され
る。

【００４１】検出回路９は、係る動作を行う回路であれ
ばどのような回路でも良いが、出力端子Ｑは直接ＶＣＯ
６の制御端子ＣＴに接続されるため誤動作を防ぐ意味で
も、ひげが出ない（Flip Flopの出力に直接接続する）
ような構成にすることが望ましい。尚、この検出回路９
の簡易回路図（カウンタのビット数を２ビットにしてい
る。）を図６に示す。尚、このカウント値は通常動作中
に、ＶＣＯ出力を固定（発振停止）するスタンバイモー
ドに入らぬよう、基準クロック信号１の周期をＶＣＯ６
の最小周期（最大周波数）×分周数で割った値を設定す
ることが望ましい。

【００４２】次に本実施例によるＰＬＬ回路２６の動作
について、図７のタイミングチャートを参照しつつ説明
する。図７では、上部よりタイムスタンプＴａ〜Ｔｏ、
基準クロック信号１、帰還信号２２、ＵＰ信号２０、Ｄ
ＯＷＮ信号２１、図６中の信号１００、図６中の信号１
０１、制御信号２３を示している。そして、概ねタイム
スタンプＴａ〜Ｔｅ間が通常動作、タイムスタンプＴｅ
〜Ｔｉ間が通常動作＋検出回路９のカウント動作、タイ
ムスタンプＴｉ〜Ｔｋ間がスタンバイ動作、タイムスタ
ンプＴｋ以降が復帰動作と通常動作をそれぞれ示してい
る。尚、図７のタイミングチャートでは、位相比較器３
の基準クロック信号１と帰還信号２２とはパルスの立ち
下がりで変化するものとし、検出回路９のカウントはパ
ルスの立ち上がりで変化するものとしているが、変化の
タイミングとしてパルスの立ち上がり時とするか、立ち
下がり時とするかは任意に決定できる。

【００４３】まず、入力端子１ａに外部クロック信号で
あるが基準クロック信号１が供給されているものとす
る。このクロック信号１は、ドライバー８を通して位相
比較器３の端子Ｒに入力される。すると、その時の位相
比較器３の状態により、ＵＰ信号２０を出力するか、Ｄ
ＯＷＮ信号２１をリセットするかのどちらかの動作を行
うことになる。いずれにしてもＤＯＷＮ信号２１は、ハ
イレベルになるため検出回路９の出力端子Ｑはローレベ
ルを保持することになる。これによりＶＣＯ６はループ
フィルタ５の出力端子Ｙから供給される電位に応じて発
振出力を端子Ｚから出力することとなる。この発振出力
はＰＬＬ回路２６の出力端子２を通じて外部の部品に供
給されると共に分周器７の端子Ｚに接続され、予め設定
しておいた分周比で分周され、位相比較器３の入力端子
Ｐに供給される。又、この分周された信号２２は検出回
路９にも供給され、ＤＯＷＮ信号２１がローレベルの期
間はカウント動作が行われる。しかし、通常は設定した
上記カウント値、本実施形態では一例として「５」に達
する前に基準クロック信号１の立ち上がりによりＤＯＷ
Ｎ信号２１がハイレベルになり検出回路９がリセットさ
れるため、スタンバイモードに入ることはない。

【００４４】通常動作時には、帰還信号２２と基準クロ
ック信号１の位相差（Ｔａ〜Ｔｂ）に応じてＵＰ信号２
０、ＤＯＷＮ信号２１を出力し、帰還信号２２と基準ク
ロック信号１の位相差を合せるような動作を行う。図７
では、分周信号２２が基準クロック信号１よりも位相差
（Ｔａ〜Ｔｂ）及び（Ｔｃ〜Ｔｄ）分だけ遅れているの
で、その位相差に応じたＵＰ信号２０をそれぞれのタイ
ミングで出力している。

【００４５】端子１ａに供給されている基準クロック信
号１が停止した場合は、図７のタイムスタンプＴｅ時に
示すように、帰還信号２２が基準クロック信号１よりも
進み位相で現れ、かつ、基準クロック信号１が現れない
ので、ＤＯＷＮ信号２１がリセットされずにローレベル
に固定される（Ｔｅ）。それと同時に、検出回路９内部
のカウンタが、帰還信号２２数のカウント動作を開始す
る（Ｔｆ）。すなわち、帰還信号２２の復帰タイミング
（Ｔｆ，Ｔｇ，Ｔｈ）に併せてカウントしている（１０
０、１０１）。所定の数をカウントしたところで（Ｔ
ｉ）、検出回路９の出力端子Ｑからハイレベルの制御信
号２３が出力され、ＶＣＯ６の動作を停止し（実際に
は、多少の遅延後の（Ｔｊ）にＶＣＯ６の動作を停止す
る）、スタンバイ状態に入る。スタンバイ状態は、基準
クロック信号１が動作を開始するまで保持される。

【００４６】タイムスタンプＴｋで基準クロック信号１
が再び供給されると、ＤＯＷＮ信号２１がリセットさ
れ、それに合わせて検出回路９内部のカウンタ信号１０
０、１０１、制御信号２３もリセットされる。更に、制
御信号２３のリセット動作により、ＶＣＯ６の制御端子
ＣＴにはローレベルの信号が供給され、再び通常動作に
復帰して、帰還信号２２も出力される。

【００４７】以上のように、外部から加えられる基準ク
ロックに対して、その基準クロックと同じか若しくはそ
の整数倍のクロックを発生させて、この発生されたクロ
ックと基準クロックとの位相を一致するように制御する
ＰＬＬ回路において、外部からの基準クロックが止まっ
たときに、ＶＣＯから発生されたクロックをある特定個
数カウントした場合にＶＣＯ止めることにより、システ
ム内の論理回路の動作をスタンバイ状態として全体の消
費電流（電力）を低減できる。特に、上記引例に較べ
て、ＶＣＯから発生されたクロックをカウントするので
安定な動作を確保できる。

【００４８】上記ＰＬＬ発振回路を、ＩＣ，ＬＳＩ等の
システムとして用いられる半導体集積回路のクロック信
号発生回路に内蔵することで、半導体集積回路の消費電
力の低減が図れる。

【００４９】

【発明の効果】以上説明した通り、本発明によれば、遅
延回路のように安定度が低くプロセスに深く依存するよ
うな回路を用いることなく、外部から供給されるクロッ
クが停止したとしてもその期間中の消費電力が低減され
るＰＬＬ回路、及び半導体集積回路を提供できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＰＬＬ回路の説明図で
ある。

【図２】本発明の実施形態に係る位相比較器３の回路図
である。

【図３】本発明の実施形態に係るチャージポンプ４の回
路図である。

【図４】本発明の実施形態に係るループフィルタ５の回
路図である。

【図５】本発明の実施形態に係るＶＣＯ６の回路図であ
る。

【図６】本発明の実施形態に係る検出回路９の回路図で
ある。

【図７】本発明の実施形態に係る位相比較器３と検出回
路９のタイミングチャートである。

【図８】従来のＰＬＬ回路の説明図である。

【符号の説明】

１ 基準クロック信号 ３ 位相比較器 ４ チャージポンプ ５ ループフィルタ ６ ＶＣＯ ７ 分周器７ ９ 検出回路９ ２０ ＵＰ信号 ２１ ＤＯＷＮ信号 ２２ 帰還信号 ２３ 制御信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 供給された電圧に応じた周波数で発振信
   号を出力する電圧制御発振部と、基準クロックとして入
   力端子に供給される基準クロック信号の位相に対する前
   記電圧制御発振部から出力する発振信号に基づく帰還信
   号の位相の位相差を検出し、該検出した位相差に基づく
   位相差信号を出力する位相比較部と、該位相差信号に基
   づく電圧を前記電圧制御発振部に供給する発振制御部
   と、を有するＰＬＬ回路において、 前記位相比較部から出力される基準クロック信号の位相
   に対して帰還信号の位相が進み位相を示す位相差信号
   が、所定時間連続することを検知することで、電圧制御
   発振部の発振を停止させる制御信号を出力する検出部を
   設けることを特徴とするＰＬＬ回路。
2. 【請求項２】 前記進み位相を示す位相差信号の所定時
   間連続検知は、帰還信号を計測することで検知すること
   を特徴とする請求項１記載のＰＬＬ回路。
3. 【請求項３】 供給された電圧に応じた周波数で発振信
   号を出力する電圧制御発振部と、基準クロックとして入
   力端子に供給される基準クロック信号の位相に対する前
   記電圧制御発振部から出力する発振信号に基づく帰還信
   号の位相の位相差を検出し、該検出した位相差に基づく
   位相差信号を出力する位相比較部と、該位相差信号に基
   づく電圧を前記電圧制御発振部に供給する発振制御部
   と、を有するＰＬＬ回路において、 前記位相比較部に入力される前記帰還信号と該位相比較
   部から出力される位相差信号とを用いて、該位相比較部
   に供給される基準クロック信号の停止判定を行い、基準
   クロック信号の停止判定をした場合には、電圧制御発振
   部の発振を停止させる制御信号を出力する検出部を設け
   ることを特徴とするＰＬＬ回路。
4. 【請求項４】 前記検出部は、位相比較部に入力される
   前記帰還信号の数をカウントするカウント部を有し、且
   つ、位相比較部から出力される位相差信号を該カウント
   部のカウント数をリセットするためのリセット信号とし
   て用い、 前記基準クロック信号の停止判定は、該カウント部にカ
   ウントされたカウント数が所定数に達した場合を基準ク
   ロック信号の停止と判定することを特徴とする請求項３
   記載のＰＬＬ回路。
5. 【請求項５】 前記位相比較部から出力される位相差信
   号は、基準クロック信号の位相に対して帰還信号の位相
   が進んでいる場合の進み位相差信号を用いることを特徴
   とする請求項３記載のＰＬＬ回路。
6. 【請求項６】 請求項１乃至５記載のＰＬＬ発振回路を
   用いた半導体集積回路であって、前記ＰＬＬ回路をクロ
   ック信号発生回路に内蔵し、この信号を使用する半導体
   集積回路。