KR100594291B1 - 트위스트 비트 라인 구조의 메모리 장치의 웨이퍼 번-인테스트 방법 - Google Patents

트위스트 비트 라인 구조의 메모리 장치의 웨이퍼 번-인테스트 방법 Download PDF

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Abstract

본 발명은 트위스트 비트 라인 구조의 메모리 장치의 웨이퍼 번-인 테스트 방법이 개시된다. 메모리 셀 어레이 블락 내 비트 라인들의 트위스트 포인트를 기준으로 하여 워드 라인들을 정상 워드 라인 블락과 트위스트 워드 라인 블락으로 나누고 비트 라인들을 순차적으로 이븐-비트 라인과 오드-비트 라인으로 나눈다. 정상 워드 라인 블락 내 메모리 셀들로 데이터 기입 시, 이븐-비트 라인과 오드-비트 라인으로 동일한 로직 레벨을 인가하여 인에이블되는 워드 라인들과 연결되는 메모리 셀들로 해당 로직 레벨을 기입한다. 트위스트 워드 라인 블락 내 메모리 셀들로 데이터 기입 시, 이븐-비트 라인과 오드-비트 라인으로 서로 다른 로직 레벨을 인가하여 인에이블되는 워드 라인들과 연결되는 메모리 셀들로 해당 로직 레벨을 기입한다.
트위스트 비트 라인, 웨이퍼 번-인 테스트, 이븐-비트 라인, 오드-비트 라인

Description

트위스트 비트 라인 구조의 메모리 장치의 웨이퍼 번-인 테스트 방법{Wafer burn-in test method for twist bit line memory device}
도 1은 일반적인 비트 라인 구조의 메모리 셀 어레이로 기입된 데이터 패턴을 설명하는 도면이다.
도 2는 종래의 트위스트 비트 라인 구조의 메모리 셀 어레이로 기입된 데이터 패턴을 설명하는 도면이다.
도 3은 본 발명의 웨이퍼 번-인 테스트 방법에 따라 트위스트 비트 라인 구조의 메모리 셀 어레이로 기입된 최종 데이터 패턴을 설명하는 도면이다.
도 4 내지 도 7은 본 발명의 웨이퍼 번-인 테스트 방법을 순서대로 수행하는 과정에서 트위스트 비트 라인 구조의 메모리 셀 어레이로 기입되는 데이터 패턴을 설명하는 도면이다.
도 8 및 도 9는 본 발명의 웨이퍼 번-인 테스트 방법을 구현하는 반도체 메모리 장치들을 설명하는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 트위스트 비트 라인 구 조의 메모리 장치의 웨이퍼 번-인 테스트 방법에 관한 것이다.
반도체 메모리 장치 특히, DRAM의 셀 밀도(cell density)가 고집적화되어 감에 따라 비트라인 간의 간격이 줄어들게 된다. 이에 따라 메모리 셀 데이터 센싱시 비트라인 커플링 노이즈가 급격하게 증가되어 이를 해결하기 위한 트위스트 비트라인 구조가 개발되었다.
트위스트 비트라인 구조는 비트라인(BL)과 상보 비트라인(
Figure 112006005848511-pat00001
)이 일정한 간격을 두고 위치가 치환되는 구조로, 홀수 열(odd column)과 이븐 열(even column)의 배열을 적당히 조절하여 임의의 비트라인(BL)과 상보 비트라인(
Figure 112006005848511-pat00002
)에서 발생하는 비트라인 커플링 노이즈를 인접한 열의 비트라인에서 인가되는 비트라인 커플링 노이즈를 이용하여 서로 상쇄시킴으로써 상호 비트라인 커플링 노이즈를 제거한다.
DRAM 제품의 수율 향상과 신뢰성 확보를 위하여, DRAM 셀들에 일정한 데이터 패턴을 반복적으로 기입하고 독출하는 웨이퍼 번-인 테스트를 수행한다. 대용량의 DRAM을 웨이퍼 번-인 테스트 중 각 셀들로 데이터를 기입하기 위하여, 비트라인과 상보 비트라인을 소정의 비트라인 전압 레벨(VBL)로 등화시키는 등화기(equalizer)를 이용한다.
도 1은 일반적인 비트라인 구조의 메모리 셀 어레이로 기입된 데이터 패턴을 설명하는 도면이다. 이를 참조하면, 4개의 워드 라인들을 하나의 단위로 하여, 즉 WL0(온)-WL1(오프)-WL2(오프)-WL3(온), WL4(온)-WL5(오프)-WL6(오프)-WL7(온), …, WL128(온)-WL129(오프)-WL130(오프)-WL131(온), WL132(온)-WL133(오프)-WL134(오프)-WL135(온), … 으로 워드 라인들을 인에이블시키고 비트 라인 전압 레벨을 로직 "1"로 인가하여, 인에이블된 워드 라인들과 비트 라인들(BL0, BL1, BL2, … )이 만나는 메모리 셀들로 로직 "1"이 기입된다.
이 후, WL0(오프)-WL1(온)-WL2(온)-WL3(오프), WL4(오프)-WL5(온)-WL6(온)-WL7(오프), …, WL128(오프)-WL129(온)-WL130(온)-WL131(오프), WL132(오프)-WL133(온)-WL134(온)-WL135(오프), … 으로 워드 라인들을 인에이블시키고 비트 라인 전압 레벨을 로직 "0"으로 인가하여, 인에이블된 워드 라인들과 상보 비트 라인들(/BL0, /BL1, /BL2, …)이 만나는 메모리 셀들로 로직 "0"이 기입된다. 이러한 방식의 결과로, 비트 라인들(BL0, BL1, BL2, …)과 연결되는 메모리 셀들에 로직 "1"이 기입되고 상보 비트 라인들(/BL0, /BL1, /BL2, …)과 연결되는 메모리 셀들로 로직 "0"이 기입된다.
도 2는 트위스트 비트 라인 구조의 메모리 셀 어레이에 도 1과 동일한 방법으로 데이터 패턴이 기입된 경우를 설명하는 도면이다. 트위스트된 비트 라인을 살펴보면, 트위스트된 지점을 기준으로 비트 라인과 상보 비트 라인으로 인가되는 비트 라인 전압 레벨(VBL)이 서로 충돌하고 있음을 볼 수 있다. 이렇게 되면 인에이블된 워드 라인들과 비트 라인 전압 레벨(VBL)이 충돌된 비트 라인 및 상보 비트 라인과 연결되는 메모리 셀들에 정확하게 로직 "1" 또는 로직 "0" 데이터들이 기입되지 못하는 문제점이 있다. 이에 따라 웨이퍼 번-인 테스트 결과에 대한 신뢰성이 떨어뜨리는 결과를 초래한다.
그러므로, 트위스트 비트라인 구조를 갖는 메모리 장치의 신뢰성을 확보할 수 있는 웨이퍼 번-인 테스트 방법이 요구된다.
본 발명의 목적은 트위스트 비트 라인 구조의 메모리 장치의 웨이퍼 번-인 테스트 방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 웨이퍼 번-인 테스트 방법을 구현하는 회로를 구비하는 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 트위스트 비트 라인 구조의 반도체 메모리 장치의 웨이퍼 번-인 테스트 방법에 있어서, 메모리 셀 어레이 블락 내 비트 라인들의 트위스트 포인트를 기준으로 하여 워드 라인들을 정상 워드 라인 블락과 트위스트 워드 라인 블락으로 나누고 비트 라인들을 순차적으로 이븐-비트 라인과 오드-비트 라인으로 나누는 제1 단계; 정상 워드 라인 블락 내 메모리 셀들로 데이터 기입 시, 이븐-비트 라인과 오드-비트 라인으로 동일한 로직 레벨을 인가하여 인에이블되는 워드 라인들과 연결되는 메모리 셀들로 해당 로직 레벨을 기입하는 제2 단계; 및 트위스트 워드 라인 블락 내 메모리 셀들로 데이터 기입 시, 이븐-비트 라인과 오드-비트 라인으로 서로 다른 로직 레벨을 인가하여 인에이블되는 워드 라인들과 연결되는 메모리 셀들로 해당 로직 레벨을 기입하는 제3 단계를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치는 복수개 의 메모리 셀들이 배열되고, 메모리 셀들과 연결되는 비트 라인들이 트위스트되고, 비트 라인 쌍들을 순차적으로 이븐-비트 라인과 오드-비트 라인으로 구분하고, 비트 라인의 (N-1)(N>2, 자연수)개의 트위스트 포인트들을 기준으로 메모리 셀들과 연결되는 워드 라인들을 제1 내지 제N 워드 라인 블락으로 나누어지는 메모리 셀 어레이 블락; 일정 워드 라인들을 하나의 단위로 하여, 단위 워드 라인 내 소정의 워드 라인들을 인에이블시키는 워드 라인 신호를 발생하는 워드 라인 디코더; 제1 내지 제N 워드 라인 블락들을 각각 선택하는 제1 내지 제N 블락 선택 신호들을 활성화시키는 워드 라인 블락 선택부; 인에이블된 워드 라인 신호들과 활성화된 제1 내지 제N 블락 선택 신호들에 응답하여 워드 라인들을 구동하는 워드 라인 드라이버부; 및 이븐-비트 라인과 오드-비트 라인으로 소정의 로직 레벨을 인가하는 비트 라인 등화기를 포함한다.
따라서, 본 발명에 의하면, 웨이퍼 번-인 테스트시 트위스트 비트라인 구조를 갖는 메모리 셀 어레이 내 메모리 셀들로 비트 라인 전압 레벨의 충돌 없이 로직 "1" 또는 로직 "0" 데이터가 기입된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 웨이퍼 번-인 테스트 방법에 따라 각 메모리 셀들로 로직 "1" 또는 로직 "0" 데이터를 기입한 메모리 셀 어레이 블락을 설명하는 도면이다. 이를 참조하면, 메모리 셀 어레이 블락(300)은 비트라인들(BL1, /BL1, BL3,/ BL3)이 트위스트된 지점을 기준으로 정상 워드라인 블락과 트위스트 워드라인 블락으로 나뉘어져 있다. 그리고 비트 라인 쌍들((BL0, /BL0), (BL1, /BL1), (BL2, /BL2), …)은 순차적으로 이븐-VBL(Even-VBL), 오드-VBL(Odd_VBL), 이븐-VBL(Even-VBL) … 으로 구분된 비트 라인 레벨로 등화된다. 정상 워드 라인들 및 트위스트 워드 라인들과 비트 라인 쌍들의 교차점들에 배열된 메모리 셀들에 로직 "1" 또는 로직 "0" 데이터가 기입되어 있는 데, 이는 도 4 내지 도 7을 참조하여 순서대로 설명된다.
도 4에서는 정상 워드 라인 블락의 4개의 워드 라인들을 하나의 단위로 하여 WL0(온)-WL1(오프)-WL2(오프)-WL3(온), WL4(온)-WL5(오프)-WL6(오프)-WL7(온), … 으로 워드라인들을 인에이블시키고, 모든 이븐-VBL(Even-VBL)과 오드-VBL(Odd_VBL)에 로직 "1" 레벨을 인가하여 비트 라인들(BL0, /BL0, BL1, /BL1, BL2, /BL2, …)을 로직 "1" 레벨로 프리차아지시킨다. 인에이블된 워드 라인들(WL0, WL3, WL4, WL7, WL8 …)과 비트 라인들(BL0, BL1, BL2, …)과 교차되는 점들의 메모리 셀들에 로직 "1" 이 기입된다.
도 5에서는 정상 워드 라인 블락 내 하나의 단위인 4개의 워드 라인들을 WL0(오프)-WL1(온)-WL2(온)-WL3(오프), WL4(오프)-WL5(온)-WL6(온)-WL7(오프), … 으로 인에이블시키고, 모든 이븐-VBL(Even-VBL)과 오드-VBL(Odd_VBL)에 로직 "0" 레벨을 인가하여 비트 라인들(BL0, /BL0, BL1, /BL1, BL2, /BL2, …)을 로직 "0" 레벨로 프리차아지시킨다. 인에이블된 워드 라인들(WL1, WL2, WL5, WL6, …)과 상보 비트 라인들(/BL0, /BL1, /BL2, …)과 교차되는 점들의 메모리 셀들에 로직 "0"이 기입된다.
도 4와 도 5의 과정에 의해 정상 워드 라인 블락의 메모리 셀들로 로직 "1" 또는 로직 "0" 데이터 기입이 완료된다. 이 때 트위스트 워드 라인 블락의 워드 라인들은 디세이블된다. 이 후, 트위스트 비트 라인 블락의 메모리 셀들로 로직 "1" 또는 로직 "0" 데이터 기입은 도 6 및 도 7의 과정으로 이루어지는 데, 정상 워드 라인 블락의 워드 라인들은 디세이블된다.
도 6에서는 트위스트 비트 라인 블락 내 하나의 단위인 4개의 워드 라인들을 WL128(온)-WL129(오프)-WL130(오프)-WL131(온), WL132(온)-WL133(오프)-WL134(오프)-WL135(온), … 으로 인에이블시키고, 모든 이븐-VBL(Even-VBL)에 로직 "0" 레벨을 인가하고 모든 오드-VBL(Odd_VBL)에 로직 "1" 레벨을 인가하여 비트 라인 쌍들((BL0, /BL0), (BL1, /BL1), (BL2, /BL2), …)을 순차적으로 로직 "0" 과 로직 "1" 레벨로 프리차아지시킨다. 인에이블된 워드 라인들(WL128, WL131, WL132, WL135, …)과 비트 라인들(BL0, BL1, BL2, …)과 교차되는 점들의 메모리 셀들에 로직 "0" 과 로직 "1" 이 기입된다.
도 7에서는 트위스트 비트 라인 블락 내 하나의 단위인 4개의 워드 라인들을 WL128(오프)-WL129(온)-WL130(온)-WL131(오프), WL132(오프)-WL133(온)-WL134(온)-WL135(오프), … 으로 인에이블시키고, 모든 이븐-VBL(Even-VBL)에 로직 "1" 레벨을 인가하고 모든 오드-VBL(Odd_VBL)에 로직 "0" 레벨을 인가하여 비트 라인 쌍들 ((BL0, /BL0), (BL1, /BL1), (BL2, /BL2), …)을 순차적으로 로직 "1" 과 로직 "0" 레벨로 프리차아지시킨다. 인에이블된 워드 라인들(WL129, WL130, WL134, WL135, …)과 비트 라인들(BL0, BL1, BL2, …)과 교차되는 점들의 메모리 셀들에 로직 "1" 과 로직 "0" 이 기입된다.
따라서, 도 7에서 최종적으로 보여지는 메모리 셀들로의 데이터 기입 패턴을 살펴보면, 제1 비트 라인(BL0)에 연결되는 메모리 셀들로 로직 "1" 데이터가, 제1 상보 비트 라인(/BL0)에 연결되는 메모리 셀들로 로직 "0" 데이터가, 제2 비트 라인(BL1)에 연결되는 메모리 셀들로 로직 "1" 데이터가, 제2 상보 비트 라인(/BL1)에 연결되는 메모리 셀들로 로직 "0" 데이터가, 제3 비트 라인(BL2)과 연결되는 메모리 셀들로 로직 "1" 데이터가, 그리고 제3 상보 비트 라인(/BL2)과 연결되는 메모리 셀들로 로직 "0" 데이터가 기입된다. 즉, 트위스트된 제1 및 제3 비트 라인 쌍들에 연결되는 메모리 셀들로 동일한 패턴의 데이터들이 기입되어 있다. 이에 따라, 번-인 테스트시 비트 라인 전압 레벨(VBL)의 충돌 없이 비트 라인 및 상보 비트 라인과 연결되는 메모리 셀들에 정확하게 로직 "1" 또는 로직 "0" 데이터들이 기입된다.
도 8 및 도 9는 본 발명의 웨이퍼 번-인 테스트 방법을 구현하는 반도체 메모리 장치들을 설명하는 도면이다. 도 8의 반도체 메모리 장치(800)는 워드 라인 디코더(810), 워드 라인 블락 선택부(820), 비트 라인 센스 앰프부(S/A, 830), 메모리 셀 어레이 블락(840), 그리고 제1 및 제2 워드 라인 드라이버들(850, 860)을 포함한다.
워드 라인 디코더(810)는 다수개의 워드 라인들(WL0, WL1, …, WL127) 중 앞서 도 4 내지 도 7에서 설명된 단위 워드 라인들에서 소정의 워드 라인들을 인에이블시킨다. 메모리 셀 어레이 블락(840)은 배열된 비트 라인들에 하나의 트위스트 포인트를 가진다. 워드 라인 블락 선택부(820)는 비트 라인들의 트위스트 포인트를 기준으로 정상 워드 라인 블락을 선택하는 제1 블락 선택 신호(B_SEL[0])와 트위스트 워드 라인 블락을 선택하는 제2 블락 선택 신호(B_SEL[1])를 발생한다. 제1 워드 라인 드라이버(850)는 인에이블되는 워드 라인들과 제1 블락 선택 신호(B_SEL[0])에 응답하여 정상 워드 라인 블락의 워드 라인들을 구동한다. 제2 워드 라인 드라이버(860)는 인에이블되는 워드 라인들과 제2 블락 선택 신호(B_SEL[1])에 응답하여 트위스트 워드 라인 블락의 워드 라인들을 구동한다.
반도체 메모리 장치(800)는 도 4 및 도 5의 과정을 수행하면서 제1 블락 선택 신호(B_SEL[0])를 활성화시킨 상태에서 인에이블되는 워드 라인들과 연결되는 메모리 셀들로 로직 "1" 또는 로직 "0" 데이터를 기입한다. 도 6 및 도 7의 과정을 수행하면서 제2 블락 선택 신호(B_SEL[1])를 활성화시킨 상태에서 인에이블되는 워드 라인들과 연결되는 메모리 셀들로 로직 "1" 또는 로직 "0" 데이터를 기입한다.
도 9의 반도체 메모리 장치(900)는 배열된 비트 라인들이 4개의 트위스트 포인트들을 가지고, 트위스트 포인트들을 기준으로 제1 내지 제4 워드 라인 블락들을 가지고, 제1 내지 제4 블락 선택 신호들(B_SEL[0:3])을 발생하는 워드 라인 블락 선택부(920)를 가지고, 제1 내지 제4 워드 라인 드라이버들(950, 960, 970, 980)을 포함한다는 점에서 도 8의 반도체 메모리 장치와 차이가 있다.
제1 내지 제4 워드 라인 드라이버들(950, 960, 970, 980)은 선택적으로 활성화되는 제1 내지 제4 블락 선택 신호들(B_SEL[0:3])과 인에이블되는 워드 라인들에 응답하여 제1 내지 제4 워드 라인 블락 내 메모리 셀들로 로직 "1" 또는 로직 "0" 데이터를 기입한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 웨이퍼 번-인 테스트시 트위스트 비트라인 구조를 갖는 메모리 셀 어레이 내 메모리 셀들로 비트 라인 전압 레벨의 충돌 없이 로직 "1" 또는 로직 "0" 데이터가 기입된다.

Claims (9)

  1. 트위스트 비트 라인 구조의 반도체 메모리 장치의 웨이퍼 번-인 테스트 방법에 있어서,
    메모리 셀 어레이 블락 내 비트 라인들의 트위스트 포인트를 기준으로 하여 워드 라인들을 정상 워드 라인 블락과 트위스트 워드 라인 블락으로 나누고 상기 비트 라인들을 순차적으로 이븐-비트 라인과 오드-비트 라인으로 나누는 제1 단계;
    상기 정상 워드 라인 블락 내 메모리 셀들로 데이터 기입 시, 상기 이븐-비트 라인과 상기 오드-비트 라인으로 동일한 로직 레벨을 인가하여 인에이블되는 워드 라인들과 연결되는 메모리 셀들로 상기 로직 레벨을 기입하는 제2 단계; 및
    상기 트위스트 워드 라인 블락 내 메모리 셀들로 데이터 기입 시, 상기 이븐-비트 라인과 상기 오드-비트 라인으로 서로 다른 로직 레벨을 인가하여 인에이블되는 워드 라인들과 연결되는 메모리 셀들로 해당 로직 레벨을 기입하는 제3 단계를 구비하는 것을 특징으로 하는 웨이퍼 번-인 테스트 방법.
  2. 제1항에 있어서, 상기 제2 단계는
    상기 정상 워드 라인 블락 내 일정 워드 라인들을 하나의 단위로 하여, 상기 단위 워드 라인 내 소정의 워드 라인들을 인에이블시키는 단계;
    상기 이븐-비트 라인과 상기 오드-비트 라인으로 제1 로직 레벨을 인가하는 단계;
    상기 정상 워드 라인 블락 내 인에이블된 워드 라인에 연결된 메모리 셀들로 상기 제1 로직 레벨이 기입되는 단계;
    상기 정상 워드 라인 블락 내 상기 단위 워드 라인 내 나머지 워드 라인들을 인에이블시키는 단계;
    상기 이븐-비트 라인과 상기 오드-비트 라인으로 제2 로직 레벨을 인가하는 단계; 및
    상기 정상 워드 라인 블락 내 인에이블된 나머지 워드 라인들에 연결된 메모 리 셀들로 상기 제2 로직 레벨이 기입되는 단계를 포함하는 것을 특징으로 하는 웨이퍼 번-인 테스트 방법.
  3. 제1항에 있어서, 상기 제3 단계는
    상기 트위스트 워드 라인 블락 내 일정 워드 라인들을 하나의 단위로 하여, 상기 단위 워드 라인 내 소정의 워드 라인들을 인에이블시키는 단계;
    상기 이븐-비트 라인으로 상기 제1 로직 레벨을 인가하고, 상기 오드-비트 라인으로 상기 제2 로직 레벨을 인가하는 단계;
    상기 트위스트 워드 라인 블락 내 상기 단위 워드 라인 내 나머지 워드 라인들을 인에이블시키는 단계;
    상기 이븐-비트 라인으로 상기 제2 로직 레벨을 인가하고, 상기 오드-비트 라인으로 상기 제1 로직 레벨을 인가하는 단계; 및
    상기 트위스트 워드 라인 블락 내 인에이블된 나머지 워드 라인들에 연결된 메모리 셀들로 상기 제1 로직 레벨이 기입되는 단계를 포함하는 것을 특징으로 하는 웨이퍼 번-인 테스트 방법.
  4. 삭제
  5. 제2항 또는 제3항에 있어서, 상기 웨이퍼 번-인 테스트 방법은
    상기 제1 로직 레벨은 상기 제2 로직 레벨과 서로 반대되는 로직 레벨을 갖는 것을 특징으로 하는 웨이퍼 번-인 테스트 방법.
  6. 트위스트 비트 라인 구조를 갖는 반도체 메모리 장치의 웨이퍼 번-인 테스트 방법에 있어서,
    메모리 셀 어레이 블락 내 비트 라인들의 (N-1)개(N>3, 자연수) 트위스트 포인트들을 기준으로 하여 워드 라인들을 제1 내지 제N 워드 라인 블락들로 나누고 상기 비트 라인들을 순차적으로 이븐-비트 라인과 오드-비트 라인으로 나누는 제1 단계;
    상기 제1 워드 라인 블락 내 메모리 셀들로 데이터 기입 시, 상기 이븐-비트 라인과 상기 오드-비트 라인 전압으로 동일한 로직 레벨을 인가하여 인에이블되는 워드 라인들과 연결되는 메모리 셀들로 상기 로직 레벨을 기입하는 제2 단계;
    상기 제2 워드 라인 블락 내 메모리 셀들로 데이터 기입 시, 상기 이븐-비트 라인과 상기 오드-비트 라인으로 서로 다른 로직 레벨을 인가하여 인에이블되는 워드 라인들과 연결되는 메모리 셀들로 해당 로직 레벨을 기입하는 제3 단계; 및
    상기 제N 워드 라인 블락 내 메모리 셀들로 데이터 기입 시, 상기 이븐-비트 라인과 상기 오드-비트 라인으로 제(N-1) 워드 라인 블락의 이븐-비트 라인과 오드-비트 라인에 인가된 로직 레벨과는 반대되는 로직 레벨을 인가하여 인에이블되는 워드 라인들과 연결되는 메모리 셀들로 해당 로직 레벨을 기입하는 제4 단계를 구비하고,
    상기 제(N-1) 워드 라인 블락의 비트 라인과 상기 제(N-2) 워드 라인 블락의 비트 라인이 트위스트되지 않은 경우에, 상기 제(N-2) 워드 라인 블락의 상기 이븐-비트 라인과 상기 오드-비트 라인으로 인가된 동일한 로직 레벨을 상기 제(N-1) 워드 라인 블락의 상기 이븐-비트 라인과 상기 오드-비트 라인으로 인가하는 것을 특징으로 하는 웨이퍼 번-인 테스트 방법.
  7. 복수개의 메모리 셀들이 배열되고, 상기 메모리 셀들과 연결되는 비트 라인들이 트위스트되고, 상기 비트 라인 쌍들을 순차적으로 이븐-비트 라인과 오드-비트 라인으로 구분하고, 상기 비트 라인의 (N-1)(N>2, 자연수)개의 트위스트 포인트들을 기준으로 상기 메모리 셀들과 연결되는 워드 라인들을 제1 내지 제N 워드 라인 블락으로 나누어지는 메모리 셀 어레이 블락;
    일정 워드 라인들을 하나의 단위로 하여, 상기 단위 워드 라인 내 소정의 워드 라인들을 인에이블시키는 워드 라인 신호를 발생하는 워드 라인 디코더;
    상기 제1 내지 제N 워드 라인 블락들을 각각 선택하는 제1 내지 제N 블락 선택 신호들을 활성화시키는 워드 라인 블락 선택부;
    상기 인에이블된 워드 라인 신호들과 상기 선택적으로 활성화된 제1 내지 제N 블락 선택 신호들에 응답하여 상기 워드 라인들을 구동하는 워드 라인 드라이버부; 및
    상기 이븐-비트 라인과 상기 오드-비트 라인으로 소정의 로직 레벨을 인가하는 비트 라인 등화기를 구비하는 것을 특징으로 하는 트위스트 비트 라인 구조의 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 비트 라인 등화기는
    상기 제1 워드 라인 블락 내 메모리 셀들로 데이터 기입 시, 상기 이븐-비트 라인과 상기 오드-비트 라인으로 동일한 로직 레벨을 인가하는 것을 특징으로 하는 트위스트 비트 라인 구조의 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 비트 라인 등화기는
    상기 제N 워드 라인 블락 내 메모리 셀들로 데이터 기입 시, 상기 이븐-비트 라인과 상기 오드-비트 라인으로 제(N-1) 워드 라인 블락의 이븐-비트 라인과 오드-비트 라인에 인가된 로직 레벨과는 반대되는 로직 레벨을 인가하되, 상기 제N 워드 라인 블락의 이븐-비트 라인 혹은 오드-비트 라인과 상기 제(N-1) 워드 라인 블락의 이븐-비트 라인 혹은 오드-비트 라인 중 트위스트되지 않은 라인이 존재하는 경우, 상기 제(N-1) 워드 라인 블락의 트위스트되지 않은 라인에 인가된 동일한 로직 레벨을 상기 제N 워드 라인 블락의 트위스트되지 않은 라인에 인가하는 것을 특징으로 하는 트위스트 비트 라인 구조의 반도체 메모리 장치.
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