TW201937492A - 記憶體裝置及其工作方法 - Google Patents

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Abstract

提供一種新穎的記憶體裝置。具有多個記憶單元的第一單元陣列和具有多個記憶單元的第二單元陣列設置為彼此重疊。包括在第一位元線對中的兩個位元線分別與包括在第一單元陣列中的部分記憶單元及包括在第二單元陣列中的部分記憶單元電連接。包括在第二位元線對中的兩個位元線分別與包括在第一單元陣列中的部分記憶單元及包括在第二單元陣列中的部分記憶單元電連接。在第一單元陣列中，包括在第二位元線對中的兩個位元線之一具有與部分第一位元線對重疊的區域，在第二單元陣列中，包括在第二位元線對中的兩個位元線之另一具有與部分第一位元線對重疊的區域。

Description

記憶體裝置及其工作方法
本發明的一個實施方式係關於記憶體裝置、半導體裝置或使用上述裝置的電子裝置。
但是，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於一種物體、方法或製造方法。此外，本說明書等所公開的發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。電晶體、半導體電路為半導體裝置的一個實施方式。此外，顯示裝置(液晶顯示裝置、發光顯示裝置等)、投影裝置、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、成像裝置及電子裝置等有時可以說是半導體裝置。或者，有時可以說它們包括半導體裝置。
作為可以應用於電晶體的半導體薄膜，矽類半導體材料被周知。此外，作為其他材料，氧化物半導體受到注目。作為氧化物半導體，例如，已知除了如氧化銦、氧化鋅等單元金屬氧化物之外還有多元金屬氧化物。在多元金屬氧化物中，有關In-Ga-Zn氧化物(以下也稱為IGZO)的研究尤為火 熱。
藉由對IGZO的研究，在氧化物半導體中，發現了既不是單晶也不是非晶的CAAC(c-axis aligned crystalline：c軸配向結晶)結構及nc(nanocrystalline：奈米晶)結構(參照非專利文獻1至非專利文獻3)。非專利文獻1及非專利文獻2中公開了一種使用具有CAAC結構的氧化物半導體製造電晶體的技術。非專利文獻4及非專利文獻5中公開了一種比CAAC結構及nc結構的結晶性更低的氧化物半導體中也具有微小的結晶。
將IGZO用於活性層的電晶體具有極低的關態電流(參照非專利文獻6)，已知有利用了該特性的LSI及顯示器(參照非專利文獻7及非專利文獻8)。
此外，作為記憶體裝置之一已知有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM包括多個記憶單元以矩陣狀設置的單元陣列、多個位元線及多個字線。記憶單元與多個位元線中的任意一個及多個字線中的任意一個電連接。字線被供應用來選擇進行資料的寫入及讀出的記憶單元的選擇信號。向記憶單元寫入資料及從記憶單元讀出資料都藉由位元線進行。
例如，當藉由位元線A向記憶單元X寫入資料時，有時起因於位元線A的電位的雜訊傳導至與位元線A相鄰的位元線B。當發生上述情況時， 與位元線B電連接的記憶單元Y的保持資料有時發生非意圖性的改寫。作為抑制該雜訊的影響的方法之一，已公開有交叉位元線對方式(twisted bit-line method)(參照專利文獻1)。
作為DRAM，有折疊位元線方式(folded bit-line)和開放型位元線方式(open bit-line)這兩個方式。
[專利文獻1]日本專利申請公開第平2-244485號公報
[非專利文獻1]S. Yamazaki et al.,“SID Symposium Digest of Technical Papers”, 2012, volume 43, issue 1, p.183-186
[非專利文獻2]S. Yamazaki et al.,“Japanese Journal of Applied Physics”, 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10
[非專利文獻3]S. Ito et al.,“The Proceedings of AM-FPD’ 13 Digest of Technical Papers”, 2013, p.151-154
[非專利文獻4]S. Yamazaki et al.,“ECS Journal of Solid State Science and Technology”, 2014, volume 3, issue 9, p.Q3012-Q3022
[非專利文獻5]S. Yamazaki,“ECS Transactions”,2014, volume 64, issue 10, p.155-164
[非專利文獻6]K. Kato et al.,“Japanese Journal of Applied Physics”, 2012, volume 51, p.021201-1-021201-7
[非專利文獻7]S. Matsuda et al.,“2015 Symposium on VLSI Technology Digest of Technical Papers”, 2015, p.T216-T217
[非專利文獻8]S. Amano et al.,“SIDSymposium Digest of Technical Papers”, 2010, volume 41, issue 1, p.626-629
交叉位元線對方式可以用於折疊位元線方式的記憶體裝置，但是不能用於記憶單元積體度高的開放位元線方式的記憶體裝置。因此，難以進行單元陣列的高度積體化。
在交叉位元線對方式中，需要在一對位元線的至少一部分中設置交叉部，而不能在該交叉部配置記憶單元。
本發明的一個實施方式的目的之一是提供一種積體度高的記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種不易受雜訊影響的記憶體裝置。此外，本發明的目的之一是提供一種可靠性高的記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種功耗低的記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種新穎的記憶體裝置。此外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。注意，本發明的一個實施方式並不需要達到所有上述目的。除上述目的外的目的從說明書、圖式、申請專利範圍等的描述中是顯而易見的，且可以是從所述描述中衍生出的。
具有多個記憶單元的第一單元陣列和具有多個記憶單元的第二單元陣列設置為彼此重疊。包括在第一位元線對中的兩個位元線分別與包括在第一單元陣列中的部分記憶單元及包括在第二單元陣列中的部分記憶單元電連接。包括在第二位元線對中的兩個位元線分別與包括在第一單元陣列中的部分記憶單元及包括在第二單元陣列中的部分記憶單元電連接。在第一單元陣列中，包括在第二位元線對中的兩個位元線之一具有與部分第一位元線對重疊的區域，在第二單元陣列中，包括在第二位元線對中的兩個位元線之另一具有與部分第一位元線對重疊的區域。
本發明的一個實施方式是一種記憶體裝置，該記憶體裝置包括第一單元陣列、第二單元陣列、第一位元線對以及第二位元線對，第一單元陣列與第二單元陣列具有互相重疊的區域，第一單元陣列包括Aa個(Aa為1以上的整數)第一記憶單元、Ba個(Ba為1以上的整數)第一記憶單元、Ca個(Ca為1以上的整數)第一記憶單元、Da個(Da為1以上的整數)第一記憶單元、Ea個(Ea為1以上的整數)第一記憶單元以及Fa個(Fa為1以上的整數)第一記憶單元，第二單元陣列包括Ab個(Ab為1以上的整數)第二記憶單元、Bb個(Bb為1以上的整數)第二記憶單元、Cb個(Cb為1以上的整數)第二記憶單元、Db個(Db為1以上的整數)第二記憶單元、Eb個(Eb為1以上的整數)第二記憶單元以及Fb個(Fb為1以上的整數)第二記憶單元，第一位元線對中的一個位元線與Aa個第一記憶單元、Ca個第一記憶單元以及Cb個第二記憶單元電連接，第一位元線對中的另一個位元線與Ba個第一記憶單元、Ab個第二記憶單元以及Bb個第二記憶單元電連接，第二位元線對中的一個位元線與Da個第一記憶單元、Fa個第一記憶單元以及Fb個第二記憶單元電連接，第二位元線對中的 另一個位元線與Ea個第一記憶單元、Db個第二記憶單元以及Eb個第二記憶單元電連接，Da個第一記憶單元的一部分與Ba個第一記憶單元相鄰，Da個第一記憶單元的另一部分與Ca個第一記憶單元相鄰，Db個第一記憶單元的一部分與Bb個第一記憶單元相鄰，並且Db個第一記憶單元的另一部分與Cb個第一記憶單元相鄰。
此外，也可以具有多個第一位元線對及多個第二位元線對。第一記憶單元也可以具有第一電晶體及第一電容元件，第二記憶單元也可以具有第二電晶體及第二電容元件。第一電晶體及第二電晶體較佳為在被形成通道的半導體層中使用氧化物半導體。
此外，本發明的另一個實施方式是一種記憶體裝置，該記憶體裝置包括第一單元陣列、第二單元陣列、第一至第四BLf位元線、第一至第四BLs位元線、第一至第四BLBf位元線以及第一至第四BLBs位元線，第一單元陣列與第二單元陣列具有互相重疊的區域，第一單元陣列包括Aa個第一記憶單元、Ba個第一記憶單元、Ca個第一記憶單元、Da個第一記憶單元、Ea個第一記憶單元、Fa個第一記憶單元、Ga個(Ga為1以上的整數)第一記憶單元、Ha個(Ha為1以上的整數)第一記憶單元、Ia個(Ia為1以上的整數)第一記憶單元、Ja個(Ja為1以上的整數)第一記憶單元、Ka個(Ka為1以上的整數)第一記憶單元以及La個(La為1以上的整數)第一記憶單元，第二單元陣列包括Ab個第二記憶單元、Bb個第二記憶單元、Cb個第二記憶單元、Db個第二記憶單元、Eb個第二記憶單元以及Fb個第二記憶單元、Gb個(Gb為1以上的整數)第二記憶單元、Hb個(Hb為1以上的整數)第二記憶單元、Ib個(Ib為1以上的整數)第二記憶單 元、Jb個(Jb為1以上的整數)第二記憶單元、Kb個(Kb為1以上的整數)第二記憶單元以及Lb個(Lb為1以上的整數)第二記憶單元，第一BLf位元線與Ba個第一記憶單元及Bb個第二記憶單元電連接，第一BLs位元線與Ab個第二記憶單元電連接，第一BLBf位元線與Ca個第一記憶單元及Cb個第二記憶單元電連接，第一BLBs位元線與Aa個第一記憶單元電連接，第二BLf位元線與Fa個第一記憶單元及Fb個第二記憶單元電連接，第二BLs位元線與Db個第二記憶單元電連接，第二BLBf位元線與Ea個第一記憶單元及Eb個第二記憶單元電連接，第二BLBs位元線與Da個第一記憶單元電連接，第三BLf位元線與Ia個第一記憶單元及Ib個第二記憶單元電連接，第三BLs位元線與Gb個第二記憶單元電連接，第三BLBf位元線與Ha個第一記憶單元及Hb個第二記憶單元電連接，第三BLBs位元線與Ga個第一記憶單元電連接，第四BLf位元線與Ka個第一記憶單元及Kb個第二記憶單元電連接，第四BLs位元線與Jb個第二記憶單元電連接，第四BLBf位元線與La個第一記憶單元及Lb個第二記憶單元電連接，第四BLBs位元線與Ja個第一記憶單元電連接，Ba個第一記憶單元及Ia個第一記憶單元與Da個第一記憶單元的一部分相鄰，Ca個第一記憶單元及Ha個第一記憶單元與Da個第一記憶單元的另一部分相鄰，Ja個第一記憶單元的一部分與Ia個第一記憶單元相鄰，Ja個第一記憶單元的另一部分與Ha個第一記憶單元相鄰，Bb個第二記憶單元及Ib個第二記憶單元與Db個第二記憶單元的一部分相鄰，Cb個第二記憶單元及Hb個第二記憶單元與Db個第二記憶單元的另一部分相鄰，Jb個第二記憶單元的一部分與Ib個第二記憶單元相鄰，並且Jb個第二記憶單元的另一部分與Hb個第二記憶單元相鄰。
此外，上述記憶體裝置還包括第一感測放大器和第十一至第十四開 關，第一BLf位元線藉由第十一開關電連接於第一感測放大器，第一BLs位元線藉由第十二開關電連接於第一感測放大器，第一BLBf位元線藉由第十三開關電連接於第一感測放大器，第一BLBs位元線藉由第十四開關電連接於第一感測放大器。
此外，上述記憶體裝置還包括第二感測放大器和第二十一至第二十四開關，第二BLf位元線藉由第二十一開關電連接於第二感測放大器，第二BLs位元線藉由第二十二開關電連接於第二感測放大器，第二BLBf位元線藉由第二十三開關電連接於第二感測放大器，第二BLBs位元線藉由第二十四開關電連接於第二感測放大器。
此外，上述記憶體裝置還包括第三感測放大器和第三十一至第三十四開關，第三BLf位元線藉由第三十一開關電連接於第三感測放大器，第三BLs位元線藉由第三十二開關電連接於第三感測放大器，第三BLBf位元線藉由第三十三開關電連接於第三感測放大器，第三BLBs位元線藉由第三十四開關電連接於第三感測放大器。
此外，上述記憶體裝置還包括第四感測放大器和第四十一至第四十四開關，第四BLf位元線藉由第四十一開關電連接於第四感測放大器，第四BLs位元線藉由第四十二開關電連接於第四感測放大器，第四BLBf位元線藉由第四十三開關電連接於第四感測放大器，第四BLBs位元線藉由第四十四開關電連接於第四感測放大器。
Ca較佳為Ba的0.8倍以上且1.2倍以下，更佳為與Ba相同的個數。 Ab較佳為Aa的0.8倍以上且1.2倍以下，更佳為與Aa相同的個數。Ba和Ca的總和較佳為Aa的0.8倍以上且1.2倍以下，更佳為與Aa相同的個數。Ia較佳為Ba的0.8倍以上且1.2倍以下，更佳為與Ba相同的個數。
本發明的另一個實施方式是一種記憶體裝置的工作方法，該記憶體裝置包括第一單元陣列、第二單元陣列、第一位元線、第二位元線以及感測放大器，第一記憶單元具有第一電晶體及第一電容元件，第二記憶單元具有第二電晶體及第二電容元件，第一電晶體及第二電晶體各在其半導體層中包含氧化物半導體，第一記憶單元藉由第一位元線電連接於感測放大器，並且第二記憶單元藉由第二位元線電連接於感測放大器，該工作方法包括將第一電位供應到第一電晶體的閘極以將儲存在第一電容元件中的電荷供應到第一位元線的第一工作，在第一工作的期間將第二電位供應到第二電晶體的閘極。
在第一工作結束後，也可以對第一電晶體的閘極供應第三電位。此外，還可以包括將第一電位供應到第一電晶體的閘極以將第一位元線的電荷供應到第一電容元件的第二工作。在第二工作的期間，將第二電位供應到第二電晶體的閘極。在第二工作結束後，也可以對第一電晶體的閘極供應第三電位。
第一電位高於第一電晶體的源極電位及汲極電位。第二電位低於第二電晶體的源極電位及汲極電位。第三電位低於第一電晶體的源極電位及汲極電位。
根據本發明的一個實施方式可以提供如下裝置：不易受雜訊影響的記憶體裝置；積體度高的記憶體裝置；可靠性高的記憶體裝置；低功耗的記憶體裝置；新穎的記憶體裝置；新穎的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。注意，本發明的一個實施方式並不需要具有所有上述效果。除上述效果外的效果從說明書、圖式、申請專利範圍等的描述中是顯而易見的，且可以是從所述描述中衍生出的。
100‧‧‧記憶體裝置
111‧‧‧輸入輸出電路
112‧‧‧控制電路
113‧‧‧C接收器
114‧‧‧設定暫存器
115‧‧‧LVDS電路
117‧‧‧解碼器
118‧‧‧暫存器
119‧‧‧暫存器
127‧‧‧感測放大器
210‧‧‧存儲塊陣列
211‧‧‧存儲塊
212‧‧‧字線驅動器
213‧‧‧局部感測放大器驅動器
214‧‧‧局部感測放大器陣列
215‧‧‧全局感測放大器
216‧‧‧選擇器
230‧‧‧氧化物
231‧‧‧開關
232‧‧‧開關
233‧‧‧開關
234‧‧‧開關
在圖式中：圖1是示出記憶體裝置的結構例的圖；圖2A和圖2B是示出存儲塊的結構例的圖；圖3是示出感測放大器和記憶單元的連接關係的圖；圖4是示出感測放大器和記憶單元的連接關係的圖；圖5是示出位元線對的配置例的圖；圖6A至圖6C是示出記憶單元的電路結構例的圖；圖7A和圖7B是示出電晶體的電特性的圖；圖8是示出感測放大器和記憶單元的連接關係的圖；圖9是示出感測放大器和記憶單元的連接關係的圖；圖10是示出感測放大器和記憶單元的連接關係的圖；圖11是示出感測放大器和記憶單元的連接關係的圖；圖12是示出感測放大器和記憶單元的連接關係的圖； 圖13是示出感測放大器和記憶單元的連接關係的圖；圖14是示出感測放大器和記憶單元的連接關係的圖；圖15A和圖15B是示出記憶單元群的排列的圖；圖16是示出位元線對的配置例的圖；圖17是示出感測放大器和記憶單元的連接關係的圖；圖18是示出感測放大器和記憶單元的連接關係的圖；圖19是示出感測放大器和記憶單元的連接關係的圖；圖20是示出感測放大器和記憶單元的連接關係的圖；圖21是示出感測放大器和記憶單元的連接關係的圖；圖22是示出感測放大器和記憶單元的連接關係的圖；圖23是示出感測放大器和記憶單元的連接關係的圖；圖24A和圖24B是示出記憶單元群的排列的圖；圖25是示出位元線對的配置例的圖；圖26A和圖26B是說明折疊位元線方式的記憶體裝置與開放位元線方式的記憶體裝置的圖；圖27A1、圖27B1、圖27A2和圖27B2是說明位元線與感測放大器的圖以及說明位元線的電位變化的圖；圖28是示出感測放大器的電路結構例的圖；圖29是示出感測放大器的工作例的圖；圖30是示出感測放大器的工作例的圖；圖31是示出感測放大器的工作例的圖；圖32是示出感測放大器的電路結構例的圖；圖33是示出感測放大器的工作例的圖；圖34是示出感測放大器的工作例的圖； 圖35是示出感測放大器的工作例的圖；圖36是示出半導體裝置的結構例的圖；圖37是示出半導體裝置的結構例的圖；圖38A至圖38C是說明電晶體的結構例的圖；圖39A至圖39C是說明電晶體的結構例的圖；圖40A至圖40C是說明電晶體的結構例的圖；圖41A至圖41C是說明電晶體的結構例的圖；圖42A至圖42C是說明電晶體的結構例的圖；圖43A至圖43C是說明電晶體的結構例的圖；圖44A和圖44B是說明電晶體的結構例的圖；圖45A至圖45C是說明電晶體的結構例的圖；圖46A至圖46C是說明電晶體的結構例的圖；圖47A至圖47C是說明電晶體的結構例的圖；圖48A至圖48C是說明電晶體的結構例的圖；圖49A至圖49C是說明電晶體的結構例的圖；圖50A至圖50C是說明電晶體的結構例的圖；圖51A和圖51B是說明電晶體的結構例的圖；圖52是說明商品的概念的圖；圖53A和圖53B是示出電子構件的例子的圖；圖54是示出電子裝置的例子的圖。
參照圖式對實施方式進行詳細說明。但是，本發明不侷限於以下說明， 而所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而有時省略其重複說明。
此外，為了便於對發明的理解，圖式等示出的各結構的位置、大小和範圍等有時不表示實際上的位置、大小和範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。例如，在實際的製程中，有時由於蝕刻等處理而層或光阻遮罩等被非意圖性地蝕刻，但是為了便於理解有時不反映於圖式中。
此外，尤其在俯視圖(也稱為平面圖)或透視圖等中，為了便於對發明的理解，有時省略部分組件的記載。此外，有時省略部分隱藏線等的記載。
本說明書等中的“第一”、“第二”等的序數詞是為了避免組件的混同而使用的，其並不表示製程順序或者層疊順序等的順序或次序。此外，關於本說明書等中不附加序數詞的術語，為了避免組件的混同在申請專利範圍中有時對該術語附加序數詞。注意，關於本說明書等中附加有序數詞的術語，在申請專利範圍中有時對該術語附加其他序數詞。注意，關於本說明書等中附加有序數詞的術語，在申請專利範圍中有時省略其序數詞。
此外，在本說明書等中，“電極”或“佈線”不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。
此外，在本說明書等中，“上”或“下”不侷限於組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，“絕緣層A上的電極B”不需要在絕緣層A上直接接觸地形成有電極B，也可以包括在絕緣層A與電極B之間包括其他組件的情況。
此外，由於“源極”及“汲極”的功能，例如在採用不同極性的電晶體時或在電路工作中電流的方向變化時等，根據工作條件等而相互調換，因此很難限定哪個是“源極”哪個是“汲極”。因此，在本說明書中，“源極”及“汲極”可以互相調換。
此外，在本說明書等中，當明確地記載為“X與Y連接”時，在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中還公開了圖式或文中所示的連接關係以外的連接關係。
此外，在本說明書等中，“電連接”包括隔著“具有某種電作用的物質”連接的情況。這裡，“具有某種電作用的元件”只要可以進行連接對象間的電信號的授受，就對其沒有特別的限制。因此，即便記載為“電連接”，在實際電路中有時存在沒有物理連接的部分而只是佈線延伸的情況。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。此外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者形成通道的區域中的源極與汲極相對的部分的長度。此外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
此外，根據電晶體的結構，有時形成通道的區域中的實際上的通道寬度(以下，也稱為“實效通道寬度”)和電晶體的俯視圖所示的通道寬度(以下，也稱為“外觀上的通道寬度”)不同。例如，在閘極電極覆蓋半導體層的側面的情況下，有時因為實效通道寬度大於外觀上的通道寬度，所以不能忽略其影響。例如，在微型且閘極電極覆蓋半導體的側面的電晶體中，有時形成在半導體的側面上的通道的比例增高。在此情況下，實效通道寬度大於外觀上的通道寬度。
在此情況下，有時難以藉由實測估計有效通道寬度。例如，為了根據設計值估計實效的通道寬度，需要預先知道半導體的形狀的假定。因此，當半導體的形狀不是準確地清楚時，難以準確地測量實效的通道寬度。
於是，在本說明書中，有時將外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、有效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
此外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時成為與使用實效的通道寬度進行計算時不同的值。
此外，半導體的“雜質”例如是構成半導體的主要成分之外的物質。例如，濃度小於0.1atomic%的元素可以說是雜質。有時由於包含雜質而半導體的DOS(Density of States：態密度)變高，載子移動率降低或結晶性降低等。當半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半導體的主要成分外的過渡金屬等。例如，有氫、鋰、鈉、矽、硼、磷、碳、氮等。在是氧化物半導體的情況下，有時水也作為雜質起作用。此外，在是氧化物半導體時，有時例如由於雜質的混入導致氧缺陷的產生。此外，在半導體是矽時，作為改變半導體的特性的雜質，例如有氧、 除了氫之外的第一族元素、第二族元素、第十三族元素、第十五族元素等。
此外，在本說明書中，“平行”是指在-10°以上且10°以下的角度的範圍中配置兩條直線的狀態。因此，也包括角度為-5°以上且5°以下的情況。此外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。此外，“垂直”或“正交”是指在80°以上且100°以下的角度的範圍中配置兩條直線的狀態。因此，也包括角度為85°以上且95°以下的情況。此外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的情況。
此外，在本說明書等中，除非特別敘述，在關於計數值或計量值提到“同一”、“相同”、“相等”或“均勻”(包括它們的同義詞)等的情況下，包括±20%的誤差。
此外，在本說明書等中，當在利用光微影法形成光阻遮罩之後進行蝕刻製程時，在沒有特別說明的情況下，在蝕刻製程結束之後去除該光阻遮罩。
此外，在本說明書等中，高電源電位VDD(也稱為“VDD”或“H電位”)是指比低電源電位VSS高的電位的電源電位。此外，低電源電位VSS(也稱為“VSS”或“L電位”)是指比高電源電位VDD低的電位的電源電位。此外，也可以將接地電位(也稱為“GND”或“GND電位”)用作VDD或VSS。例如，在VDD是接地電位時，VSS是低於接地電位的電位，在VSS是接地電位時，VDD是高於接地電位的電位。
此外，根據情況或狀態，可以互相調換“膜”和“層”。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”調換為“絕緣層”。
此外，除非特別敘述，本說明書等所示的電晶體為增強型(常關閉型)的場效應電晶體。此外，除非特別敘述，本說明書等所示的電晶體為n通道電晶體。由此，除非特別敘述，其臨界電壓(也稱為“Vth”)大於0V。
實施方式1
參照圖式對本發明的一個實施方式的記憶體裝置進行說明。
首先，說明折疊位元線方式的記憶體裝置及開放位元線方式的記憶體裝置。
圖26A是說明折疊位元線方式的記憶體裝置901的方塊圖。記憶體裝置901包括：包括以矩陣狀配置的記憶單元911的單元陣列921、多個字線、多個位元線及多個感測放大器SA。在記憶體裝置901中，多個位元線以在行方向(或列方向)上延伸的方式設置，多個字線以在列方向(或行方向)上延伸的方式設置。
多個字線各自與多個位元線對交叉。多個位元線包括多個位元線BL和多個位元線BLB。圖26A中示出三個位元線BL(位元線BL1至位元線BL3)和三個位元線BLB(位元線BLB1至位元線BLB3)。
在折疊位元線方式的記憶體裝置901中，位元線BL與位元線BLB交替設置。此外，由一個位元線BL與一個位元線BLB構成一個位元線對。在記憶體裝置901中，示出由位元線BL1與位元線BLB1構成的位元線對、由位元線BL2與位元線BLB2構成的位元線對以及由位元線BL3與位元線BLB3構成的位元線對。此外，一個感測放大器SA與一個位元線對電連接。
記憶單元911設置在字線與位元線的交點附近。但是，在一個位元線對中，與位元線BL電連接的記憶單元911、與位元線BLB電連接的記憶單元911不能與同一字線電連接。因此，在折疊位元線方式的記憶體裝置中，不能在所有的交點附近設置記憶單元。所以，難以實現記憶單元的高度積體化。
圖26B是說明開放位元線方式的記憶體裝置902的方塊圖。在開放位元線方式的記憶體裝置902中，位元線BL設置於單元陣列921a中，位元線BLB設置於單元陣列921b中。此外，單元陣列921a和單元陣列921b各設置有多個字線。
在開放位元線方式的記憶體裝置902中，位元線BL與位元線BLB設置在不同的單元陣列中並且各單元陣列中都設置有字線，所以可以在所有的交點附近設置記憶單元。由此，易於單元陣列的高度積體化。
感測放大器SA讀出記憶單元911所保持的資料。當利用字線選擇指定的記憶單元911時，被選擇的記憶單元911的資料被供應至位元線(位元線 BL或位元線BLB)，該位元線的電位發生變動。感測放大器SA放大位元線BL與位元線BLB的電位差並將其輸出。
圖27A1示出記憶體裝置901的位元線與感測放大器SA。圖27A2是示出位元線的電位變化的時序圖。
各位元線藉由寄生電容而電容耦合。例如，位元線BLB1與位元線BL2間存在寄生電容CpA。因此，當因資料寫入而使位元線BLB1的電位反相時，與其相鄰的位元線BL2的電位有時也發生變動。
參照圖27A2說明記憶體裝置901的誤動作。在期間T0，使位元線BL1及位元線BLB2為稍低於H電位的電位，並使位元線BLB1及位元線BL2為稍高於L電位的電位。在期間T1，當位元線BLB1被供應H電位時，藉由寄生電容CpA與位元線BLB1電容耦合的位元線BL2的電位也上升有時會變得高於位元線BLB2的電位。感測放大器SA將微弱的電位差放大，而使包括位元線BL2的位元線對讀出錯誤資料。也就是說，位元線BLB1的電位變動以雜訊的方式影響位元線BL2。
藉由使位元線BL2與位元線BLB2交叉可以減輕雜訊的影響。在本說明書等中，將包括位元線BL與位元線BLB的交叉部的位元線對稱作“交叉位元線對”。圖27B1是示出包括交叉位元線對的記憶體裝置901的位元線與感測放大器SA的圖。此外，圖27B2是示出交叉位元線對的電位變化的時序圖。
在圖27B1中，包括位元線BL2與位元線BLB2的位元線對為交叉位元線對。圖27B1所示的交叉位元線對包括三個交叉部931，位元線BL2的一部分、位元線BLB2的一部分與位元線BLB1相鄰。明確地說，位元線BL2的區域D1及區域D2、位元線BLB2的區域DB1及區域DB2與位元線BLB1相鄰。
如上所述，位元線BLB1與位元線BL2間存在寄生電容CpA。同樣地，將位元線BLB1與位元線BLB2間的寄生電容記作寄生電容CpB。寄生電容CpA的電容值與區域D1的長度和區域D2的長度的總和成正比。同樣地，寄生電容CpB的電容值與區域DB1的長度和區域DB2的長度的總和成正比。較佳為寄生電容CpA的電容值與寄生電容CpB的電容值相同。因此，較佳為位元線BL2的與位元線BLB1相鄰的區域的長度和(區域D1和區域D2的長度和)等於位元線BLB2的與位元線BLB1相鄰的區域的長度和(區域DB1和區域DB2的長度和)。
寄生電容CpA的電容值與與區域D1連接的記憶單元的個數及與區域D2連接的記憶單元的個數的總和成正比。同樣地寄生電容CpB的電容值與與區域DB1連接的記憶單元的個數和與區域DB2連接的記憶單元的個數的總和成正比。因此，較佳為與區域D1連接的記憶單元的個數和與區域D2連接的記憶單元的個數的總和等於與區域DB1連接的記憶單元的個數及與區域DB2連接的記憶單元的個數的總和。
參照圖27B2對交叉位元線對的電位變化進行說明。在期間T0，使位元線BL1及位元線BLB2為稍微低於H電位的電位，並使位元線BLB1及位 元線BL2為稍微高於L電位的電位。在期間T1，當位元線BLB1被供應H電位時，藉由寄生電容CpA與位元線BLB1電容耦合的位元線BL2的電位上升。此外，藉由寄生電容CpB與位元線BLB1電容耦合的位元線BLB2的電位也上升。因此，交叉位元線對中位元線BL2及位元線BLB2的電位都上升。因此，兩者的電位差即便受到雜訊的影響也幾乎不發生變化。
在折疊位元線方式的記憶體裝置中，藉由交替地設置交叉位元線對和非交叉位元線對，可以防止因雜訊引起的誤動作，由此可以提高記憶體裝置的可靠性。在開放位元線方式的記憶體裝置中，由於一個位元線對中的位元線BL和位元線BLB分別位於同一平面上的不同單元陣列中，所以無法實現交叉位元線對。
〈〈記憶體裝置100〉〉
圖1是示出本發明的一個實施方式的記憶體裝置100的結構例的方塊圖。
記憶體裝置100包括輸入輸出電路111(IO Circuit)、控制電路112(Controller)、I2C接收器113(I2C receiver)、設定暫存器114(Setting Register)、LVDS電路115、LVDS電路116、解碼器117(Decoder)以及存儲塊陣列210(Memory Block Array)。
此外，控制電路112具有暫存器118(Reg_r)及暫存器119(Reg_w)。此外，存儲塊陣列210具有n個(n為1以上的整數)存儲塊211(Memory Block)。在本說明書等中，以存儲塊211_1表示第一個存儲塊211，且以存 儲塊211_i表示第i個(i為1以上且n以下的整數)存儲塊211。
輸入輸出電路111具有進行與外部設備的信號傳遞的功能。記憶體裝置100的工作條件等由儲存在設定暫存器114中的設定參數決定。設定參數藉由輸出電路111及I2C接收器113被寫入設定暫存器114。此外，也可以根據目的或用途等省略I2C接收器113。
作為設定參數的一個例子，有更新工作的執行間隔或電路工作的工作時序等的指定資訊等。控制電路112具有處理設定參數及來自外部的指令信號並決定記憶體裝置100的工作模式的功能。控制電路112具有生成各種控制信號來控制記憶體裝置100整體的工作的功能。
此外，重設信號res、位址信號ADDR[16：0]、行位址選通信號RAS(Row Address Strobe)、列位址選通信號CAS(Column Address Strobe)、寫賦能信號WE(Write Enable)、資料寫入用時脈信號clk_t以及寫入資料WDATA[7：0]等從外部藉由輸出電路111輸入到控制電路112。資料寫入用時脈信號clk_t藉由傳送電路LVDS_rx輸入到控制電路112。
此外，資料讀出用時脈信號clk_w及讀出資料RDATA[7：0]從控制電路112輸入到輸入輸出電路111。資料讀出用時脈信號clk_w藉由傳送電路LVDS_tx輸入到輸入輸出電路111。傳送電路LVDS_rx及傳送電路LVDS_tx是根據低壓差動信號(LVDS：Low voltage differential signaling)規格工作的傳送電路。此外，也可以根據目的或用途等而省略傳送電路LVDS_rx及傳送電路LVDS_tx中的一個或兩個。
寫入資料WDATA[7：0]是與資料寫入用時脈信號clk_t同步傳送的並被儲存在控制電路112內的暫存器119中。控制電路112具有將儲存在暫存器119中的資料供應到存儲塊陣列210的功能。
此外，將從存儲塊陣列210讀出的資料作為讀出資料RDATA[7：0]儲存在控制電路112內的暫存器118中。控制電路112具有將讀出資料RDATA[7：0]與資料讀出用時脈信號clk_w同步傳送到輸入輸出電路111的功能。
此外，控制電路112具有輸出列位址信號C_ADDR、列選擇賦能信號CSEL_EN、資料閂鎖信號DLAT、全局寫賦能信號GW_EN、全局讀賦能信號GR_EN、全局讀出放大賦能信號GSA_EN、全局均衡賦能信號GEQ_ENB、局部讀出放大賦能信號LSA_EN、局部均衡賦能信號LEQ_ENB以及字線位址選擇信號WL_ADDR[7：0]等的功能。
列位址信號C_ADDR及列選擇賦能信號CSEL_EN輸入到解碼器117。
〈存儲塊〉
圖2A是示出存儲塊211_i(Memory Block)的結構例的方塊圖。圖2B是示出包括在存儲塊211_i中的局部感測放大器陣列214、單元陣列221a以及單元陣列221b的結構例的立體方塊圖。此外，在圖2B等中示出表示X方向、Y方向以及Z方向的箭頭。X方向、Y方向以及Z方向是彼此正交的方向。
存儲塊211_i包括字線驅動器212(WL Driver)、局部感測放大器驅動器213(LSA Driver)、局部感測放大器陣列214、全局感測放大器215(Global SA)、讀出寫入選擇器216(R/W Selector)、單元陣列221a(Cell Array)以及單元陣列221b(Cell Array)。
資料閂鎖信號DLAT、全局寫賦能信號GW_EN以及全局讀賦能信號GR_EN輸入到讀出寫入選擇器216。全局讀出放大賦能信號GSA_EN、全局均衡賦能信號GEQ_ENB輸入到全局感測放大器215。局部讀出放大賦能信號LSA_EN及局部均衡賦能信號LEQ_ENB輸入到局部感測放大器陣列214。字線位址選擇信號WL_ADDR[7：0]輸入到字線驅動器212。
局部感測放大器陣列214(Local Sense Amplifiers Array)具有配置為f行g列(f和g都是1以上的整數)的矩陣形狀的多個感測放大器127(Sense Amplifier)。在本說明書等中，以感測放大器127[1,1]表示第一行第一列的感測放大器127。此外，以感測放大器127[k,h]表示第k行第h列(k是1以上且f以下的整數，h是1以上且g以下的整數)的感測放大器127。
單元陣列221a重疊於局部感測放大器陣列214上，而單元陣列221b重疊於單元陣列221a上。藉由將單元陣列221a及單元陣列221b層疊在感測放大器陣列214上，可以縮短位元線的佈線長度。此外，藉由層疊單元陣列221a和單元陣列221b，可以提高記憶單元的安裝密度。
單元陣列221a具有配置為p行q列(p和q都是1以上的整數)的矩陣形狀的多個記憶單元10a。單元陣列221b具有配置為p行q列的矩陣形 狀的多個記憶單元10b。此外，單元陣列221a具有在X方向(行方向)上延伸的p個字線WLa(在圖2B中未圖示)。此外，單元陣列221b具有在X方向(行方向)上延伸的p個字線WLb(在圖2B中未圖示)。在本說明書等中，以字線WLa[j]表示第j個(j為1以上且p以下的整數)字線WLa，且以字線WLb[j]表示第j個字線WLb。
一個記憶單元10a與字線WLa中的任一個電連接，而一個記憶單元10b與字線WLb中的任一個電連接。
圖3和圖4是示出感測放大器127、記憶單元10a以及記憶單元10b的連接關係的立體方塊圖。圖3和圖4示出包括在存儲塊211中的局部感測放大器陣列214的一部分、單元陣列221a的一部分以及單元陣列221b的一部分。圖3和圖4所示的感測放大器127是2單元寬度型感測放大器。在本說明書等中，“2單元寬度型感測放大器”是指其X方向上的長度相當於大約兩個記憶單元的感測放大器。
圖3示出感測放大器127[k,h]、感測放大器127[k-1,h]、感測放大器127[k+1,h]以及與這些感測放大器127電連接的記憶單元10a及記憶單元10b。在圖3中，作為一個例子，示出一個感測放大器127與十二個記憶單元10a及十二個記憶單元10b電連接的情況。但是，電連接於一個感測放大器127的記憶單元10a及記憶單元10b的個數不侷限於此。
圖4是示出感測放大器127、記憶單元10a以及記憶單元10b的連接關係的立體方塊圖。圖4示出與感測放大器127[k,h]電連接的記憶單元及與感 測放大器127[k+1,h]電連接的記憶單元。在圖4中，省略了字線WLa和字線WLb的記載。此外，圖5示出感測放大器127[k,h]、感測放大器127[k+1,h]以及與其對應的位元線BL及位元線BLB。
一個感測放大器127與一個位元線對電連接。在包括在位元線對中的位元線BL及位元線BLB中，位元線BL與感測放大器127的節點ND電連接，而位元線BLB與感測放大器127的節點NDB電連接。感測放大器127具有放大位元線BL和位元線BLB的電位差的功能。
在本說明書等中，以位元線BL[k,h]表示與感測放大器127[k,h]電連接的位元線BL，且以位元線BLB[k,h]表示與感測放大器127[k,h]電連接的位元線BLB。此外，以節點ND[k,h]表示感測放大器127[k,h]的節點ND，且以節點NDB[k,h]表示感測放大器127[k,h]的節點NDB。
一個記憶單元10a與位元線BL中的任一個或位元線BLB中的任一個電連接。此外，一個記憶單元10b與位元線BL中的任一個或位元線BLB中的任一個電連接。
單元陣列221a包括：包括A個(A為1以上的整數)記憶單元10a的記憶單元群51a；包括B個(B為1以上的整數)記憶單元10a的記憶單元群52a；包括C個(C為1以上的整數)記憶單元10a的記憶單元群53a。
單元陣列221b包括：包括D個(D為1以上的整數)記憶單元10b的記憶單元群51b；包括E個(E為1以上的整數)記憶單元10b的記憶單元 群52b；包括F個(F為1以上的整數)記憶單元10b的記憶單元群53b。
包括在記憶單元群51a及記憶單元群53a中的記憶單元10a和包括在記憶單元群53b中的記憶單元10b都電連接於位元線BLB。
包括在記憶單元群51b及記憶單元群52b中的記憶單元10b和包括在記憶單元群52a中的記憶單元10a都電連接於位元線BL。
由此，位元線BL具有在單元陣列221a中電連接於記憶單元10a的區域和在單元陣列221b中電連接於記憶單元10b的區域。同樣，位元線BLB具有在單元陣列221a中電連接於記憶單元10a的區域和在單元陣列221b中電連接於記憶單元10b的區域。
在本說明書等中，以記憶單元群51a[k,h]表示藉由位元線BL[k,h]或位元線BLB[k,h]電連接於感測放大器127[k,h]的記憶單元群51a。此外，同樣表示記憶單元群52a、記憶單元群53a、記憶單元群51b、記憶單元群52b以及記憶單元群53b。
此外，當從X方向(行方向)看單元陣列221a時，記憶單元群51a[k+1,h]具有與記憶單元群52a[k,h]重疊的區域及與記憶單元群53a[k,h]重疊的區域。也就是說，當從X方向(行方向)看單元陣列221a時，位元線BLB[k+1,h]具有與位元線BL[k,h]重疊的區域及與位元線BLB[k,h]重疊的區域。
此外，當從Z方向看單元陣列221a時，記憶單元群51a[k+1,h]具有與記 憶單元群52a[k,h]相鄰的區域及與記憶單元群53a[k,h]相鄰的區域。也就是說，當從Z方向看單元陣列221a時，位元線BLB[k+1,h]具有與位元線BL[k,h]相鄰的區域及與位元線BLB[k,h]相鄰的區域。
此外，當從X方向(行方向)看單元陣列221b時，記憶單元群51b[k+1,h]具有與記憶單元群52b[k,h]重疊的區域及與記憶單元群53b[k,h]重疊的區域。也就是說，當從X方向(行方向)看單元陣列221b時，位元線BL[k+1,h]具有與位元線BL[k,h]重疊的區域及與位元線BLB[k,h]重疊的區域。
此外，當從Z方向看單元陣列221b時，記憶單元群51b[k+1,h]具有與記憶單元群52b[k,h]相鄰的區域及與記憶單元群53b[k,h]相鄰的區域。也就是說，當從Z方向看單元陣列221b時，位元線BL[k+1,h]具有與位元線BL[k,h]相鄰的區域及與位元線BLB[k,h]相鄰的區域。
位元線BL的寄生電容及位元線BLB的寄生電容根據電連接到各位元線的記憶單元的數量而變化。
此外，在單元陣列221a中，產生在位元線BL[k,h]和位元線BLB[k+1,h]之間的寄生電容Cpa1與產生在位元線BLB[k,h]和位元線BLB[k+1,h]之間的寄生電容Cpa2的電容值較佳為相等(參照圖5)。明確地說，寄生電容Cpa1的電容值較佳為寄生電容Cpa2的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。藉由使寄生電容Cpa1與寄生電容Cpa2的電容值相等或者接近，可以不易受雜訊的影響。
因此，較佳為記憶單元群52a[k,h]所具有的記憶單元10a的個數B與記憶單元群53a[k,h]所具有的記憶單元10a的個數C相同。明確地說，C較佳為B的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。
在此情況下，寄生電容Cpa1和寄生電容Cpa2分別相當於圖27B1所示的寄生電容CpA和寄生電容CpB中的一個和另一個。
此外，在單元陣列221b中，產生在位元線BL[k,h]和位元線BL[k+1,h]之間的寄生電容Cpb1與產生在位元線BLB[k,h]和位元線BL[k+1,h]之間的寄生電容Cpb2的電容值較佳為相等。明確地說，寄生電容Cpb1的電容值較佳為寄生電容Cpb2的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。藉由使寄生電容Cpb1與寄生電容Cpb2的電容值相等或者接近，可以不易受雜訊的影響。
因此，較佳為記憶單元群52b[k,h]所具有的記憶單元10b的個數E與記憶單元群53b[k,h]所具有的記憶單元10a的個數F相同。明確地說，F較佳為E的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。
在此情況下，寄生電容Cpb1和寄生電容Cpb2分別相當於圖27B1所示的寄生電容CpA和寄生電容CpB中的一個和另一個。
此外，位元線BL[k,h]有時從位元線BL[k+1,h]及位元線BLB[k+1,h]受雜 訊的影響。在此情況下，寄生電容Cpa1與寄生電容Cpb1的電容值較佳為相等。明確地說，寄生電容Cpa1的電容值較佳為寄生電容Cpb1的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。藉由使寄生電容Cpa1與寄生電容Cpb1的電容值相等或者接近，可以不易受雜訊的影響。
因此，較佳為記憶單元群52a[k,h]所具有的記憶單元10a的個數B與記憶單元群52b[k,h]所具有的記憶單元10b的個數E相同。明確地說，E較佳為B的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。
在此情況下，寄生電容Cpa1和寄生電容Cpb1分別相當於圖27B1所示的寄生電容CpA和寄生電容CpB中的一個和另一個。
此外，位元線BLB[k,h]有時從位元線BL[k+1,h]及位元線BLB[k+1,h]受雜訊的影響。在此情況下，寄生電容Cpa2與寄生電容Cpb2的電容值較佳為相等。明確地說，寄生電容Cpa2的電容值較佳為寄生電容Cpb2的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。藉由使寄生電容Cpa2與寄生電容Cpb2的電容值相等或者接近，可以不易受雜訊的影響。
因此，較佳為記憶單元群53a[k,h]所具有的記憶單元10a的個數C與記憶單元群53b[k,h]所具有的記憶單元10b的個數F相同。明確地說，F較佳為C的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較 佳為0.95倍以上且1.05倍以下。
在此情況下，寄生電容Cpa2和寄生電容Cpb2分別相當於圖27B1所示的寄生電容CpA和寄生電容CpB中的一個和另一個。
記憶單元群51a[k+1,h]所具有的記憶單元10a的個數A較佳為與記憶單元群52a[k,h]所具有的記憶單元10a的個數B及記憶單元群53a[k,h]所具有的記憶單元10a的個數C的總和相同。明確地說，B及C的總和較佳為A的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。
此外，記憶單元群52a[k,h]所具有的記憶單元10a的個數B與記憶單元群53a[k,h]所具有的記憶單元10a的個數C較佳為相同或者大致相同。明確地說，B較佳為C的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。
此外，記憶單元群52b[k,h]所具有的記憶單元10b的個數E與記憶單元群53b[k,h]所具有的記憶單元10b的個數F較佳為相同或者大致相同。明確地說，E較佳為F的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。
此外，記憶單元群51b[k+1,h]所具有的記憶單元10b的個數D較佳為與記憶單元群52b[k,h]所具有的記憶單元10b的個數E及記憶單元群53b[k,h]所具有的記憶單元10b的個數F的總和相同。明確地說，E及F的總和較佳 為D的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。
根據本發明的一個實施方式，可以在不設置由於交叉位元線對方式而產生的交叉部的狀態下得到與交叉位元線對方式同樣的降低雜訊的效果。也就是說，可以提高記憶體裝置100的可靠性和記憶單元的安裝密度。
[記憶單元]
圖6A示出能夠用於記憶單元10a及記憶單元10b的電路結構例。記憶單元10a及記憶單元10b包括電晶體M1和電容元件CA。電晶體M1包括前閘極(有時簡稱為閘極)及背閘極。背閘極以由其及閘極夾著半導體層的通道形成區的方式配置。藉由改變背閘極的電位，可以改變電晶體的臨界電壓。背閘極的電位可以與閘極相等，也可以為接地電位GND等的任意的固定電位。
電晶體M1的源極或汲極的一個與電容元件CA的一個電極電連接，電晶體M1的源極或汲極的另一個與位元線BL或位元線BLB電連接，電晶體M1的閘極與字線WLa或字線WLb電連接，電晶體M1的背閘極與佈線BGL電連接。電容元件CA的另一個電極與佈線CAL電連接。
佈線CAL是用來對電容元件CA的另一個電極施加規定的電位的佈線。在進行資料的寫入時以及資料的讀出時，較佳為對佈線CAL施加低位準電位(有時也稱作參考電位)。
佈線BGL是用來對電晶體M1的背閘極施加電位的佈線。藉由對佈線BGL施加任意的電位，可以增大或減少電晶體M1的臨界電壓。
資料的寫入及讀出藉由如下方法進行：對字線WLa及/或字線WLb供應使電晶體M1變為導通狀態的電位來使電晶體M1變為導通狀態，由此使位元線BL或位元線BLB與電容元件CA的一個電極電連接。
圖6B所示的電路結構例可以用於記憶單元10a及記憶單元10b。在圖6B所示的電路結構例中，電晶體M1的背閘極與字線WLa或字線WLb電連接而不與佈線BGL電連接。藉由採用該結構，可以將與電晶體M1的閘極相同的電位施加到電晶體M1的背閘極，由此當電晶體M1為導通狀態時可以增加流過電晶體M1的源極與汲極間的電流(通態電流)。
此外，電晶體M1也可以為單閘極結構的電晶體，也就是說不具有背閘極的電晶體。圖6C示出作為電晶體M1使用單閘極結構的電晶體時的電路結構例。圖6C所示的電晶體M1由於不具有背閘極，由此可以縮短記憶單元的製程。
此外，作為電晶體M1較佳為使用作為通道將形成於其中的半導體層使用氧化物半導體的電晶體(也稱為“OS電晶體”)。例如，作為通道將形成於其中的半導體層，可以使用含有銦、元素M(元素M為鋁、鎵、釔或錫)和鋅中的任意一個的氧化物半導體。尤其是，作為OS電晶體的半導體層較佳為使用由銦、鎵、鋅構成的氧化物半導體。
使用含有銦、鎵、鋅的氧化物半導體的OS電晶體具有關態電流極小的特性。藉由作為電晶體M1使用OS電晶體，可以使電晶體M1的洩漏電流變得非常低。也就是說，可以利用電晶體M1長時間地保持寫入資料，由此可以減少記憶單元的更新頻率。或者，可以無需進行記憶單元的更新工作。此外，由於洩漏電流非常低，所以可以對記憶單元保持多值資料或類比資料。
在此，對電晶體的電特性之一的Id-Vg特性的溫度依賴性進行說明。圖7A及圖7B示出電晶體的電特性之一的Id-Vg特性的一個例子。Id-Vg特性表示相對於閘極電壓(Vg)的變化的汲極電流(Id)的變化。圖7A及圖7B的橫軸以線性標度示出Vg。此外，圖7A及圖7B的縱軸以對數標度示出Id。
圖7A示出OS電晶體的Id-Vg特性。圖7B示出在被形成通道的半導體層中使用矽的電晶體(也稱為“Si電晶體”)的Id-Vg特性。注意，圖7A和圖7B都示出n通道型電晶體的Id-Vg特性。
OS電晶體和Si電晶體都具有如下特性：溫度越高，Vth越向負方向漂移；溫度越高，次臨界擺幅越增大。其結果是，溫度越高，Vg為0V時的Id(也稱為“截止電流”)增大。
OS電晶體即使在高溫下工作，關態電流也不易增加(參照圖7A)。此外，OS電晶體隨著工作溫度的上升，通態電流增加。另一方面，Si電晶體隨著溫度的上升，關態電流增加，通態電流下降(參照圖7B)。
如圖7A所示，藉由將Vg設定為負電壓，可以降低OS電晶體在高溫下的關態電流。由此，藉由使用OS電晶體作為電晶體M1，即使在高溫下工作也可以降低包括電晶體M1的半導體裝置整體的功耗。
在本說明書等中，將使用OS電晶體的DRAM稱為DOSRAM(Dynamic Oxide Semiconductor Random Access Memory：動態氧化物半導體隨機存取記憶體)。藉由作為電晶體M1使用OS電晶體，可以構成DOSRAM。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式2
在本實施方式中，說明上述實施方式所示的存儲塊211的變形例。在本實施方式中沒有說明的部分，可以參照上述實施方式。
如上所述，藉由層疊單元陣列221a和單元陣列221b，可以將記憶單元的安裝密度增加一倍。但是，因為電連接於感測放大器127的記憶單元的總和也增加了一倍，所以產生在位元線BL及位元線BLB中的寄生電容也增加。該寄生電容成為感測放大器127的負載，由此該寄生電容的增加有可能會成為感測放大器127的不穩定工作或記憶體裝置100的工作速度降低的原因之一。
〈結構例〉
在本實施方式中，參照圖8說明降低產生在位元線BL及位元線BLB 中的寄生電容的結構。在圖8中，示出局部感測放大器陣列214的一部分、單元陣列221a的一部分以及單元陣列221b的一部分。
在圖8所示的結構中，設置有第一位元線BLf及第二位元線BLs代替位元線BL，且設置有第一位元線BLBf及第二位元線BLBs代替位元線BLB。也就是說，位元線BL被分割成第一位元線BLf及第二位元線BLs，而位元線BLB被分割成第一位元線BLBf及第二位元線BLBs。
在本實施方式等中，以第一位元線BLf[k,h]表示與感測放大器127[k,h]電連接的第一位元線BLf。第二位元線BLs、第一位元線BLBf以及第二位元線BLBs也與此同樣。
此外，在感測放大器127中設置有開關231至開關234。在本實施方式等中，以開關231[k,h]表示感測放大器127[k,h]所具有的開關231。開關232至開關234也與此同樣。
第一位元線BLf[k,h]與包含在記憶單元群52a[k,h]中的記憶單元10a及包含在記憶單元群52b[k,h]中的記憶單元10b電連接。此外，第一位元線BLf[k,h]藉由開關231[k,h]電連接於節點ND[k,h]。圖8中沒有明確示出記憶單元群，有關記憶單元群可以參照圖4。
第二位元線BLs[k,h]與包含在記憶單元群51b[k,h]中的記憶單元10b電連接。此外，第二位元線BLs[k,h]藉由開關232[k,h]電連接於節點ND[k,h]。
第一位元線BLBf[k,h]與包含在記憶單元群53a[k,h]中的記憶單元10a及包含在記憶單元群53b[k,h]中的記憶單元10b電連接。此外，第一位元線BLBf[k,h]藉由開關233[k,h]電連接於節點NDB[k,h]。
第二位元線BLBs[k,h]與包含在記憶單元群51a[k,h]中的記憶單元10a電連接。此外，第二位元線BLBs[k,h]藉由開關234[k,h]電連接於節點NDB[k,h]。
作為開關231至開關234等，例如可以使用電開關或機械開關等。例如，作為開關231至開關234等，可以使用電晶體或MEMS等。在使用電晶體作為開關的情況下，對該電晶體的極性沒有特別的限制。
作為開關231至開關234等，也可以使用組合多個電晶體而成的邏輯電路。例如，作為邏輯電路，可以使用互補型邏輯電路(使用N通道型電晶體及P通道型電晶體的邏輯電路)。
〈工作例〉
例如，當對包含在記憶單元群51a[k,h]中的記憶單元10a及包含在記憶單元群51b[k,h]中的記憶單元10b中的任意個進行資料寫入或讀出時，使開關231[k,h]及開關233[k,h]成為關閉狀態(非導通狀態)，並使開關232[k,h]及開關234[k,h]成為開啟狀態(導通狀態)(參照圖9)。
換言之，當選擇字線WLa[j-6]至字線WLa[j-1]及字線WLb[j-6]至字線WLb[j-1]中的任意個時，使開關231[k,h]及開關233[k,h]成為關閉狀態，並使開關232[k,h]及開關234[k,h]成為開啟狀態。
此外，例如，當對包含在記憶單元群52a[k,h]中的記憶單元10a、包含在記憶單元群52b[k,h]中的記憶單元10b、包含在記憶單元群53a[k,h]中的記憶單元10a以及包含在記憶單元群53b[k,h]中的記憶單元10b中的任意個進行資料寫入或讀出時，使開關232[k,h]及開關234[k,h]成為關閉狀態，並使開關231[k,h]及開關233[k,h]成為開啟狀態(參照圖10)。
換言之，當選擇字線WLa[j]至字線WLa[j+5]及字線WLb[j]至字線WLb[j+5]中的任意個時，使開關232[k,h]及開關234[k,h]成為關閉狀態，並使開關231[k,h]及開關233[k,h]成為開啟狀態。
此外，實際上，因為儲存與被選擇的字線WL(字線WLa及字線WLb中的任一個)電連接的所有記憶單元的資料，所以需要使電連接於這些記憶單元的所有感測放大器127工作。在本實施方式中，當字線WLa[j]至字線WLa[j+5]及字線WLb[j]至字線WLb[j+5]中的任意個被選擇時，需要使配置在第k行的所有感測放大器127及配置在第k+1行的所有感測放大器127工作。
圖11示出當字線WLa[j]至字線WLa[j+5]及字線WLb[j]至字線WLb[j+5]中的任意個被選擇時在使感測放大器127[k,h]工作的同時使感測放大器127[k+1,h]工作的情況。明確地說，使感測放大器127[k,h]所具有的開關232[k,h]及開關234[k,h]成為關閉狀態，使開關231[k,h]及開關233[k,h]成為開啟狀態，使感測放大器127[k+1,h]所具有的開關231[k+1,h]及開關233[k+1,h]成為關閉狀態，使開關232[k+1,h]及開關234[k+1,h]成為開啟狀態。
藉由分割位元線BL及位元線BLB並根據所選擇的字線WL(字線WLa及字線WLb)的位址控制開關231至開關234的開啟狀態和關閉狀態，可以降低成為感測放大器127的負載的寄生電容。在本實施方式中，可以使成為感測放大器127的負載的寄生電容半減。
此外，開關231至開關234的工作可以被局部感測放大器驅動器213控制。
根據本發明的一個實施方式，可以提高感測放大器工作的穩定性。由此，可以提高記憶體裝置100的可靠性。此外，根據本發明的一個實施方式，可以提高感測放大器127的工作速度。由此，可以提高記憶體裝置100的工作速度。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式3
在本實施方式中，作為存儲塊211的變形例，說明作為4單元寬度型感測放大器127的感測放大器127A、記憶單元10a以及記憶單元10b的連接例子。在本說明書等中，“4單元寬度型感測放大器”是指其X方向上的長度相當於大約四個記憶單元的感測放大器。
此外，為了避免重複說明，下面主要對與上述實施方式不同的內容進 行說明。在本實施方式中沒有說明的部分，可以參照上述實施方式。
[結構例]
圖12及圖13是示出感測放大器127A、記憶單元10a以及記憶單元10b的連接關係的立體方塊圖。與感測放大器127同樣，以感測放大器127A[k,h]表示第k行第h列的感測放大器127A。
圖12示出感測放大器127A[k-2,h]、感測放大器127A[k-1,h]、感測放大器127A[k,h]、感測放大器127A[k+1,h]、感測放大器127A[k+2,h]、感測放大器127A[k+3,h]以及與這些感測放大器127A中的任意個電連接的記憶單元。
在圖12中，作為一個例子，示出一個感測放大器127A與十二個記憶單元10a及十二個記憶單元10b電連接的情況。但是，電連接於一個感測放大器127A的記憶單元10a及記憶單元10b的個數不侷限於此。
圖13是示出感測放大器127A、記憶單元10a以及記憶單元10b的連接關係的立體方塊圖。圖13示出與感測放大器127A[k,h]至感測放大器127A[k+3,h]中的任意個電連接的記憶單元。在圖13中，省略了字線WLa和字線WLb的記載。圖14是圖13所示的部分281的放大圖。圖15A和圖15B是從Z方向看單元陣列221b的一部分的圖。此外，圖16示出感測放大器127A[k,h]至感測放大器127A[k+3,h]以及與其對應的位元線BL及位元線BLB。
一個感測放大器127A與一個位元線對電連接。在包括在位元線對中的 位元線BL及位元線BLB中，位元線BL與感測放大器127A的節點ND電連接，而位元線BLB與感測放大器127A的節點NDB電連接。感測放大器127A具有放大讀出位元線BL和位元線BLB的電位差的功能。
與上述實施方式同樣，在本實施方式中，以記憶單元群51a[k,h]表示藉由位元線BL[k,h]或位元線BLB[k,h]電連接於感測放大器127A[k,h]的記憶單元群51a。此外，同樣表示記憶單元群52a、記憶單元群53a、記憶單元群51b、記憶單元群52b以及記憶單元群53b。
此外，在圖13及圖14中，當從X方向(行方向)看單元陣列221a時，記憶單元群51a[k+2,h]具有與記憶單元群52a[k,h]重疊的區域及與記憶單元群53a[k,h]重疊的區域。也就是說，當從X方向(行方向)看單元陣列221a時，位元線BLB[k+2,h]具有與位元線BL[k,h]重疊的區域及與位元線BLB[k,h]重疊的區域。
此外，當從X方向(行方向)看單元陣列221a時，記憶單元群51a[k+3,h]具有與記憶單元群52a[k+1,h]重疊的區域及與記憶單元群53a[k+1,h]重疊的區域。也就是說，當從X方向(行方向)看單元陣列221a時，位元線BLB[k+3,h]具有與位元線BL[k+1,h]重疊的區域及與位元線BLB[k+1,h]重疊的區域。
此外，當從X方向(行方向)看單元陣列221a時，記憶單元群51a[k+2,h]具有與記憶單元群52a[k,h]及記憶單元群52a[k+1,h]重疊的區域及與記憶單元群53a[k,h]及記憶單元群53a[k+1,h]重疊的區域。
此外，當從X方向(行方向)看單元陣列221a時，記憶單元群51a[k+3,h]具有與記憶單元群52a[k,h]及記憶單元群52a[k+1,h]重疊的區域及與記憶單元群53a[k,h]及記憶單元群53a[k+1,h]重疊的區域。
此外，當從Z方向看單元陣列221a時，記憶單元群51a[k+2,h]具有與記憶單元群52a[k,h]相鄰的區域及與記憶單元群53a[k,h]相鄰的區域。也就是說，當從Z方向看單元陣列221a時，位元線BLB[k+2,h]具有與位元線BL[k,h]相鄰的區域及與位元線BLB[k,h]相鄰的區域。
此外，當從Z方向看單元陣列221a時，記憶單元群51a[k+3,h]具有與記憶單元群52a[k+1,h]相鄰的區域及與記憶單元群53a[k+1,h]相鄰的區域。也就是說，當從Z方向看單元陣列221a時，位元線BLB[k+3,h]具有與位元線BL[k+1,h]相鄰的區域及與位元線BLB[k+1,h]相鄰的區域。
此外，當從Z方向看單元陣列221a時，記憶單元群52a[k+1,h]與記憶單元群52a[k,h]隔著記憶單元群51a[k+2,h]相鄰。此外，記憶單元群53a[k+1,h]與記憶單元群53a[k,h]隔著記憶單元群51a[k+2,h]相鄰。
此外，在圖13及圖14中，當從X方向(行方向)看單元陣列221b時，記憶單元群51b[k+2,h]具有與記憶單元群52b[k,h]重疊的區域及與記憶單元群53b[k,h]重疊的區域。也就是說，當從X方向(行方向)看單元陣列221b時，位元線BLB[k+2,h]具有與位元線BL[k,h]重疊的區域及與位元線BLB[k,h]重疊的區域。
此外，當從X方向(行方向)看單元陣列221b時，記憶單元群51b[k+3,h]具有與記憶單元群52b[k+1,h]重疊的區域及與記憶單元群53b[k+1,h]重疊的區域。也就是說，當從X方向(行方向)看單元陣列221b時，位元線BL[k+3,h]具有與位元線BL[k+1,h]重疊的區域及與位元線BLB[k+1,h]重疊的區域。
此外，當從X方向(行方向)看單元陣列221b時，記憶單元群51b[k+2,h]具有與記憶單元群52b[k,h]及記憶單元群52b[k+1,h]重疊的區域及與記憶單元群53b[k,h]及記憶單元群53b[k+1,h]重疊的區域。
此外，當從X方向(行方向)看單元陣列221b時，記憶單元群51b[k+3,h]具有與記憶單元群52b[k,h]及記憶單元群52b[k+1,h]重疊的區域及與記憶單元群53b[k,h]及記憶單元群53b[k+1,h]重疊的區域。
此外，當從Z方向看單元陣列221b時，記憶單元群51b[k+2,h]具有與記憶單元群52b[k,h]相鄰的區域及與記憶單元群53b[k,h]相鄰的區域。也就是說，當從Z方向看單元陣列221b時，位元線BL[k+2,h]具有與位元線BL[k,h]相鄰的區域及與位元線BLB[k,h]相鄰的區域。
此外，當從Z方向看單元陣列221b時，記憶單元群51b[k+3,h]具有與記憶單元群52b[k+1,h]相鄰的區域及與記憶單元群53b[k+1,h]相鄰的區域。也就是說，當從Z方向看單元陣列221b時，位元線BL[k+3,h]具有與位元線BL[k+1,h]相鄰的區域及與位元線BLB[k+1,h]相鄰的區域。
此外，當從Z方向看單元陣列221b時，記憶單元群52b[k+1,h]與記憶 單元群52b[k,h]隔著記憶單元群51b[k+2,h]相鄰。此外，記憶單元群53b[k+1,h]與記憶單元群53b[k,h]隔著記憶單元群51b[k+2,h]相鄰。
圖15A和圖15B是從Z方向看單元陣列221b的一部分的圖。圖15A示出記憶單元群51b[k+2,h]、記憶單元群52b[k+2,h]、記憶單元群53b[k+2,h]、記憶單元群51b[k+3,h]、記憶單元群52b[k+3,h]以及記憶單元群53b[k+3,h]。圖15B示出記憶單元群51b[k,h]、記憶單元群52b[k,h]、記憶單元群53b[k,h]、記憶單元群51b[k+1,h]、記憶單元群52b[k+1,h]以及記憶單元群53b[k+1,h]。此外，以虛線表示其他記憶單元10b。
在本實施方式中，記憶單元群51b、記憶單元群52b以及記憶單元群53b沿X方向全部都排在同一方向上。明確地說，在圖15A和圖15B中，以X方向為橫軸從左依次排列記憶單元群51b、記憶單元群52b以及記憶單元群53b。雖然未圖示，但同樣排列記憶單元群51a、記憶單元群52a以及記憶單元群53a。
位元線BL的寄生電容及位元線BLB的寄生電容根據電連接到各位元線的記憶單元的數量而變化。如上述實施方式所述，位元線BL的寄生電容與位元線BLB的寄生電容較佳為相等。藉由將它們的電容值設定為相等或接近，可以進一步減少雜訊的影響。至於其詳細說明，可以參照上述實施方式即可。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式4
在本實施方式中，說明實施方式3所示的存儲塊211的變形例。在本實施方式中沒有說明的部分，可以參照上述實施方式。
如上述實施方式所說明，藉由層疊單元陣列221a和單元陣列221b，可以將記憶單元的安裝密度增加一倍。但是，因為電連接於感測放大器127A的記憶單元的總和也增加了一倍，所以產生在位元線BL及位元線BLB中的寄生電容也增加。該寄生電容成為感測放大器127A的負載，由此該寄生電容的增加有可能會成為感測放大器127A的不穩定工作或記憶體裝置100的工作速度降低的原因之一。
〈結構例〉
在本實施方式中，參照圖17和圖18說明降低產生在位元線BL及位元線BLB中的寄生電容的結構。在圖17中，示出局部感測放大器陣列214的一部分、單元陣列221a的一部分以及單元陣列221b的一部分。圖18是圖17所示的部分282的放大圖。
如圖17所示，設置有第一位元線BLf及第二位元線BLs代替位元線BL，且設置有第一位元線BLBf及第二位元線BLBs代替位元線BLB。也就是說，位元線BL被分割成第一位元線BLf及第二位元線BLs，而位元線BLB被分割成第一位元線BLBf及第二位元線BLBs。
與上述實施方式同樣，在本實施方式中，以第一位元線BLf[k,h]表示與 感測放大器127A[k,h]電連接的第一位元線BLf。第二位元線BLs、第一位元線BLBf以及第二位元線BLBs也與此同樣。
此外，在感測放大器127A中設置有開關231至開關234。與上述實施方式同樣，以開關231[k,h]表示感測放大器127A[k,h]所具有的開關231。開關232至開關234也與此同樣。
第一位元線BLf[k,h]與包含在記憶單元群52a[k,h]中的記憶單元10a及包含在記憶單元群52b[k,h]中的記憶單元10b電連接。此外，第一位元線BLf[k,h]藉由開關231[k,h]電連接於節點ND[k,h]。雖然在圖17和圖18中沒有明確示出記憶單元群，但是有關記憶單元群可以參照圖13和圖14。
第二位元線BLs[k,h]與包含在記憶單元群51b[k,h]中的記憶單元10b電連接。此外，第二位元線BLs[k,h]藉由開關232[k,h]電連接於節點ND[k,h]。
第一位元線BLBf[k,h]與包含在記憶單元群53a[k,h]中的記憶單元10a及包含在記憶單元群53b[k,h]中的記憶單元10b電連接。此外，第一位元線BLBf[k,h]藉由開關233[k,h]電連接於節點NDB[k,h]。在圖17和圖18中，開關233[k,h]雖然設置在感測放大器127A[k+1，h]中，但也可以設置在感測放大器127A[k,h]中。
第二位元線BLBs[k,h]與包含在記憶單元群51a[k,h]中的記憶單元10a電連接。此外，第二位元線BLBs[k,h]藉由開關234[k,h]電連接於節點NDB[k,h]。
此外，第一位元線BLf[k+1,h]與包含在記憶單元群52a[k+1,h]中的記憶單元10a及包含在記憶單元群52b[k+1,h]中的記憶單元10b電連接。此外，第一位元線BLf[k+1,h]藉由開關231[k+1,h]電連接於節點ND[k+1,h]。
第二位元線BLs[k+1,h]與包含在記憶單元群51b[k+1,h]中的記憶單元10b電連接。此外，第二位元線BLs[k+1,h]藉由開關232[k+1,h]電連接於節點ND[k+1,h]。
第一位元線BLBf[k+1,h]與包含在記憶單元群53a[k+1,h]中的記憶單元10a及包含在記憶單元群53b[k+1,h]中的記憶單元10b電連接。此外，第一位元線BLBf[k+1,h]藉由開關233[k+1,h]電連接於節點NDB[k+1,h]。
第二位元線BLBs[k+1,h]與包含在記憶單元群51a[k+1,h]中的記憶單元10a電連接。此外，第二位元線BLBs[k+1,h]藉由開關234[k+1,h]電連接於節點NDB[k+1,h]。
第一位元線BLf[k+2,h]與包含在記憶單元群52a[k+2,h]中的記憶單元10a及包含在記憶單元群52b[k+2,h]中的記憶單元10b電連接。此外，第一位元線BLf[k+2,h]藉由開關231[k+2,h]電連接於節點ND[k+2,h]。
第二位元線BLs[k+2,h]與包含在記憶單元群51b[k+2,h]中的記憶單元10b電連接。此外，第二位元線BLs[k+2,h]藉由開關232[k+2,h]電連接於節點ND[k+2,h]。
第一位元線BLBf[k+2,h]與包含在記憶單元群53a[k+2,h]中的記憶單元10a及包含在記憶單元群53b[k+2,h]中的記憶單元10b電連接。此外，第一位元線BLBf[k+2,h]藉由開關233[k+2,h]電連接於節點NDB[k+2,h]。在圖17和圖18中，開關233[k+2,h]雖然設置在感測放大器127A[k+3，h]中，但也可以設置在感測放大器127A[k+2,h]中。
此外，第一位元線BLf[k+3,h]與包含在記憶單元群52a[k+3,h]中的記憶單元10a及包含在記憶單元群52b[k+3,h]中的記憶單元10b電連接。此外，第一位元線BLf[k+3,h]藉由開關231[k+3,h]電連接於節點ND[k+3,h]。
第二位元線BLs[k+3,h]與包含在記憶單元群51b[k+3,h]中的記憶單元10b電連接。此外，第二位元線BLs[k+3,h]藉由開關232[k+3,h]電連接於節點ND[k+3,h]。
第一位元線BLBf[k+3,h]與包含在記憶單元群53a[k+3,h]中的記憶單元10a及包含在記憶單元群53b[k+3,h]中的記憶單元10b電連接。此外，第一位元線BLBf[k+3,h]藉由開關233[k+3,h]電連接於節點NDB[k+3,h]。
第二位元線BLBs[k+3,h]與包含在記憶單元群51a[k+3,h]中的記憶單元10a電連接。此外，第二位元線BLBs[k+3,h]藉由開關234[k+3,h]電連接於節點NDB[k+3,h]。在圖17中，開關234[k+3,h]雖然設置在感測放大器127A[k+2，h]中，但也可以設置在感測放大器127A[k+3,h]中。
作為開關231至開關234等，例如可以使用電開關或機械開關等。例如， 作為開關231至開關234等，可以使用電晶體或MEMS等。在使用電晶體作為開關的情況下，對該電晶體的極性沒有特別的限制。
作為開關231至開關234等，也可以使用組合多個電晶體而成的邏輯電路。例如，作為邏輯電路，可以使用互補型邏輯電路(使用N通道型電晶體及P通道型電晶體的邏輯電路)。
為了理解用來進行資料寫入或讀出的記憶單元選擇工作，可以參照實施方式2。由此，在本實施方式中省略詳細的說明。
藉由分割位元線BL及位元線BLB並根據所選擇的字線WL(字線WLa及字線WLb)的位址控制開關231至開關234的開啟狀態和關閉狀態，可以降低成為感測放大器127的負載的寄生電容。在本實施方式中，可以使成為感測放大器127的負載的寄生電容半減。
根據本發明的一個實施方式，可以提高感測放大器工作的穩定性。由此，可以提高記憶體裝置100的可靠性。此外，根據本發明的一個實施方式，可以提高感測放大器127的工作速度。由此，可以提高記憶體裝置100的工作速度。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式5
在本實施方式中，說明實施方式4所示的存儲塊211的變形例。在本實施方式中沒有說明的部分，可以參照上述實施方式。
〈結構例〉
在圖19中，示出局部感測放大器陣列214的一部分、單元陣列221a的一部分以及單元陣列221b的一部分。圖20是圖19所示的部分283的放大圖。此外，圖21是圖19所示的部分284的放大圖。
此外，圖22是示出感測放大器127A、記憶單元10a以及記憶單元10b的連接關係的立體方塊圖。在圖22中，省略了圖19中的字線WLa和字線WLb的記載。圖23是圖22所示的部分285的放大圖。此外，圖24A和圖24B是從Z方向看單元陣列221b的一部分的圖。此外，圖25示出感測放大器127A[k-1,h]至感測放大器127A[k+3,h]以及與其對應的位元線BL及位元線BLB。
第一位元線BLf[k,h]與包含在記憶單元群52a[k,h]中的記憶單元10a及包含在記憶單元群52b[k,h]中的記憶單元10b電連接。此外，第一位元線BLf[k,h]藉由開關231[k,h]電連接於節點ND[k,h]。雖然在圖19、圖20以及圖21中沒有明確示出記憶單元群，但是有關記憶單元群可以參照圖22和圖23。
第二位元線BLs[k,h]與包含在記憶單元群51b[k,h]中的記憶單元10b電連接。此外，第二位元線BLs[k,h]藉由開關232[k,h]電連接於節點ND[k,h]。
第一位元線BLBf[k,h]與包含在記憶單元群53a[k,h]中的記憶單元10a及 包含在記憶單元群53b[k,h]中的記憶單元10b電連接。此外，第一位元線BLBf[k,h]藉由開關233[k,h]電連接於節點NDB[k,h]。在圖19和圖20中，開關233[k,h]雖然設置在感測放大器127A[k+1，h]中，但也可以設置在感測放大器127A[k,h]中。
第二位元線BLBs[k,h]與包含在記憶單元群51a[k,h]中的記憶單元10a電連接。此外，第二位元線BLBs[k,h]藉由開關234[k,h]電連接於節點NDB[k,h]。
此外，第一位元線BLf[k+1,h]與包含在記憶單元群52a[k+1,h]中的記憶單元10a及包含在記憶單元群52b[k+1,h]中的記憶單元10b電連接。此外，第一位元線BLf[k+1,h]藉由開關231[k+1,h]電連接於節點ND[k+1,h]。在圖19和圖20中，開關231[k+1,h]雖然設置在感測放大器127A[k，h]中，但也可以設置在感測放大器127A[k+1,h]中。
第二位元線BLs[k+1,h]與包含在記憶單元群51b[k+1,h]中的記憶單元10b電連接。此外，第二位元線BLs[k+1,h]藉由開關232[k+1,h]電連接於節點ND[k+1,h]。
第一位元線BLBf[k+1,h]與包含在記憶單元群52a[k+1,h]中的記憶單元10a及包含在記憶單元群52b[k+1,h]中的記憶單元10b電連接。此外，第一位元線BLBf[k+1,h]藉由開關233[k+1,h]電連接於節點NDB[k+1,h]。
第二位元線BLBs[k+1,h]與包含在記憶單元群51a[k+1,h]中的記憶單元10a電連接。此外，第二位元線BLBs[k+1,h]藉由開關234[k+1,h]電連接於節 點NDB[k+1,h]。
第一位元線BLf[k-1,h]與包含在記憶單元群52a[k-1,h]中的記憶單元10a及包含在記憶單元群52b[k-1,h]中的記憶單元10b電連接。此外，第一位元線BLf[k-1,h]藉由開關231[k-1,h]電連接於節點ND[k,h]。
第二位元線BLs[k-1,h]與包含在記憶單元群51b[k-1,h]中的記憶單元10b電連接。此外，第二位元線BLs[k-1,h]藉由開關232[k-1,h]電連接於節點ND[k-1,h]。
第一位元線BLBf[k-1,h]與包含在記憶單元群53a[k-1,h]中的記憶單元10a及包含在記憶單元群53b[k-1,h]中的記憶單元10b電連接。此外，第一位元線BLBf[k-1,h]藉由開關233[k-1,h]電連接於節點NDB[k-1,h]。在圖19和圖21中，開關233[k-1,h]雖然設置在感測放大器127A[k-2，h]中，但也可以設置在感測放大器127A[k-1,h]中。
第二位元線BLBs[k-1,h]與包含在記憶單元群51a[k-1,h]中的記憶單元10a電連接。此外，第二位元線BLBs[k-1,h]藉由開關234[k-1,h]電連接於節點NDB[k-1,h]。
此外，第一位元線BLf[k+2,h]與包含在記憶單元群52a[k+2,h]中的記憶單元10a及包含在記憶單元群52b[k+2,h]中的記憶單元10b電連接。此外，第一位元線BLf[k+2,h]藉由開關231[k+2,h]電連接於節點ND[k+2,h]。在圖19中，開關231[k+2,h]雖然設置在感測放大器127A[k+3，h]中，但也可以設置 在感測放大器127A[k+2,h]中。
第二位元線BLs[k+2,h]與包含在記憶單元群51b[k+2,h]中的記憶單元10b電連接。此外，第二位元線BLs[k+2,h]藉由開關232[k+2,h]電連接於節點ND[k+2,h]。
第一位元線BLBf[k+2,h]與包含在記憶單元群52a[k+2,h]中的記憶單元10a及包含在記憶單元群52b[k+2,h]中的記憶單元10b電連接。此外，第一位元線BLBf[k+2,h]藉由開關233[k+2,h]電連接於節點NDB[k+1,h]。
第二位元線BLBs[k+2,h]與包含在記憶單元群51a[k+2,h]中的記憶單元10a電連接。此外，第二位元線BLBs[k+2,h]藉由開關234[k+2,h]電連接於節點NDB[k+2,h]。
此外，在圖22及圖23中，當從X方向(行方向)看單元陣列221a時，記憶單元群51a[k+2,h]具有與記憶單元群52a[k,h]重疊的區域及與記憶單元群53a[k,h]重疊的區域。也就是說，當從X方向(行方向)看單元陣列221a時，位元線BLBs[k+2,h]具有與位元線BLf[k,h]重疊的區域及與位元線BLBf[k,h]重疊的區域。
此外，當從X方向(行方向)看單元陣列221a時，記憶單元群51a[k-1,h]具有與記憶單元群52a[k+1,h]重疊的區域及與記憶單元群53a[k+1,h]重疊的區域。也就是說，當從X方向(行方向)看單元陣列221a時，位元線BLBs[k-1,h]具有與位元線BLBf[k+1,h]重疊的區域及與位元線BLf[k+1,h]重疊的區域。
此外，當從X方向(行方向)看單元陣列221a時，記憶單元群51a[k+2,h]具有與記憶單元群52a[k,h]及記憶單元群53a[k+1,h]重疊的區域及與記憶單元群53a[k,h]及記憶單元群52a[k+1,h]重疊的區域。
此外，當從X方向(行方向)看單元陣列221a時，記憶單元群51a[k-1,h]具有與記憶單元群52a[k,h]及記憶單元群53a[k+1,h]重疊的區域及與記憶單元群53a[k,h]及記憶單元群52a[k+1,h]重疊的區域。
此外，當從Z方向看單元陣列221a時，記憶單元群51a[k+2,h]具有與記憶單元群52a[k,h]相鄰的區域及與記憶單元群53a[k,h]相鄰的區域。也就是說，當從Z方向看單元陣列221a時，位元線BLBs[k+2,h]具有與位元線BLf[k,h]相鄰的區域及與位元線BLBf[k,h]相鄰的區域。
此外，當從Z方向看單元陣列221a時，記憶單元群51a[k-1,h]具有與記憶單元群53a[k+1,h]相鄰的區域及與記憶單元群52a[k+1,h]相鄰的區域。也就是說，當從Z方向看單元陣列221a時，位元線BLBs[k-1,h]具有與位元線BLf[k+1,h]相鄰的區域及與位元線BLBf[k+1,h]相鄰的區域。
此外，當從Z方向看單元陣列221a時，記憶單元群53a[k+1,h]與記憶單元群52a[k,h]隔著記憶單元群51a[k+2,h]相鄰。記憶單元群52a[k+1,h]與記憶單元群53a[k,h]隔著記憶單元群51a[k+2,h]相鄰。
此外，在圖22及圖23中，當從X方向(行方向)看單元陣列221b時， 記憶單元群51b[k+2,h]具有與記憶單元群52b[k,h]重疊的區域及與記憶單元群53b[k,h]重疊的區域。也就是說，當從X方向(行方向)看單元陣列221b時，位元線BLs[k+2,h]具有與位元線BLf[k,h]重疊的區域及與位元線BLBf[k,h]重疊的區域。
此外，當從X方向(行方向)看單元陣列221b時，記憶單元群51b[k-1,h]具有與記憶單元群52b[k+1,h]重疊的區域及與記憶單元群53b[k+1,h]重疊的區域。也就是說，當從X方向(行方向)看單元陣列221b時，位元線BLBs[k-1,h]具有與位元線BLf[k+1,h]重疊的區域及與位元線BLBf[k+1,h]重疊的區域。
此外，當從X方向(行方向)看單元陣列221b時，記憶單元群51b[k+2,h]具有與記憶單元群52b[k,h]及記憶單元群53b[k+1,h]重疊的區域及與記憶單元群53b[k,h]及記憶單元群52b[k+1,h]重疊的區域。
此外，當從X方向(行方向)看單元陣列221b時，記憶單元群51b[k-1,h]具有與記憶單元群52b[k,h]及記憶單元群53b[k+1,h]重疊的區域及與記憶單元群53b[k,h]及記憶單元群52b[k+1,h]重疊的區域。
此外，當從Z方向看單元陣列221b時，記憶單元群51b[k+2,h]具有與記憶單元群52b[k,h]相鄰的區域及與記憶單元群53b[k,h]相鄰的區域。也就是說，當從Z方向看單元陣列221b時，位元線BLs[k+2,h]具有與位元線BLf[k,h]相鄰的區域及與位元線BLBf[k,h]相鄰的區域。
此外，當從Z方向看單元陣列221a時，記憶單元群51b[k-1,h]具有與記 憶單元群53b[k+1,h]相鄰的區域及與記憶單元群52b[k+1,h]相鄰的區域。也就是說，當從Z方向看單元陣列221b時，位元線BLBs[k-1,h]具有與位元線BLf[k+1,h]相鄰的區域及與位元線BLBf[k+1,h]相鄰的區域。
此外，當從Z方向看單元陣列221b時，記憶單元群53b[k+1,h]與記憶單元群52b[k,h]隔著記憶單元群51b[k+2,h]相鄰。記憶單元群52b[k+1,h]與記憶單元群53b[k,h]隔著記憶單元群51b[k+2,h]相鄰。
圖24A和圖24B是從Z方向看單元陣列221b的一部分的圖。圖24A示出記憶單元群51b[k+2,h]、記憶單元群52b[k+2,h]、記憶單元群53b[k+2,h]、記憶單元群51b[k+3,h]、記憶單元群52b[k+3,h]以及記憶單元群53b[k+3,h]。圖24B示出記憶單元群51b[k,h]、記憶單元群52b[k,h]、記憶單元群53b[k,h]、記憶單元群51b[k+1,h]、記憶單元群52b[k+1,h]以及記憶單元群53b[k+1,h]。此外，以虛線表示其他記憶單元10b。
在本實施方式中，電連接於感測放大器127A[k,h]的記憶單元群(記憶單元群51b[k,h]、記憶單元群52b[k,h]以及記憶單元群53b[k,h])和電連接於感測放大器127A[k+2,h]的記憶單元群(記憶單元群51b[k+2,h]、記憶單元群52b[k+2,h]以及記憶單元群53b[k+2,h])排在同一方向上。
明確地說，在圖24A和圖24B中，以X方向為橫軸從左依次排列記憶單元群51b[k,h]、記憶單元群52b[k,h]以及記憶單元群53b[k,h]。與此同樣，從左依次排列記憶單元群51b[k+2,h]、記憶單元群52b[k+2,h]以及記憶單元群53b[k+2,h]。
此外，電連接於感測放大器127A[k+1,h]的記憶單元群(記憶單元群51b[k+1,h]、記憶單元群52b[k+1,h]以及記憶單元群53b[k+1,h])和電連接於感測放大器127A[k-1,h]的記憶單元群(記憶單元群51b[k-1,h]、記憶單元群52b[k-1,h]以及記憶單元群53b[k-1,h])排在同一方向上。
明確地說，在圖24A和圖24B中，以X方向為橫軸從右依次排列記憶單元群51b[k+1,h]、記憶單元群52b[k+1,h]以及記憶單元群53b[k+1,h]。與此同樣，從右依次排列記憶單元群51b[k-1,h]、記憶單元群52b[k-1,h]以及記憶單元群53b[k-1,h]。
由此，在電連接於感測放大器127A[k,h]的記憶單元群及電連接於感測放大器127A[k+2,h]的記憶單元群與電連接於感測放大器127A[k+1,h]的記憶單元群及電連接於感測放大器127A[k-1,h]的記憶單元群之間，記憶單元群的排列方向不相同。雖然未圖示，但同樣排列記憶單元群51a、記憶單元群52a以及記憶單元群53a。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式6
在本實施方式中，參照圖式說明包括在局部感測放大器陣列214中的感測放大器127的電路結構例及記憶體裝置100的工作例。
〈電路結構例〉
圖28示出感測放大器127[k，h]的電路結構例。圖28所示的感測放大器127[k,h]包括預充電電路132、放大電路133以及輸入輸出電路134。在本實施方式等中，以預充電電路132[k,h]、放大電路133[k,h]以及輸入輸出電路134[k,h]表示包括在感測放大器127[k,h]中的預充電電路132、放大電路133以及輸入輸出電路134。
此外，圖28示出藉由佈線BLf[k,h]電連接於感測放大器127[k,h]的記憶單元10a及藉由佈線BLBf[k,h]電連接於感測放大器127[k,h]的記憶單元10a。在圖28中，示出使用圖6C所示的記憶單元作為記憶單元10a的例子。
[預充電電路132]
預充電電路132[k,h]包括n通道型電晶體Tr21至電晶體Tr23。此外，電晶體Tr21至電晶體Tr23也可以為p通道型。
電晶體Tr21的源極和汲極中的一個電連接於佈線BLf[k,h]，而其源極和汲極中的另一個電連接於佈線PRE。電晶體Tr21的源極和汲極中的一個與佈線BLf[k,h]的節點為節點ND[k,h]。
電晶體Tr22的源極和汲極中的一個電連接於佈線BLBf[k,h]，而其源極和汲極中的另一個電連接於佈線PRE。電晶體Tr22的源極和汲極中的一個與佈線BLBf[k,h]的節點為節點NDB[k,h]。
電晶體Tr23的源極和汲極中的一個藉由節點ND[k,h]電連接於佈線 BLf[k,h]，而其源極和汲極中的另一個藉由節點NDB[k,h]電連接於佈線BLBf[k,h]。電晶體Tr21的閘極、電晶體Tr22的閘極以及電晶體Tr23的閘極電連接於佈線PL。
預充電電路132[k,h]具有使佈線BLf[k,h]及佈線BLBf[k,h]的電位初始化的功能。
[放大電路133]
放大電路133[k,h]包括p通道型晶体管Tr31及晶体管Tr32和n沟道型晶体管Tr33及晶体管Tr34。
電晶體Tr31的源極和汲極中的一個電連接於佈線SP，而其源極和汲極中的另一個電連接於電晶體Tr32的閘極、電晶體Tr34的閘極、節點ND[k,h]以及佈線BLf[k,h]。
電晶體Tr33的源極和汲極中的一個電連接於電晶體Tr32的閘極、電晶體Tr34的閘極、節點NDB[k,h]以及佈線BLf[k,h]，而其源極和汲極中的另一個電連接於佈線SN。
電晶體Tr32的源極和汲極中的一個電連接於佈線SP，而其源極和汲極中的另一個電連接於電晶體Tr31的閘極、電晶體Tr33的閘極、節點NDB[k,h]以及佈線BLBf[k,h]。
電晶體Tr34的源極和汲極中的一個電連接於電晶體Tr31的閘極、電晶 體Tr33的閘極、節點NDB[k,h]以及佈線BLBf[k,h]，而其源極和汲極中的另一個電連接於佈線SN。
放大電路133[k,h]具有放大佈線BLf[k,h]及佈線BLBf[k,h]的電位的功能。此外，放大電路133[k,h]被用作閂鎖型感測放大器。
[輸入輸出電路134]
輸入輸出電路134[k,h]包括n通道型電晶體Tr41及電晶體Tr42。此外，電晶體Tr41及電晶體Tr42也可以為p通道型。
電晶體Tr41的源極和汲極中的一個電連接於節點ND[k,h]及佈線BLf[k,h]，而其源極和汲極中的另一個電連接於佈線SALa[k]。電晶體Tr42的源極和汲極中的一個電連接於節點NDB[k,h]及佈線BLBf[k,h]，而其源極和汲極中的另一個電連接於佈線SALb[k]。電晶體Tr41的閘極及電晶體Tr42的閘極電連接於佈線CSEL。
輸入輸出電路134[k,h]具有根據供應給佈線CSEL的電位控制佈線BLf[k,h]與佈線SALa[k]的導通狀態及佈線BLBf[k,h]與佈線SALb[k]的導通狀態的功能。也就是說，可以由輸入輸出電路134[k,h]選擇是否對佈線SALa[k]及佈線SALb[k]輸出電位。
佈線SP、佈線SN、佈線CSEL、佈線PRE、佈線PL具有傳輸用來控制預充電電路132、放大電路133以及輸入輸出電路134的工作的信號的功能。佈線SP、佈線SN、佈線CSEL、佈線PRE以及佈線PL電連接於圖1所示 的控制電路112。控制電路112具有對佈線SP、佈線SN、佈線CSEL、佈線PRE以及佈線PL供應控制信號的功能。
〈工作例〉
接著，說明記憶體裝置100的工作例。在本實施方式中，說明圖28所示的感測放大器127及記憶單元10a的工作例。在本實施方式中，說明四個工作模式(讀出模式、寫入模式、更新模式、保持模式)。此外，記憶單元10a和記憶單元10b都是能夠儲存1位元的資訊的記憶元件。
[讀出模式]
讀出模式是指讀出儲存在記憶單元10a或記憶單元10b中的資訊時的工作模式。以下參照圖29所示的時序圖說明讀出模式的工作例。作為一個例子，說明讀出儲存在電連接於佈線BLf[k,h]及字線WLa[j]的記憶單元10a中的資訊的工作。
[期間T11]
在期間T11，使預充電電路132[k,h]工作，使得佈線BLf[k,h]及佈線BLBf[k,h]的電位初始化。明確地說，佈線PL的電位為VDD，使得電晶體Tr21至電晶體Tr23成為開啟狀態。由此，將佈線PRE的電位Vpre(也稱為“Vpre”)供應到佈線BLf[k,h]及佈線BLBf[k,h]。注意，電位Vpre是超過VSS且低於VDD的電位。在本實施方式中，將電位Vpre設定為(VDD+VSS)/2。在本實施方式中，將VDD設定為1.5V，將VSS設定為0V，並且將Vpre設定為0.75V。
此外，在期間T11，佈線CSEL的電位為VSS，在輸入輸出電路134[k,h]中，電晶體Tr41及電晶體Tr42處於關閉狀態。此外，在期間T11，也可以將佈線CSEL的電位設定為後面所述的電位VNN。
此外，字線WLa[j]的電位為電位VNN，記憶單元10a所具有的電晶體M1處於關閉狀態。在本實施方式中，記憶單元10a為1位元的記憶元件，由此記憶單元10a儲存VDD或VSS。電位VNN(也稱為“VNN”)是使電晶體M1成為關閉狀態的電位。由此，VNN較佳為VSS以下的電位。此外，VNN更佳為低於VSS的電位。
在VSS為參考電位(0V)的情況下，有時將低於VSS的電位稱為“負電位”、“負電壓”或“負偏壓”。如上所述，VNN較佳為負電位。換言之，VNN較佳為低於電晶體M1的源極電位及汲極電位的電位。在本實施方式中，VNN為-0.5V。
藉由將供應給字線WLa[j]的VNN設定為負電位，可以更確實地使電晶體M1成為關閉狀態。尤其是，即便在高溫工作下，也可以提供資料保持時間較長的記憶體裝置。
與字線WLa[j]同樣，字線WLa[j+5]的電位為VNN，與字線WLa[j+5]電連接的記憶單元10a所具有的電晶體M1處於關閉狀態。
此外，佈線SP及佈線SN的電位為電位Vpre，放大電路133[k,h]處於停止狀態。
[期間T12]
在期間T12，將佈線PL的電位設定為VSS或VNN，使得電晶體Tr21至電晶體Tr23成為關閉狀態。在此情況下，VNN較佳為低於電晶體Tr21至電晶體Tr23的源極電位及汲極電位的電位。也就是說，VNN較佳為負電位。
此外，在期間T12，使字線WLa[j]成為選擇狀態。明確地說，將字線WLa[j]的電位設定為電位VPP，使得記憶單元10a所具有的電晶體M1成為開啟狀態。
電位VPP(也稱為“VPP”)是使電晶體M1成為開啟狀態的電位，由此VPP較佳為VDD以上的電位。此外，VPP更佳為高於VDD的電位。尤其是，VPP進一步較佳為比VDD高出電晶體M1的Vth以上的電位。在本實施方式中，VPP為3.0V。
由此，在與字線WLa[j]電連接的記憶單元10a中，佈線BLf[k,h]和電容元件CA藉由電晶體M1成為導通狀態，使得佈線BLf[k,h]的電位根據保持在電容元件CA中的電荷量而變動。
在圖29中，示出該記憶單元10a儲存資料“1”且儲存在電容元件CA中的電荷量多的情況。在儲存在電容元件CA中的電荷量多的情況下，電荷從電容元件CA釋放到佈線BLf[k,h]，使得佈線BLf[k,h]的電位從電位Vpre上升△V1。另一方面，在該記憶單元10a儲存資料“0”且儲存在電容元件 CA中的電荷量少的情況下，電荷從佈線BLf[k,h]流入電容元件CA，使得佈線BLf[k,h]的電位下降△V2(未圖示)。
此外，在期間T12，佈線CSEL的電位為VSS或VNN，輸入輸出電路134[k,h]中的電晶體Tr41及電晶體Tr42處於關閉狀態。在此情況下，VNN較佳為低於電晶體Tr41及電晶體Tr42的源極電位及汲極電位的電位。也就是說，VNN較佳為負電位。
此外，佈線SP及佈線SN的電位為電位Vpre。放大電路133[k,h]保持停止狀態。
[期間T13]
在期間T13，使佈線SP的電位變到VDD，使佈線SN的電位變到VSS。於是，放大電路133[k,h]成為工作狀態。放大電路133[k,h]具有放大佈線BLf[k,h]與佈線BLBf[k,h]的電位差(在圖29中相當於△V1)的功能。
藉由使放大電路133[k,h]成為工作狀態，佈線BLf[k,h]的電位從Vpre+△V1變到VDD。此外，佈線BLBf[k,h]的電位從Vpre變到VSS。
此外，在期間T13的初期的佈線BLf[k,h]的電位為Vpre-△V2的情況下，藉由使放大電路133[k,h]成為工作狀態，佈線BLf[k,h]的電位從Vpre-△V2變到VSS。此外，佈線BLBf[k,h]的電位從Vpre變到VDD。
此外，在期間T13，佈線PL的電位為VSS或VNN，在預充電電路132[k,h] 中使電晶體Tr21至電晶體Tr23處於關閉狀態。
此外，佈線CSEL的電位為VSS或VNN，在輸入輸出電路134[k,h]中使電晶體Tr41和電晶體Tr42處於關閉狀態。此外，字線WLa[j]的電位為VPP，與字線WLa[j]電連接的記憶單元10a所具有的電晶體M1處於開啟狀態。由此，在該記憶單元10a中，在電容元件CA中儲存對應於佈線BLf[k,h]的電位(VDD)的電荷量。
[期間T14]
在期間T14，藉由控制佈線CSEL的電位，使輸入輸出電路134[k,h]成為開啟狀態。明確地說，藉由將佈線CSEL的電位設定為VDD或VPP，使電晶體Tr41及電晶體Tr42成為開啟狀態。由此，將佈線BLf[k,h]的電位供應給佈線SALa[k]，並將佈線BLBf[k,h]的電位供應給佈線SALb[k]。
此外，在期間T14，佈線PL的電位為VSS或VNN，在預充電電路132[k,h]中使電晶體Tr21至電晶體Tr23處於關閉狀態。此外，字線WLa[j]的電位為VPP，記憶單元10a所具有的電晶體M1處於開啟狀態。此外，佈線SP的電位為VDD，佈線SN的電位為VSS，放大電路133[k,h]處於工作狀態。由此，在與字線WLa[j]電連接的記憶單元10a中，對應於佈線BLf[k,h]的電位(VDD)的電荷藉由佈線BLf[k,h]供應並儲存在電容元件CA中。
[期間T15]
在期間T15，藉由控制佈線CSEL的電位，使輸入輸出電路134[k,h]成為關閉狀態。明確地說，將佈線CSEL的電位設定為VSS或VNN，使得電 晶體Tr41及電晶體Tr42成為關閉狀態。
此外，在期間T15使字線WLa[j]處於非選擇狀態。明確地說，字線WLa[j]的電位為VNN。於是，與字線WLa[j]電連接的記憶單元10a所具有的電晶體成為關閉狀態。由此，對應於VDD的電荷量儲存在該記憶單元10a所具有的電容元件CA。因此，即便在進行了資料的讀出之後，資料也保持在記憶單元10a中。
藉由將供應給字線WLa[j]的VNN設定為負電位，可以更確實地使電晶體M1成為關閉狀態。尤其是，即便在高溫工作下，也可以提供資料保持時間較長的記憶體裝置。
此外，在期間T15，即使輸入輸出電路134[k,h]處於關閉狀態，只要在放大電路133[k,h]工作的狀態下，佈線BLf[k,h]與佈線BLBf[k,h]的電位被放大電路AC保持。由此，感測放大器127[k,h]具有暫時保持從記憶單元10a讀出的資訊的功能。
藉由進行上述工作，可以從記憶單元10a讀出資訊。所讀出的資料藉由佈線SALa[k]及/或佈線SALb[k]供應給控制電路112(參照圖1)。注意，也可以與該記憶單元10a同樣地從其它記憶單元讀出資料。
[寫入模式]
寫入模式是指將被儲存的資訊寫入到記憶單元10a或記憶單元10b時的工作模式。以下參照圖30所示的時序圖說明寫入模式的工作例。作為一個 例子，說明將資訊寫入到電連接於佈線BLf[k,h]及字線WLa[j]的記憶單元10a的工作。
[期間T21]
在期間T21，進行與期間T11同樣的工作，使得佈線BLf[k,h]及佈線BLBf[k,h]的電位初始化。明確地說，將佈線PL的電位設定為VDD，並將佈線BLf[k,h]及佈線BLBf[k,h]的電位設定為Vpre。
[期間T22]
在期間T22，將佈線PL的電位設定為VSS或VNN，使得電晶體Tr21至電晶體Tr23成為關閉狀態。此外，選擇與被寫入資料的記憶單元10a電連接的字線WLa[j]。明確地說，將字線WLa[j]的電位設定為VPP，使得記憶單元10a所具有的電晶體M1成為開啟狀態。由此，在該記憶單元10a中，佈線BLf[k,h]與電容元件CA藉由電晶體M1成為導通狀態。
此時，當已在記憶單元10a中儲存資料“1”時，電荷從電容元件CA釋放到佈線BLf[k,h]，使得佈線BLf[k,h]的電位從電位Vpre上升△V1。
[期間T23]
在期間T23，將佈線SP的電位設定為VDD，並將佈線SN的電位設定為VSS，使得放大電路133[k,h]成為工作狀態。
[期間T24]
在期間T24，藉由控制佈線CSEL的電位，使輸入輸出電路134[k,h]成 為關閉狀態。由此，佈線BLf[k,h]與佈線SALa[k]成為導通狀態。此外，佈線BLBf[k,h]與佈線SALb[k]成為導通狀態。
將資料信號WDATA藉由佈線SALa[k]及佈線SALb[k]供應給輸入輸出電路134[k,h]。藉由對佈線SALa[k]及佈線SALb[k]供應相當於資料信號WDATA的寫入電位，將寫入電位藉由輸入輸出電路134[k,h]供應給佈線BLf[k,h]及佈線BLBf[k,h]。例如，當在記憶單元10a中儲存資料“0”時，對佈線SALa[k]供應VSS，並對佈線SALb[k]供應VDD。
於是，放大電路133[k,h]所具有的電晶體Tr31至電晶體Tr34的開關狀態反轉，對佈線BLf[k,h]供應佈線SN的電位(VSS)，並對佈線BLBf[k,h]供應佈線SP的電位(VDD)。由此，將對應於表示資料“0”的電位(VSS)的電荷量藉由佈線BLf[k,h]供應給電容元件CA並儲存。藉由進行上述工作，可以對記憶單元10a寫入資料。
[期間T25]
在期間T25，對字線WLa[j]供應VNN，使得字線WLa[j]成為非選擇狀態。由此，保持寫入到記憶單元10a中的電荷。
此外，藉由將佈線CSEL的電位設定為VSS或VNN，使電晶體Tr41及電晶體Tr42成為關閉狀態。
此外，在對佈線BLf[k,h]供應佈線SALa[k]的電位之後，即使輸入輸出電路134[k,h]中的電晶體Tr41及電晶體Tr42成為關閉狀態，只要是放大電 路133[k,h]處於工作狀態，也可以由放大電路133[k,h]保持佈線BLf[k,h]及佈線BLBf[k,h]的電位。由此，電晶體Tr41及電晶體Tr42從開啟狀態變成關閉狀態的時序既可在選擇字線WLa[j]之前又可在選擇字線WLa[j]之後。
藉由進行上述工作，可以對記憶單元10a寫入資料。注意，也可以與該記憶單元10a同樣地對其他記憶單元寫入資料。
藉由將供應給字線WLa[j]的VNN設定為負電位，可以更確實地使電晶體M1成為關閉狀態。尤其是，即便在高溫工作下，也可以提供資料保持時間較長的記憶體裝置。
[更新模式]
更新模式是每隔固定時間進行更新工作(再寫入工作)以保持寫入在記憶單元10a中的資料的工作模式。以下參照圖31所示的時序圖說明更新模式的工作。作為一個例子，說明再次寫入儲存在電連接於佈線BLf[k,h]及字線WLa[j]的記憶單元10a中的資訊的工作。注意，可以基於與上述工作模式同樣的原理進行更新工作。
[期間T31]
在期間T31，進行與期間T11同樣的工作，使得佈線BLf[k,h]及佈線BLBf[k,h]的電位初始化。明確地說，將佈線PL的電位設定為VDD，並將佈線BLf[k,h]及佈線BLBf[k,h]的電位設定為Vpre。
[期間T32]
在期間T32，將佈線PL的電位設定為VSS或VNN，使得電晶體Tr21至電晶體Tr23成為關閉狀態。此外，使與被寫入資料的記憶單元10a電連接的字線WLa[j]成為選擇狀態。明確地說，將字線WLa[j]的電位設定為VPP，使得記憶單元10a所具有的電晶體M1成為開啟狀態。由此，在記憶單元10a中，佈線BLf[k,h]與電容元件CA藉由電晶體M1成為導通狀態。
此時，當已在記憶單元10a中儲存資料“1”時，電荷從電容元件CA釋放到佈線BLf[k,h]，使得佈線BLf[k,h]的電位從電位Vpre上升△V1。
[期間T33]
在期間T33，將佈線SP的電位設定為VDD，並將佈線SN的電位設定為VSS，使得放大電路133[k,h]成為工作狀態。藉由使放大電路133[k,h]成為工作狀態，佈線BLf[k,h]的電位從Vpre+△V1變到佈線SP的電位(VDD)。此外，佈線BLBf[k,h]的電位從Vpre變到佈線SN的電位(VSS)。
[期間T34]
在期間T34，對字線WLa[j]供應VNN，使得字線WLa[j]成為非選擇狀態。由此，將對應於佈線BLf[k,h]的電位(VDD)的電荷量藉由佈線BLf[k,h]供應給記憶單元10a所具有的電容元件CA並儲存。
藉由將供應給字線WLa[j]的VNN設定為負電位，可以更確實地使電晶體M1成為關閉狀態。尤其是，即便在高溫工作下，也可以提供資料保持時間較長的記憶體裝置。
在更新模式中，因為不進行資料讀出或寫入，所以輸入輸出電路134[k,h]可以一直處於關閉狀態。由此，與讀出模式及寫入模式相比，更新模式可以以更短時間進行。注意，也可以與該記憶單元10a同樣地進行其他記憶單元的更新模式。
此外，電晶體M1較佳為使用OS電晶體。如上述實施方式所述，OS電晶體為關態電流極少的電晶體。藉由使用OS電晶體作為電晶體M1，可以降低每固定時間的更新工作次數。或者，可以不進行更新工作。
[保持模式]
保持模式是保持寫入到記憶單元10a中的資料的工作模式。與讀出模式、寫入模式以及更新模式中的任一工作模式都無關的記憶單元也可以說是以保持模式工作的。
例如，在上述工作的說明中，在記憶體裝置100對與字線WLa[j]電連接的記憶單元10a進行讀出模式、寫入模式或更新模式的任一模式的工作的期間，與字線WLa[j+5]電連接的記憶單元10a以保持模式工作(參照圖29至圖31)。
更明確地說，在記憶體裝置100對與字線WLa[j]電連接的記憶單元10a進行讀出模式、寫入模式或更新模式的任一模式的工作的期間，字線WLa[j+5]的電位為VNN。由此，包括在與字線WLa[j+5]電連接的記憶單元10a中的電晶體M1保持關閉狀態。也就是說，在保持模式的工作期間，保持儲存在該記憶單元10a中的資訊。
為了更確實地使電晶體M1成為關閉狀態，VNN較佳為負電位。藉由將VNN設定為負電位，可以使錯誤寫入或錯誤讀出不容易發生。藉由將VNN設定為負電位，可以提高記憶體裝置100的可靠性。
〈變形例〉
接著，圖32示出圖28所示的電路結構的變形例。圖32示出使用圖6A所示的記憶單元作為記憶單元10a時的電路結構例。由此，圖32所示的記憶單元10a包括具有背閘極的電晶體M1。電晶體M1的背閘極與佈線BGLa電連接。
佈線BGLa在單元陣列221a中在X方向(行方向)上延伸，且設置有p個佈線BGLa(未圖示)。此外，單元陣列221b包括在X方向(行方向)上延伸的p個佈線BGLb(未圖示)。在本說明書等中，以佈線BGLa[j]表示第j個(j為1以上且p以下的整數)佈線BGLa，以佈線BGLb[j]表示第j個佈線BGLb。此外，佈線BGLa[j]平行於字線WLa[j]，而佈線BGLb[j]平行於字線WLb[j]。
在圖32中，與字線WLa[j]電連接的記憶單元10a電連接於佈線BGLa[j]。佈線BGLa[j]與該記憶單元10a所具有的電晶體M1的背閘極電連接。記憶單元10a以外的電路結構與圖28相同。
接著，參照圖33至圖35說明圖32所示的電路結構的工作例。在該電路結構中，與圖28所示的電路結構同樣，可以進行四個工作模式(讀出模 式、寫入模式、更新模式、保持模式)的工作。為了減少重複說明，主要說明與上述工作模式不同之處。注意，在圖33至圖35中，省略佈線CSEL、佈線SALa[k]以及佈線SALb[k]的電位變化的記載。
[讀出模式]
以下參照圖33所示的時序圖說明讀出儲存在電連接於佈線BLf[k,h]及字線WLa[j]的記憶單元10a中的資訊的工作。
[期間T11]
在期間T11，使預充電電路132[k,h]工作，使得佈線BLf[k,h]及佈線BLBf[k,h]的電位初始化。此外，將佈線BGLa[j]的電位設定為電位VBL(也稱為“VBL”)。VBL是低於VSS的電位。由此，VBL為負電位。VBL的大小也伴隨背閘極電極一側的閘極絕緣層的厚度而改變。在背閘極電極一側的閘極絕緣層的厚度厚於前閘極電極一側的閘極絕緣層的情況下，VBL有時大於VNN。在本實施方式中，VBL為-3V。
此外，也可以只對佈線BGLa[j]供應負電位，以使電晶體M1成為關閉狀態。但是，較佳為對字線WLa[j]和佈線BGLa[j]的兩者供應負電位。尤其是，在背閘極電極一側的閘極絕緣層的厚度厚於前閘極電極一側的閘極絕緣層的情況下，藉由對字線WLa[j]和佈線BGLa[j]的兩者供應負電位，可以以小於只對佈線BGLa[j]供應負電位的情況的VBL實現相同的效果。也就是說，可以減少施加到電晶體M1的電場強度。由此，可以提高電晶體M1的可靠性。再者，可以降低電晶體M1的耗電量。由此，可以提高記憶體裝置100的可靠性，並可以減少耗電量。
[期間T12]
在期間T12，使字線WLa[j]成為選擇狀態。明確地說，將字線WLa[j]的電位設定為電位VPP，使得記憶單元10a所具有的電晶體M1成為開啟狀態。此外，將佈線BGLa[j]的電位設定為電位VSS以上。在本實施方式中，佈線BGLa[j]的電位為電位VSS(0V)，但是也可以高於電位VSS。例如，佈線BGLa[j]的電位也可以為電位VPP。
[期間T13、期間T14]
在期間T13及期間T14，讀出儲存在該記憶單元10a中的資訊。
[期間T15]
在期間T15，使字線WLa[j]成為非選擇狀態。明確地說，將字線WLa[j]的電位設定為VNN。此外，伴隨字線WLa[j]的電位成為VNN的時序，將佈線BGLa[j]的電位設定為VBL。
此外，在以讀出模式工作的期間，佈線BGLa[j]的電位也可以保持為固定而不改變。例如，藉由對佈線BGLa[j]供應負電位，可以使電晶體M1的Vth偏移到正方向。由此，可以降低截止電流。
另一方面，藉由伴隨字線WLa[j]的電位上升使佈線BGLa[j]的電位上升，可以提高電晶體M1的工作速度。由此，可以縮短讀出工作所需的時間。也就是說，可以提高記憶體裝置100的工作速度。
此外，藉由使字線WLa[j]和佈線BGLa[j]兩者的電位上升，與只使其中一個電位上升的情況相比可以以更少的電位上升實現同等的工作速度。由此，可以降低施加到電晶體M1的電場強度，由此可以提高電晶體M1的可靠性。再者，可以降低電晶體M1的耗電量。也就是說，可以提高記憶體裝置100的可靠性，並可以減少耗電量。
[寫入模式]
以下參照圖34所示的時序圖說明將資訊寫入到電連接於佈線BLf[k,h]及字線WLa[j]的記憶單元10a的工作。
[期間T21]
在期間T21，使預充電電路132[k,h]工作，使得佈線BLf[k,h]及佈線BLBf[k,h]的電位初始化。此外，將佈線BGLa[j]的電位設定為電位VBL。
[期間T22]
在期間T22，使字線WLa[j]成為選擇狀態。明確地說，將字線WLa[j]的電位設定為電位VPP，使得記憶單元10a所具有的電晶體M1成為開啟狀態。此外，將佈線BGLa[j]的電位設定為電位VSS以上。
[期間T23、期間T24]
在期間T23及期間T24，將資訊寫入到該記憶單元10a中。
[期間T25]
在期間T25，使字線WLa[j]成為非選擇狀態。明確地說，將字線WLa[j]的電位設定為VNN。此外，伴隨字線WLa[j]的電位成為VNN的時序，將佈線BGLa[j]的電位設定為VBL。
此外，在以寫入模式工作的期間，佈線BGLa[j]的電位也可以保持為固定而不改變。例如，藉由將佈線BGLa[j]設定為負電位，可以使電晶體M1的Vth偏移到正方向，由此可以降低截止電流。另一方面，藉由伴隨字線WLa[j]的電位上升使佈線BGLa[j]的電位上升，可以提高電晶體M1的工作速度。由此，可以縮短寫入工作所需的時間。也就是說，可以提高記憶體裝置100的工作速度。
[更新模式]
以下參照圖35所示的時序圖說明再次寫入儲存在電連接於佈線BLf[k,h]及字線WLa[j]的記憶單元10a中的資訊的工作。
[期間T31]
在期間T31，使預充電電路132[k,h]工作，使得佈線BLf[k,h]及佈線BLBf[k,h]的電位初始化。此外，將佈線BGLa[j]的電位設定為電位VBL。
[期間T32]
在期間T32，使字線WLa[j]成為選擇狀態。明確地說，將字線WLa[j] 的電位設定為電位VPP，使得記憶單元10a所具有的電晶體M1成為開啟狀態。此外，將佈線BGLa[j]的電位設定為電位VSS以上。
[期間T33]
在期間T33，再次寫入儲存在記憶單元10a中的資訊。
[期間T34]
在期間T34，使字線WLa[j]成為非選擇狀態。明確地說，將字線WLa[j]的電位設定為VNN。此外，將佈線BGLa[j]的電位設定為VBL。
此外，在以更新模式工作的期間，佈線BGLa[j]的電位也可以保持為固定而不改變。例如，藉由將佈線BGLa[j]設定為負電位，可以使電晶體M1的Vth偏移到正方向，由此可以降低截止電流。另一方面，藉由伴隨字線WLa[j]的電位上升使佈線BGLa[j]的電位上升，可以提高電晶體M1的工作速度。由此，可以縮短更新工作所需的時間。也就是說，可以提高記憶體裝置100的工作速度。
[保持模式]
如上所述，保持模式是保持寫入到記憶單元10a中的資料的工作模式。與讀出模式、寫入模式以及更新模式中的任一工作模式都無關的記憶單元也可以說是以保持模式工作的。
例如，在上述工作的說明中，在記憶體裝置100對與字線WLa[j]電連 接的記憶單元10a進行讀出模式、寫入模式或更新模式的任一模式的工作的期間，與字線WLa[j+5]電連接的記憶單元10a以保持模式工作(參照圖33至圖35)。
更明確地說，在記憶體裝置100對與字線WLa[j]電連接的記憶單元10a進行讀出模式、寫入模式或更新模式的任一模式的工作的期間，字線WLa[j+5]的電位為VNN，而佈線BGLa[j+5]的電位為VBL。由此，包括在與字線WLa[j+5]電連接的記憶單元10a中的電晶體M1保持關閉狀態。也就是說，在保持模式的工作期間，保持儲存在該記憶單元10a中的資訊。
此外，也可以只對佈線BGLa[j+5]供應負電位，以使電晶體M1成為關閉狀態。但是，較佳為對字線WLa[j+5]和佈線BGLa[j+5]的兩者供應負電位。尤其是，在背閘極電極一側的閘極絕緣層的厚度厚於前閘極電極一側的閘極絕緣層的情況下，藉由對字線WLa[j+5]和佈線BGLa[j+5]的兩者供應負電位，可以以小於只對佈線BGLa[j+5]供應負電位的情況的VBL實現相同的效果。也就是說，可以減少施加到電晶體M1的電場強度。由此，可以提高電晶體M1的可靠性。再者，可以降低電晶體M1的耗電量。由此，可以提高記憶體裝置100的可靠性，並可以減少耗電量。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式7
在本實施方式中，參照圖式對記憶體裝置100的剖面結構例進行說明。
〈記憶體裝置的結構例〉
圖36示出記憶體裝置100的一部分的剖面。圖36所示的記憶體裝置100在基板291上層疊局部感測放大器陣列214、單元陣列221a以及單元陣列221b。除了單元陣列221a及單元陣列221b以外的電路，與局部感測放大器陣列214同樣設置在基板291上。在圖36中，示出作為基板291使用單晶半導體基板(例如，單晶矽基板)的情況。局部感測放大器陣列214中的電晶體的源極、汲極及通道形成於基板291的一部分中。此外，單元陣列221a及單元陣列221b包含薄膜電晶體(例如，OS電晶體)。
[局部感測放大器陣列214]
在圖36中，局部感測放大器陣列214在基板291上具有電晶體233a、電晶體233b及電晶體233c。在圖36中，示出電晶體233a、電晶體233b及電晶體233c的通道長度方向的剖面。
電晶體233a、電晶體233b及電晶體233c的通道形成於基板291的一部分中。當積體電路被要求高速工作時，較佳為作為基板291使用單晶半導體基板。
電晶體233a、電晶體233b及電晶體233c由於元件分離層292而彼此電分離。元件分離層的形成可以使用LOCOS(Local Oxidation of Silicon：局部氧化物)法、STI(Shallow Trench Isolation：淺溝槽隔離法)法等。
此外，電晶體233a、電晶體233b及電晶體233c上設置有絕緣層293、 絕緣層235、絕緣層237，絕緣層237中埋設有電極238。電極238藉由接觸插頭236與電晶體233a的源極或汲極電連接。
此外，電極238及絕緣層237上設置有絕緣層239、絕緣層240及絕緣層241，絕緣層239、絕緣層240及絕緣層241中埋設有電極242。電極242與電極238電連接。
此外，電極242及絕緣層241上設置有絕緣層243及絕緣層244，絕緣層243及絕緣層244中埋設有電極245。電極245與電極242電連接。
此外，電極245及絕緣層244上設置有絕緣層246及絕緣層247，絕緣層246及絕緣層247中埋設有電極249。電極249與電極245電連接。
此外，電極249及絕緣層247上設置有絕緣層248及絕緣層250，絕緣層248及絕緣層250中埋設有電極251。電極251與電極249電連接。
[單元陣列221a]
單元陣列221a設置在局部感測放大器陣列214上。在圖36中，單元陣列221a包括電晶體368a、電晶體368b、電容元件369a及電容元件369b。圖36示出電晶體368a及電晶體368b的通道長度方向的剖面。電晶體368a及電晶體368b是具有背閘極的電晶體。
電晶體368a及電晶體368b的半導體層較佳為使用為金屬氧化物的一種的氧化物半導體。也就是說，電晶體368a及電晶體368b較佳為使用OS電 晶體。
電晶體368a及電晶體368b設置在絕緣層361及絕緣層362上。此外，絕緣層362上設置有絕緣層363及絕緣層364。電晶體368a及電晶體368b的背閘極埋設於絕緣層363及絕緣層364中。絕緣層364上設置有絕緣層365及絕緣層366。此外，電極367埋設於絕緣層361至絕緣層366中。電極367與電極251電連接。
此外，電晶體368a、電晶體368b、電容元件369a及電容元件369b上形成有絕緣層371、絕緣層372及絕緣層373，絕緣層373上形成有電極375。電極375藉由接觸插頭374與電極367電連接。
此外，電極375上設置有絕緣層376、絕緣層377、絕緣層378及絕緣層379。此外，電極380埋設於絕緣層376至絕緣層379中。電極380與電極375電連接。
此外，電極380及絕緣層379上設置有絕緣層381及絕緣層382，絕緣層381及絕緣層382中埋設有電極383。電極383與電極380電連接。
[單元陣列221b]
單元陣列221b設置於單元陣列221a上。在圖36中，單元陣列221b包括電晶體538a、電晶體538b、電容元件539a及電容元件539b。圖36示出電晶體538a及電晶體538b的通道長度方向的剖面。電晶體538a及電晶體538b是具有背閘極的電晶體。
電晶體538a及電晶體538b的半導體層較佳為使用為金屬氧化物的一種的氧化物半導體。也就是說，電晶體538a及電晶體538b較佳為使用OS電晶體。
電晶體538a及電晶體538b設置在絕緣層563及絕緣層532上。此外，絕緣層532上設置有絕緣層533及絕緣層534。電晶體538a及電晶體538b的背閘極埋設於絕緣層533及絕緣層534中。絕緣層534上設置有絕緣層535及絕緣層536。此外，電極537埋設於絕緣層563至絕緣層536中。電極537與電極383電連接。
此外，電晶體538a、電晶體538b、電容元件539a及電容元件539b上形成有絕緣層541、絕緣層562及絕緣層543，絕緣層543上形成有電極545。電極545藉由接觸插頭564與電極537電連接。
此外，電極545上設置有絕緣層566、絕緣層567及絕緣層548。此外，電極549埋設於絕緣層566至絕緣層548中。電極549藉由電極545與接觸插頭564電連接。
此外，電極549及絕緣層548上設置有絕緣層550及絕緣層561。絕緣層561上設置有絕緣層553。
〈變形例〉
圖37示出記憶體裝置100A的一部分的剖面。記憶體裝置100A是記憶 體裝置100的變形例。記憶體裝置100A包括局部感測放大器陣列214A、單元陣列221a及單元陣列221b。局部感測放大器陣列214A、單元陣列221a及單元陣列221b依次層疊在基板291上。記憶體裝置100A中基板291使用絕緣性基板(例如，玻璃基板)。
局部感測放大器陣列214A包括電晶體268a、電晶體268b、電容元件269a以及電容元件269b。局部感測放大器陣列214A中的電晶體使用薄膜電晶體(例如，OS電晶體)。單元陣列221a及單元陣列221b與上述同樣地製造。
藉由使局部感測放大器陣列214A中的電晶體都為OS電晶體，可以使局部感測放大器陣列214A成為單極性的積體電路。藉由使記憶體裝置100A中的電晶體都為OS電晶體，可以使記憶體裝置100A成為單極性的記憶體裝置。
<構成材料>
[基板]
雖然對可用於基板的材料沒有較大的限制，但是基板必需至少具有足夠高的耐熱性來耐受後面進行的熱處理。例如，作為基板，可以使用以矽或碳化矽為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板等。此外，也可以使用SOI基板或者在半導體基板上設置有應變電晶體或FIN型電晶體等半導體元件的基板等。此外，也可以使用可用於高電子移動率電晶體(HEMT：High Electron Mobility Transistor)的砷化鎵、砷化鋁鎵、砷化銦鎵、氮化鎵、磷化銦、矽鍺等。也就是說，基 板不僅是支撐基板，也可以是形成有電晶體等其他裝置的基板。
此外，作為基板，可以使用硼矽酸鋇玻璃和硼矽酸鋁玻璃等玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，作為基板可以使用撓性基板。在使用撓性基板時，既可以在撓性基板上直接製造電晶體和電容元件等，又可以在其他製造基板上製造電晶體和電容元件等，然後將其剝離並轉置到撓性基板上。此外，為了從製造基板剝離電晶體和電容元件等並將其轉置到撓性基板上，較佳為在製造基板與電晶體和電容元件等之間設置剝離層。
作為撓性基板，例如可以使用金屬、合金、樹脂或玻璃，或者它們的纖維等。用作基板的撓性基板的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。用作基板的撓性基板例如可以使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料。作為樹脂例如有聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。尤其是，芳族聚醯胺具有低線性膨脹係數，因此適用於撓性基板。
[絕緣層]
絕緣層採用如下材料的單層或疊層，該材料選自氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氧化鎂、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、鋁矽酸鹽等。此外，也可以使用混合有氧化物材料、氮化物材料、氧氮化物材料、氮氧化物材料中的多種的材料。
在本說明書等中，氮氧化物是指氮含量大於氧含量的化合物。此外，氧氮化物是指氧含量大於氮含量的化合物。此外，例如可以使用拉塞福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)等來測量各元素的含量。
此外，當將為金屬氧化物的一種的氧化物半導體用作半導體層時，為了防止半導體層中的氫濃度增加，較佳為降低絕緣層中的氫濃度。明確而言，絕緣層中的利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。尤其是，較佳為降低與半導體層接觸的絕緣層中的氫濃度。
此外，為了防止半導體層中的氮濃度增加，較佳為降低絕緣層中的氮濃度。明確而言，絕緣層中的利用SIMS測量的氮濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
絕緣層中的至少與半導體層接觸的區域的缺陷較佳為少，典型的是藉由電子自旋共振法(ESR：Electron Spin Resonance)觀察的信號較佳為少。例如，作為上述信號可舉出在g值為2.001時觀察到的E’中心。該E’中心起因於矽的懸空鍵。例如，作為絕緣層使用氧化矽層或氧氮化矽層時，可以使用起因於E’中心的自旋密度為3×1017spins/cm3以下、較佳為5×1016spins/cm3以下的氧化矽層或氧氮化矽層。
有時觀察到除了上述信號以外起因於二氧化氮(NO2)的信號。該信號因N的核自旋而分裂成三個信號，各個g值為2.037以上且2.039以下(第一信號)、g值為2.001以上且2.003以下(第二信號)及g值為1.964以上且1.966以下(第三信號)。
例如，作為絕緣層較佳為使用起因於二氧化氮(NO2)的信號的自旋密度為1×1017spins/cm3以上且低於1×1018spins/cm3的絕緣層。
二氧化氮(NO2)等氮氧化物(NOx)在絕緣層中形成能階。該能階位於氧化物半導體層的能隙中。由此，當氮氧化物(NOx)擴散到絕緣層與氧化物半導體層的界面時，有時該能階在絕緣層一側俘獲電子。其結果是，被俘獲的電子留在絕緣層與氧化物半導體層的界面附近，由此使電晶體的臨界電壓向正方向漂移。因此，藉由作為絕緣層使用氮氧化物的含量少的膜，可以降低電晶體的臨界電壓的漂移。
作為氮氧化物(NOx)的釋放量少的絕緣層例如可以使用氧氮化矽層。該氧氮化矽層是在熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)中氨釋放量比氮氧化物(NOx)的釋放量多的膜，典型的是氨釋放量為1×1018個/cm3以上且5×1019個/cm3以下。注意，上述氨釋放量為TDS中的加熱處理溫度為50℃以上且650℃以下或50℃以上且550℃以下的範圍內的總量。
由於當進行加熱處理時，氮氧化物(NOx)與氨及氧起反應，所以藉由使用氨釋放量多的絕緣層可以減少氮氧化物(NOx)。
與氧化物半導體層接觸的絕緣層中的至少一個較佳為使用藉由加熱釋放氧的絕緣層形成。具體來說，較佳為使用如下絕緣層：在進行TDS分析(其中進行層表面溫度為100℃以上且700℃以下，較佳為100℃以上且500℃以下的加熱處理)時換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，1.0×1019atoms/cm3以上，或者1.0×1020atoms/cm3以上。注意，在本說明書等中也將藉由加熱釋放出的氧稱為“過量氧”。
包含過量氧的絕緣層也可以進行對絕緣層添加氧的處理來形成。作為氧添加處理，可以使用氧氛圍下的熱處理、電漿處理等進行。或者，也可以利用離子植入法、離子摻雜法、電漿浸沒離子佈植技術等進行氧添加。作為氧添加處理所使用的氣體，可以舉出16O2或18O2等氧氣體、一氧化二氮氣體或臭氧氣體等的含氧氣體。在本說明書中，也將添加氧的處理稱為“氧摻雜處理”。氧摻雜處理也可以邊對基板進行加熱邊進行。
作為絕緣層，可以使用聚醯亞胺、丙烯酸類樹脂、苯并環丁烯類樹脂、聚醯胺、環氧類樹脂等具有耐熱性的有機材料。除了上述有機材料以外，也可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。此外，也可以藉由層疊多個由這些材料形成的絕緣層來形成絕緣層。
矽氧烷類樹脂相當於以矽氧烷類材料為起始材料而形成的包含Si-O-Si鍵的樹脂。矽氧烷類樹脂還可以使用有機基(例如烷基或芳基)或氟基作為取代基。此外，有機基也可以包括氟基團。
對絕緣層的形成方法沒有特別的限制。注意，有時根據絕緣層所使用的材料需要焙燒製程。在該情況下，藉由將絕緣層的焙燒製程和其他熱處理製程兼併在一起，可以高效地製造電晶體。
[電極]
作為用來形成電極的導電材料，可以使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦等中的一種以上的金屬元素的材料。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體、鎳矽化物等矽化物。
此外，也可以使用包含上述金屬元素和氧的導電材料。此外，也可以使用包含上述金屬元素和氮的導電材料。例如，可以使用氮化鈦、氮化鉭等包含氮的導電材料。此外，也可以使用銦錫氧化物(ITO：Indium Tin Oxide)、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、銦鎵鋅氧化物、添加有矽的銦錫氧化物。此外，也可以使用包含氮的銦鎵鋅氧化物。
此外，也可以將多個由上述材料形成的導電層層疊來使用。例如，可以製成組合包含上述金屬元素的材料與包含氧的導電材料的疊層結構。此外，可以製成組合包含上述金屬元素的材料與包含氮的導電材料的疊層結構。此外，可以製成組合包含上述金屬元素的材料、包含氧的導電材料與包含氮的導電材料的疊層結構。此外，也可以採用組合包含氮的導電材料和包含氧的導電材料的疊層結構。
此外，在作為半導體層使用氧化物半導體，並且作為閘極電極使用組合包含上述金屬元素的材料與包含氧的導電材料的疊層結構的情況下，較佳為在半導體層一側設置包含氧的導電材料。藉由在半導體層一側設置包含氧的導電材料，從該導電材料釋放出的氧容易供應給半導體層中。
此外，作為電極，例如可以使用鎢或多晶矽等埋入性高的導電材料。此外，也可以使用埋入性高的導電材料與鈦層、氮化鈦層、氮化鉭層等障壁層(擴散防止層)的組合。有時將電極稱為“接觸插頭”。
尤其是，作為與閘極絕緣層接觸的電極較佳為使用不容易使雜質透過的導電材料。作為不容易使雜質透過的導電材料，例如可以舉出氮化鉭。
藉由作為絕緣層使用不容易使雜質透過的絕緣材料，並且作為電極使用不容易使雜質透過的導電材料，來可以進一步抑制雜質擴散到電晶體中。由此，可以進一步提高電晶體的可靠性。也就是說，可以進一步提高記憶體裝置的可靠性。
[半導體層]
作為半導體層，可以使用單晶半導體、多晶半導體、微晶半導體、或非晶半導體等中的一個或多個。作為半導體材料，例如可以使用矽或鍺等。此外，也可以使用矽鍺、碳化矽、砷化鎵、氧化物半導體、氮化物半導體等化合物半導體或有機半導體等。
此外，當作為半導體層使用有機半導體時，可以使用具有芳環的低分子有機材料或π電子共軛導電高分子等。例如，可以使用紅螢烯、稠四苯、稠五苯、苝二醯亞胺、四氰基對醌二甲烷、聚噻吩、聚乙炔、聚對伸苯基伸乙烯基等。
半導體層也可以採用疊層結構。當半導體層採用疊層結構時，可以使用具有不同結晶狀態的半導體，也可以使用不同半導體材料。
此外，由於氧化物半導體的能帶間隙為2eV以上，當作為半導體層使用氧化物半導體時，可以實現關態電流極小的電晶體。明確而言，在源極與汲極間的電壓為3.5V且室溫(典型為25℃)下的每1μm通道寬度的關態電流可以為低於1×10-20A，低於1×10-22A，或低於1×10-24A。就是說，導通截止比可以為20位數以上。此外，在作為半導體層使用氧化物半導體的電晶體中，源極與汲極間的絕緣耐壓高。由此，可以提供可靠性良好的電晶體。此外，可以提供輸出電壓大且高耐壓的電晶體。此外，可以提供可靠性良好的記憶體裝置等。此外，可以提供輸出電壓大且高耐壓的記憶體裝置等。
此外，在本說明書等中，將在形成通道的半導體層中使用具有結晶性的矽的電晶體稱為“晶體Si電晶體”。
與OS電晶體相比，晶體Si電晶體可以容易得到較高的移動率。另一方面，晶體Si電晶體難以實現如OS電晶體那樣的極小關態電流。因此，重要的是，根據目的或用途適當地選擇用於半導體層的半導體材料。例如，根據目的或用途，可以使用OS電晶體和晶體Si電晶體等的組合。
當作為半導體層使用氧化物半導體層時，較佳為藉由濺射法形成氧化物半導體層。藉由濺射法形成氧化物半導體層時，可提高氧化物半導體層的密度，所以是較佳的。在藉由濺射法形成氧化物半導體層的情況下，作為濺射氣體，可以使用稀有氣體(典型為氬)、氧、或者，稀有氣體和氧的混合氣體。此外，需要濺射氣體的高度純化。例如，作為用作濺射氣體的氧氣體或稀有氣體，使用露點為-60℃以下，較佳為-100℃以下的高純度氣體。藉由使用高純度濺射氣體形成薄膜，可以儘可能地防止水分等混入氧化物半導體層中。
在藉由濺射法形成氧化物半導體層的情況下，較佳為儘可能地去除濺射裝置所具有的成膜處理室內的水分。例如，較佳為使用低溫泵等吸附式真空泵對成膜處理室進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)。尤其是，在濺射裝置的待機時成膜處理室內的相當於H2O的氣體分子(相當於m/z=18的氣體分子)的分壓較佳為1×10-4Pa以下，更佳為5×10-5Pa以下。
[金屬氧化物]
作為金屬氧化物之一的氧化物半導體較佳為至少包含銦或鋅。特別較佳為包含銦及鋅。此外，較佳的是，除此之外，還包含鋁、鎵、釔或錫等。此外，也可以包含選自硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種。
在此考慮氧化物半導體包含銦、元素M及鋅的情況。注意，元素M為 鋁、鎵、釔或錫等。作為其他的可用作元素M的元素，除了上述元素以外，還有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時可以組合多個上述元素。
此外，在本說明書等中，有時將包含氮的金屬氧化物稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
[金屬氧化物的構成]
以下，對可用於在本發明的一個實施方式中公開的電晶體的CAC(Cloud-Aligned Composite)-OS的構成進行說明。
在本說明書等中，有時記載為CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指結晶結構的一個例子，CAC是指功能或材料構成的一個例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS或CAC-metal oxide用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子(或電洞)流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能(控制開啟/關閉的功能)。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。此外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時觀察到其邊緣模糊而以雲狀連接的導電性區域。
此外，在CAC-OS或CAC-metal oxide中，導電性區域和絕緣性區域有時以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該構成中，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分藉由與具有寬隙的成分的互補作用，與具有窄隙的成分聯動而使載子流過具有寬隙的成分。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道形成區時，在電晶體的導通狀態中可以得到高電流驅動力，亦即，大通態電流及高場效移動率。
就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料(matrix composite)或金屬基質複合材料(metal matrix composite)。
[金屬氧化物的結構]
氧化物半導體(金屬氧化物)被分為單晶氧化物半導體和非單晶氧化 物半導體。作為非單晶氧化物半導體例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。此外，在CAAC-OS中，即使在畸變附近也觀察不到明確的晶界(grain boundary)。亦即，可知由於晶格排列畸變，可抑制晶界的形成。這是由於CAAC-OS因為a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等而能夠包容畸變。
CAAC-OS有具有層狀結晶結構(也稱為層狀結構)的傾向，在該層狀結晶結構中層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為(M、Zn)層)。此外，銦和元素M彼此可以取代，在用銦取代(M、Zn)層中的元素M的情況下，也可以將該層表示為(In、M、Zn)層。此外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In、M)層。
CAAC-OS是結晶性高的金屬氧化物。另一方面，在CAAC-OS中不容 易觀察明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。此外，金屬氧化物的結晶性有時因雜質的進入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧空位等)少的金屬氧化物。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，包含CAAC-OS的金屬氧化物具有高耐熱性及高可靠性。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。此外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的金屬氧化物。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體(金屬氧化物)具有各種結構及各種特性。能夠用於本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
[具有金屬氧化物的電晶體]
接著，說明將上述金屬氧化物用於電晶體的通道形成區的情況。
藉由將上述金屬氧化物用於電晶體的通道形成區，可以實現場效移動 率高的電晶體。此外，可以實現可靠性高的電晶體。
此外，較佳為將載子密度低的金屬氧化物用於電晶體。在要降低金屬氧化物膜的載子密度的情況下，可以降低金屬氧化物膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。例如，金屬氧化物中的載子密度可以低於8×1011/cm3，較佳為低於1×1011/cm3，更佳為低於1×1010/cm3，且為1×10-9/cm3以上。
此外，高純度本質或實質上高純度本質的金屬氧化物膜具有較低的缺陷態密度，因此有時具有較低的陷阱態密度。
此外，被金屬氧化物的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，在陷阱態密度高的金屬氧化物中具有通道形成區的電晶體的電特性有時不穩定。
因此，為了使電晶體的電特性穩定，減少金屬氧化物中的雜質濃度是有效的。為了減少金屬氧化物中的雜質濃度，較佳為還減少附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
[雜質]
在此，說明金屬氧化物中的各雜質的影響。
在金屬氧化物包含第14族元素之一的矽或碳時，在金屬氧化物中形成 缺陷能階。因此，將金屬氧化物中或金屬氧化物的界面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS)測得的濃度)設定為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
此外，當金屬氧化物包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，作為通道形成區使用包含鹼金屬或鹼土金屬的金屬氧化物的電晶體容易具有常開啟特性。由此，較佳為減少金屬氧化物中的鹼金屬或鹼土金屬的濃度。明確而言，使藉由SIMS測得的金屬氧化物中的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
當金屬氧化物包含氮時，容易產生作為載子的電子，使載子密度增高，而n型化。其結果是，在將包含氮的金屬氧化物用於通道形成區的電晶體容易具有常開啟特性。因此，在該金屬氧化物中，較佳為儘可能地減少通道形成區中的氮。例如，利用SIMS測得的金屬氧化物中的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
包含在金屬氧化物中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位。當氫進入該氧空位時，有時產生作為載子的電子。此外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，作為通道形成區使用包含氫的金屬氧化物的電晶體容易具有常開啟特性。由此，較佳為儘可能減少金屬氧化物中的氫。明確而言，在金屬氧化物中，將利用SIMS測得的氫濃度設定為低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於 1×1018atoms/cm3。
藉由將雜質濃度被充分降低的金屬氧化物用於電晶體的通道形成區，可以使電晶體具有穩定的電特性。
<成膜方法>
用來形成絕緣材料、用來形成電極的導電材料或用來形成半導體層的半導體材料可以利用濺射法、旋塗法、化學氣相沉積(CVD：Chemical Vapor Deposition)法(包括熱CVD法、有機金屬CVD(MOCVD：Metal Organic Chemical Vapor Deposition)法、電漿增強CVD(PECVD：Plasma Enhanced CVD)法、高密度電漿CVD(HDPCVD：High density plasma CVD)法、減壓CVD(LPCVD：low pressure CVD)法、常壓CVD(APCVD：atmospheric pressure CVD)等)法、原子層沉積(ALD：Atomic Layer Deposition)法或分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、浸塗法、噴塗法、液滴噴射法(噴墨法等)、印刷法(網版印刷、平板印刷等)形成。
電漿CVD法可以以較低的溫度得到高品質的膜。在利用不使用電漿的諸如MOCVD法、ALD法或熱CVD法等的成膜方法的情況下，在被形成面不容易產生損傷。例如，包括在記憶體裝置中的佈線、電極、元件(電晶體、電容元件等)等有時因從電漿接收電荷而會產生電荷積聚(charge up)。此時，有時由於所累積的電荷而使包括在記憶體裝置中的佈線、電極、元件等受損傷。另一方面，在採用不使用電漿的成膜方法的情況下，因為不發生這種電漿損傷，所以能夠提高記憶體裝置的良率。此外，不發生成膜 時的電漿損傷，所以能夠得到缺陷較少的膜。
不同於從靶材等被釋放的粒子沉積的成膜方法，CVD法及ALD法是因被處理物表面的反應而形成膜的成膜方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響，而具有良好的步階覆蓋性。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於覆蓋縱橫比高的開口部的表面的情況等。但是，ALD法的沉積速度比較慢，所以有時較佳為與沉積速度快的CVD法等其他成膜方法組合而使用。
CVD法及ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法及ALD法時，可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，當使用CVD法及ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使其成膜時所需的時間縮短。因此，有時可以提高記憶體裝置的生產率。
注意，在利用ALD法進行成膜的情況下，作為材料氣體較佳為使用不包含氯的氣體。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式8
在本實施方式中，對可應用於上述實施方式所示的記憶體裝置等的電晶體的結構例子進行說明。
〈電晶體的結構例子1〉
參照圖38A、圖38B及圖38C說明電晶體510A的結構例子。圖38A是電晶體510A的俯視圖。圖38B是在圖38A中以點劃線L1-L2表示的部分的剖面圖。圖38C是在圖38A中以點劃線W1-W2表示的部分的剖面圖。在圖38A的俯視圖中，為了明確起見，省略組件的一部分而進行表示。
在圖38A、圖38B及圖38C中示出電晶體510A、被用作層間膜的絕緣層511、絕緣層512、絕緣層514、絕緣層516、絕緣層580、絕緣層582及絕緣層584。此外，示出與電晶體510A電連接且被用作接觸插頭的導電層546(導電層546a及導電層546b)及被用作佈線的導電層503。
電晶體510A包括：被用作第一閘極電極的導電層560(導電層560a及導電層560b)；被用作第二閘極電極的導電層505(導電層505a及導電層505b)；被用作第一閘極絕緣層的絕緣層550；被用作第二閘極絕緣層的絕緣層521、絕緣層522、絕緣層524；包括形成通道的區域的氧化物530(氧化物530a、氧化物530b及氧化物530c)；被用作源極和汲極中的一個的導電層542a；被用作源極和汲極中的另一個的導電層542b；絕緣層574。
此外，在圖38A至圖38C所示的電晶體510A中，在設置於絕緣層580中的開口中隔著絕緣層574配置有氧化物530c、絕緣層550及導電層560。 此外，氧化物530c、絕緣層550及導電層560配置在導電層542a和導電層542b之間。
絕緣層511及絕緣層512被用作層間膜。
作為層間膜，可以使用氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba,Sr)TiO3(BST)等絕緣層的單層或疊層。或者，例如也可以對這些絕緣層添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對這些絕緣層進行氮化處理。還可以將氧化矽、氧氮化矽或氮化矽層疊於上述絕緣層。
例如，絕緣層511較佳為被用作抑制水或氫等雜質從基板一側進入電晶體510A的障壁膜。因此，作為絕緣層511較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的絕緣材料。此外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的絕緣材料。此外，例如，較佳為作為絕緣層511使用氧化鋁或氮化矽等。藉由採用該結構，可以抑制氫、水等雜質從與絕緣層511相比更靠近基板一側擴散到電晶體510A一側。
例如，絕緣層512的介電常數較佳為比絕緣層511低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
導電層503以嵌入在絕緣層512中的方式形成。在此，導電層503的頂面的高度與絕緣層512的頂面的高度可以大致相同。導電層503具有單層結構，但是本發明不侷限於此。例如，導電層503也可以具有兩層以上的多層膜結構。作為導電層503，較佳為使用以鎢、銅或鋁為主要成分的導電性高的導電材料。
在電晶體510A中，導電層560有時被用作第一閘(也稱為頂閘極)電極。導電層505有時被用作第二閘(也稱為底閘極)電極。在此情況下，藉由獨立地改變供應到導電層505的電位而不使其與供應到導電層560的電位聯動，可以控制電晶體510A的臨界電壓。尤其是，藉由對導電層505供應負電位，可以使電晶體510A的臨界電壓大於0V且可以減小關態電流。因此，與不對導電層505施加負電位時相比，在對導電層505施加負電位的情況下，可以減小對導電層560供應的電位為0V時的汲極電流。
此外，例如藉由將導電層505重疊於導電層560，在對導電層560及導電層505供應電位的情況下，從導電層560產生的電場和從導電層505產生的電場連接，可以覆蓋形成在氧化物530中的通道形成區域。
就是說，可以由被用作第一閘極電極的導電層560的電場和被用作第二閘極電極的導電層505的電場電圍繞通道形成區域。在本說明書中，將由第一閘極電極的電場和第二閘極電極的電場電圍繞通道形成區域的電晶體的結構稱為surrounded channel(S-channel：圍繞通道)結構。
與絕緣層511及絕緣層512同樣，絕緣層514及絕緣層516被用作層間 膜。例如，絕緣層514較佳為被用作抑制水或氫等雜質從基板一側進入電晶體510A的障壁膜。藉由採用該結構，可以抑制氫、水等雜質從與絕緣層514相比更靠近基板一側擴散到電晶體510A一側。例如，絕緣層516的介電常數較佳為比絕緣層514低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
在被用作第二閘極的導電層505中，以與絕緣層514及絕緣層516的開口的內壁接觸的方式形成有導電層505a，其內側形成有導電層505b。在此，導電層505a及導電層505b的頂面的高度與絕緣層516的頂面的高度可以大致相同。此外，在電晶體510A中，疊層有導電層505a與導電層505b，但是本發明不侷限於此。例如，導電層505可以具有單層結構，也可以具有三層以上的疊層結構。
在此，作為導電層505a較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的導電材料。此外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的導電材料。在本說明書中，“抑制雜質或氧的擴散的功能”是指抑制上述雜質和上述氧中的至少一個或全部的擴散的功能。
例如，藉由使導電層505a具有抑制氧的擴散的功能，可以抑制因導電層505b氧化而導致導電率的下降。
此外，在導電層505還具有佈線的功能的情況下，作為導電層505b， 較佳為使用以鎢、銅或鋁為主要成分的導電性高的導電材料。在此情況下，不一定需要設置導電層503。在圖式中，導電層505b具有單層結構，但是也可以具有疊層結構，例如，可以採用鈦、氮化鈦和上述導電材料的疊層結構。
絕緣層521、絕緣層522及絕緣層524被用作第二閘極絕緣層。
絕緣層522較佳為具有阻擋性。當絕緣層522具有阻擋性時，絕緣層522被用作抑制氫等雜質從電晶體510A的周圍部進入電晶體510A的層。
作為絕緣層522，例如較佳為使用包含氧化鋁、氧化鉿、含有矽及鉿的氧化物(矽酸鉿)、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba,Sr)TiO3(BST)等所謂的high-k材料的絕緣層的單層或疊層。當進行電晶體的微型化及高度積體化時，由於閘極絕緣層的薄膜化，有時發生洩漏電流等問題。藉由作為被用作閘極絕緣層的絕緣層使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。
例如，絕緣層521較佳為具有熱穩定性。例如，因為氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。此外，藉由high-k材料的絕緣層與氧化矽或氧氮化矽組合，可以形成具有熱穩定性且相對介電常數高的疊層結構的絕緣層521。
注意，在圖38A至圖38C中，第二閘極絕緣層具有三層的疊層結構，但是也可以具有單層結構或兩層以上的疊層結構。此時，不侷限於使用相 同材料構成的疊層結構，也可以是使用不同材料形成的疊層結構。
包括被用作通道形成區域的區域的氧化物530包括氧化物530a、氧化物530a上的氧化物530b及氧化物530b上的氧化物530c。當在氧化物530b之下設置有氧化物530a時，可以防止雜質從形成在氧化物530a下的結構物擴散到氧化物530b。當在氧化物530b之上設置有氧化物530c時，可以防止雜質從形成在氧化物530c的上方的結構物擴散到氧化物530b。作為氧化物530，可以使用上述實施方式所示的金屬氧化物之一的氧化物半導體。
較佳為在設置於絕緣層580中的開口內隔著絕緣層574設置氧化物530c。當絕緣層574具有阻擋性時，可以抑制來自絕緣層580的雜質擴散到氧化物530。
導電層542中的一個被用作源極電極，另一個被用作汲極電極。
導電層542a、導電層542b可以使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢等金屬或者以這些元素為主要成分的合金。尤其是，氮化鉭等金屬氮化物膜對氫或氧具有阻擋性，且耐氧化性較高，所以是較佳的。
此外，雖然在圖38A至圖38C中示出單層結構，但是也可以採用兩層以上的疊層結構。例如，較佳為層疊氮化鉭膜及鎢膜。此外，也可以層疊鈦膜及鋁膜。此外，也可以採用在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構。
此外，也可以使用：在鈦膜或氮化鈦膜上層疊鋁膜或銅膜並在其上形成鈦膜或氮化鈦膜的三層結構、在鉬膜或氮化鉬膜上層疊鋁膜或銅膜而並在其上形成鉬膜或氮化鉬膜的三層結構等。此外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
此外，也可以在導電層542上設置障壁層。障壁層較佳為使用對氧或氫具有阻擋性的物質。藉由採用該結構，可以抑制在形成絕緣層574時導電層542氧化。
障壁層例如可以使用金屬氧化物。尤其是，較佳為使用氧化鋁、氧化鉿、氧化鎵等對氧或氫具有阻擋性的絕緣膜。此外，也可以使用利用CVD法形成的氮化矽。
藉由包括障壁層，可以擴大導電層542的材料的選擇範圍。例如，導電層542可以使用鎢或鋁等耐氧化性低且導電性高的材料。此外，例如可以使用容易進行沉積或加工的導電體。
絕緣層550被用作第一閘極絕緣層。較佳為在設置於絕緣層580中的開口內隔著氧化物530c及絕緣層574設置絕緣層550。
當進行電晶體的微型化及高度積體化時，由於閘極絕緣層的薄膜化，有時發生洩漏電流等問題。此時，與第二閘極絕緣層同樣，絕緣層550也可以具有疊層結構。藉由使被用作閘極絕緣層的絕緣層具有high-k材料與 具有熱穩定性的材料的疊層結構，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。此外，可以實現具有熱穩定性及高相對介電常數的疊層結構。
被用作第一閘極電極的導電層560包括導電層560a及導電層560a上的導電層560b。與導電層505a同樣，作為導電層560a較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質的擴散的功能的導電材料。此外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
當導電層560a具有抑制氧的擴散的功能時，可以提高導電層560b的材料的選擇性。也就是說，藉由包括導電層560a，可以抑制導電層560b的氧化，而可以防止導電率的下降。
作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕或氧化釕等。此外，作為導電層560a，可以使用可用於氧化物530的氧化物半導體。在此情況下，藉由利用濺射法形成導電層560b，可以降低導電層560a的電阻率而使其成為導電體。該導電體可以稱為OC(Oxide Conductor)電極。
作為導電層560b，較佳為使用以鎢、銅或鋁為主要成分的導電材料。由於導電層560被用作佈線，所以較佳為使用導電性高的導電體。例如，可以使用以鎢、銅或鋁為主要成分的導電材料。導電層560b也可以具有疊層結構，例如，可以採用鈦、氮化鈦和上述導電材料的疊層結構。
在絕緣層580與電晶體510A之間配置絕緣層574。作為絕緣層574較佳為使用具有抑制水或氫等雜質及氧的擴散的功能的絕緣材料。例如較佳為使用氧化鋁或氧化鉿等。此外，例如，可以使用氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。
藉由包括絕緣層574，可以抑制絕緣層580所包含的水、氫等雜質經過氧化物530c、絕緣層550擴散到氧化物530b。此外，可以抑制絕緣層580所包含的過量氧使導電層560氧化。
絕緣層580、絕緣層582及絕緣層584被用作層間膜。
與絕緣層514同樣，絕緣層582較佳為被用作抑制水或氫等雜質從外部進入電晶體510A的阻擋絕緣膜。
藉由將電阻率為1×1010Ωcm以上且1×1015Ωcm以下的絕緣材料用於絕緣層582，可以減少在形成膜或蝕刻時等發生的電漿損傷。例如，作為絕緣層582，可以使用電阻率為1×1014Ωcm以下，較佳為1×1013Ωcm以下的氮化矽。此外，這不侷限於絕緣層582，也可以對其他絕緣層使用電阻率為1×1010Ωcm以上且1×1015Ωcm以下的絕緣材料。例如，作為絕緣層584、絕緣層580、絕緣層524及/或絕緣層516，可以使用電阻率為1×1014Ωcm以下，較佳為1×1013Ωcm以下的氮化矽。
此外，與絕緣層516同樣，絕緣層580及絕緣層584的介電常數較佳為比絕緣層582低。藉由將介電常數較低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
此外，電晶體510A也可以藉由嵌入在絕緣層580、絕緣層582及絕緣層584中的導電層546等插頭或佈線電連接到其他結構。
此外，與導電層505同樣，作為導電層546的材料，可以使用金屬材料、合金材料、金屬氮化物材料或金屬氧化物材料等導電材料的單層或疊層。例如，較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料。或者，較佳為使用鋁或銅等低電阻導電材料。藉由使用低電阻導電材料可以降低佈線電阻。
例如，藉由作為導電層546使用對氫及氧具有阻擋性的導電體的氮化鉭等與導電性高的鎢的疊層結構，可以在保持佈線的導電性的同時抑制來自外部的雜質的擴散。
藉由具有上述結構，可以提供一種具有通態電流大的包含氧化物半導體的電晶體的半導體裝置。或者，可以提供一種具有關態電流小的包含氧化物半導體的電晶體的半導體裝置。或者，可以提供一種在電特性變動得到抑制而具有穩定電特性的同時可靠性得到提高的半導體裝置。
此外，根據需要，可以省略用作背閘極電極的導電層505和用作佈線的導電層503。圖45A至圖45C所示的電晶體510Aa具有電晶體510A的除 了導電層505和導電層503以外的組件。
圖45A是電晶體510Aa的俯視圖。圖45B是在圖45A中以點劃線L1-L2表示的部分的剖面圖。圖45C是在圖45A中以點劃線W1-W2表示的部分的剖面圖。在圖45A的俯視圖中，為了明確起見，省略組件的一部分。
〈電晶體的結構例子2〉
參照圖39A、圖39B及圖39C說明電晶體510B的結構例子。圖39A是電晶體510B的俯視圖。圖39B是在圖39A中以點劃線L1-L2表示的部分的剖面圖。圖39C是在圖39A中以點劃線W1-W2表示的部分的剖面圖。在圖39A的俯視圖中，為了明確起見，省略組件的一部分。
電晶體510B是上述電晶體的變形例子。由此，為了防止重複說明，主要對與上述電晶體不同之處進行說明。
在圖39A至圖39C中，在露出的氧化物530b的表面的一部分包括區域531a及區域531b而不設置導電層542(導電層542a及導電層542b)。區域531a和區域531b中的一個被用作源極區，另一個被用作汲極區。此外，在氧化物530b與絕緣層574之間包括絕緣層573。
圖39A至圖39C所示的區域531(區域531a及區域531b)是氧化物530b被添加上述元素而成的區域。區域531例如可以利用偽閘極形成。
明確而言，在氧化物530b上設置偽閘極，將該偽閘極用作遮罩，對氧 化物530b添加使該氧化物530b低電阻化的元素。也就是說，該元素被添加到氧化物530的不與偽閘極重疊的區域中，由此形成區域531。作為該元素的添加方法，可以使用：對離子化了的源氣體進行質量分離而添加的離子植入法；不對離子化了的源氣體進行質量分離而添加的離子摻雜法；以及電漿浸沒離子佈植技術等。
此外，作為使氧化物530低電阻化的元素，典型的有硼或磷。此外，也可以使用氫、碳、氮、氟、硫、氯、鈦、稀有氣體元素等。作為稀有氣體元素的典型例子有氦、氖、氬、氪及氙等。該元素的濃度可以利用二次離子質譜分析法(SIMS)等進行測量。
尤其是，硼及磷可以使用非晶矽或低溫多晶矽的生產線的設備，所以是較佳的。可以使用已有的設備，由此可以降低設備投資。
接著，也可以在氧化物530b及偽閘極上形成成為絕緣層573的絕緣膜及成為絕緣層574的絕緣膜。藉由設置成為絕緣層573的絕緣膜和絕緣層574的疊層，可以設置區域531與氧化物530c及絕緣層550重疊的區域。
明確而言，在成為絕緣層574的絕緣膜上設置成為絕緣層580的絕緣膜，然後對成為絕緣層580的絕緣膜進行CMP(Chemical Mechanical Polishing)處理，去除成為絕緣層580的絕緣膜的一部分，使偽閘極露出。接著，在去除偽閘極時，較佳為還去除與偽閘極接觸的絕緣層573的一部分。由此，在設置於絕緣層580中的開口的側面，絕緣層574及絕緣層573露出，在該開口的底面，設置在氧化物530b中的區域531的一部分露出。接著，在該 開口部依次形成成為氧化物530c的氧化膜，成為絕緣層550的絕緣膜及成為導電層560的導電膜，然後利用CMP處理等直到絕緣層580露出為止去除成為氧化物530c的氧化膜、成為絕緣層550的絕緣膜及成為導電層560的導電膜的一部分，由此可以形成圖39A至圖39C所示的電晶體。
注意，不一定需要設置絕緣層573及絕緣層574。根據所需要的電晶體特性，適當地設計即可。
圖39A至圖39C所示的電晶體可以利用已有的設備，並且不設置導電層542，由此可以降低成本。
此外，根據需要，可以省略用作背閘極電極的導電層505和用作佈線的導電層503。圖46A至圖46C所示的電晶體510Ba具有電晶體510B的除了導電層505和導電層503以外的組件。
圖46A是電晶體510Ba的俯視圖。圖46B是在圖46A中以點劃線L1-L2表示的部分的剖面圖。圖46C是在圖46A中以點劃線W1-W2表示的部分的剖面圖。在圖46A的俯視圖中，為了明確起見，省略組件的一部分。
〈電晶體的結構例子3〉
參照圖40A、圖40B及圖40C說明電晶體510C的結構例子。圖40A是電晶體510C的俯視圖。圖40B是在圖40A中以點劃線L1-L2表示的部分的剖面圖。圖40C是在圖40A中以點劃線W1-W2表示的部分的剖面圖。在圖40A的俯視圖中，為了明確起見，省略組件的一部分。
電晶體510C是上述電晶體的變形例子。由此，為了防止重複說明，主要對與電晶體510A不同之處進行說明。
電晶體510C包括導電層542(導電層542a及導電層542b)與氧化物530c、絕緣層550、氧化物551及導電層560重疊的區域。藉由採用該結構，可以提供通態電流高的電晶體。此外，可以提供控制性高的電晶體。
被用作第一閘極電極的導電層560包括導電層560a及導電層560a上的導電層560b。與導電層505a同樣，作為導電層560a較佳為使用具有抑制氫原子、氫分子、水分子、銅原子等雜質的擴散的功能的導電材料。此外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
當導電層560a具有抑制氧的擴散的功能時，可以提高導電層560b的材料的選擇性。也就是說，藉由包括導電層560a，可以抑制導電層560b的氧化，而可以防止導電率的下降。
此外，也可以根據功函數決定用於導電層560a的材料，以調整電晶體的Vth。例如，可以使用氮化鈦形成導電層560a並使用鎢形成導電層560b。導電層560a及導電層560b可以使用濺射法、CVD法或AFM法等已知的成膜方法形成。此外，使用CVD法形成氮化鈦膜時的成膜溫度較佳為380℃以上500℃以下，更佳為400℃以上450℃以下。
氧化物551可以使用與其他絕緣層同樣的材料形成。此外，作為氧化物551，可以使用包含過量氧的In-M-Zn氧化物(元素M是選自鋁、鎵、釔、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)等的金屬氧化物。例如，作為氧化物551，可以使用濺射法形成In-Ga-Zn氧化物。明確而言，例如，使用原子個數比為In：Ga：Zn=1：3：4的靶材及包含氧的濺射氣體形成In-Ga-Zn氧化物。在使用濺射法形成氧化物551的情況下，包含在濺射氣體中的氧的流量比較佳為70%以上，更佳為80%以上，進一步較佳為100%。
藉由使用包含氧的氣體作為濺射氣體，可以不僅向氧化物551而且還向作為氧化物551的被形成面的絕緣層550供應氧。此外，藉由增大包含在濺射氣體中的氧的流量比，可以增加向絕緣層550的氧供給量。
此外，借助於在絕緣層550上設置有氧化物551，包含在絕緣層550中的過量氧不容易擴散到導電層560。由此，可以提高電晶體的可靠性。此外，有時根據目的等而省略氧化物551。
此外，較佳為以覆蓋導電層560的頂面及側面、絕緣層550的側面以及氧化物530c的側面的方式設置絕緣層574。作為絕緣層574較佳為使用具有抑制水或氫等雜質及氧的擴散的功能的絕緣材料。例如較佳為使用氧化鋁或氧化鉿等。此外，例如，可以使用氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。
藉由設置絕緣層574，可以抑制導電層560的氧化。此外，藉由包括絕 緣層574，可以抑制絕緣層580所包含的水、氫等雜質擴散到電晶體510C。
此外，也可以在導電層546與絕緣層580之間設置具有阻擋性的絕緣層576(絕緣層576a及絕緣層576b)。藉由設置絕緣層576，可以抑制絕緣層580的氧與導電層546起反應而導致導電層546氧化。
此外，藉由設置具有阻擋性的絕緣層576，可以擴大用於插頭或佈線的導電體的材料的選擇範圍。例如，作為導電層546，可以使用具有吸收氧的性質且具有高導電性的金屬材料。
此外，根據需要，可以省略用作背閘極電極的導電層505和用作佈線的導電層503。圖47A至圖47C所示的電晶體510Ca具有電晶體510C的除了導電層505和導電層503以外的組件。
圖47A是電晶體510Ca的俯視圖。圖47B是在圖47A中以點劃線L1-L2表示的部分的剖面圖。圖47C是在圖47A中以點劃線W1-W2表示的部分的剖面圖。在圖47A的俯視圖中，為了明確起見，省略組件的一部分。
〈電晶體的結構例子4〉
參照圖41A、圖41B及圖41C說明電晶體510D的結構例子。圖41A是電晶體510D的俯視圖。圖41B是在圖41A中以點劃線L1-L2表示的部分的剖面圖。圖41C是在圖41A中以點劃線W1-W2表示的部分的剖面圖。在圖41A的俯視圖中，為了明確起見，省略組件的一部分。
電晶體510D是上述電晶體的變形例子。由此，為了防止重複說明，主要對與電晶體510A不同之處進行說明。
圖41A至圖41C所示的電晶體510D在導電層542a與氧化物530b之間配置有導電層547a，在導電層542b與氧化物530b之間配置有導電層547b。在此，導電層542a(導電層542b)具有超過導電層547a(導電層547b)的頂面及導電層560一側的側面延伸並與氧化物530b的頂面接觸的區域。在此，作為導電層547，可以使用可用於導電層542的導電體。此外，導電層547的厚度較佳為至少厚於導電層542。
由於圖41A至圖41C所示的電晶體510D具有上述結構，與電晶體510A相比，可以將導電層542靠近導電層560。或者，可以將導電層542a的端部及導電層542b的端部重疊於導電層560。由此，可以減小電晶體510D的實質上的通道長度，而可以提高通態電流及頻率特性。
此外，導電層547a(導電層547b)較佳為與導電層542a(導電層542b)重疊。藉由採用該結構，在形成填埋導電層546a(導電層546b)的開口的蝕刻時，導電層547a(導電層547b)被用作蝕刻停止層而可以防止氧化物530b的過蝕刻。
此外，在圖41A至圖41C所示的電晶體510D中，也可以以接觸於絕緣層544之上的方式配置絕緣層565。絕緣層544較佳為被用作抑制水或氫等雜質或過量氧從絕緣層580一側進入電晶體510D的阻擋絕緣膜。作為絕緣層565，可以使用可用於絕緣層544的絕緣層。此外，例如，絕緣層544也 可以使用氮化鋁、氮化鋁鈦、氮化鈦、氮化矽或氮氧化矽等氮化物絕緣材料而形成。
此外，在圖41A至圖41C所示的電晶體510D中，與圖38A至圖38C所示的電晶體510A不同，導電層505也可以具有單層結構。此時，可以在已形成為圖案的導電層505上形成成為絕緣層516的絕緣膜，藉由利用CMP法等直到導電層505的頂面露出為止去除該絕緣膜的頂部。在此，較佳為提高導電層505的頂面的平坦性。例如，導電層505的頂面的平均表面粗糙度(Ra)可以為1nm以下，較佳為0.5nm以下，更佳為0.3nm以下。由此，可以提高形成在導電層505上的絕緣層的平坦性，而可以提高氧化物530b及氧化物530c的結晶性。
此外，根據需要，可以省略導電層505。圖48A至圖48C所示的電晶體510Da具有電晶體510D的除了導電層505和導電層503以外的組件。
圖48A是電晶體510Da的俯視圖。圖48B是在圖48A中以點劃線L1-L2表示的部分的剖面圖。圖48C是在圖48A中以點劃線W1-W2表示的部分的剖面圖。在圖48A的俯視圖中，為了明確起見，省略組件的一部分。
〈電晶體的結構例子5〉
參照圖42A、圖42B及圖42C說明電晶體510E的結構例子。圖42A是電晶體510E的俯視圖。圖42B是在圖42A中以點劃線L1-L2表示的部分的剖面圖。圖42C是在圖42A中以點劃線W1-W2表示的部分的剖面圖。在圖42A的俯視圖中，為了明確起見，省略組件的一部分。
電晶體510E是上述電晶體的變形例子。由此，為了防止重複說明，主要對與上述電晶體不同之處進行說明。
在圖42A至圖42C中，將具有第二閘極的功能的導電層505還用作佈線而不設置導電層503。此外，在氧化物530c上包括絕緣層550，在絕緣層550上包括金屬氧化物552。此外，在金屬氧化物552上包括導電層560，在導電層560上包括絕緣層570。此外，在絕緣層570上包括絕緣層571。
金屬氧化物552較佳為具有抑制氧擴散的功能。藉由在絕緣層550與導電層560之間設置抑制氧擴散的金屬氧化物552，向導電層560的氧擴散得到抑制。換言之，可以抑制供應到氧化物530的氧量的減少。此外，可以抑制因氧導致的導電層560的氧化。
此外，金屬氧化物552可以被用作第一閘極的一部分。例如，可以將可用作氧化物530的氧化物半導體用作金屬氧化物552。在此情況下，藉由利用濺射法形成導電層560，可以降低金屬氧化物552的電阻值使其變為導電層。可以將其稱為OC(Oxide Conductor)電極。
此外，金屬氧化物552有時被用作閘極絕緣層的一部分。因此，在將氧化矽或氧氮化矽等用於絕緣層550的情況下，作為金屬氧化物552較佳為使用作為相對介電常數高的high-k材料的金屬氧化物。藉由採用該疊層結構，可以形成具有熱穩定性且相對介電常數高的疊層結構。因此，可以在保持物理厚度的同時降低在電晶體工作時施加的閘極電位。此外，可以減 少被用作閘極絕緣層的絕緣層的等效氧化物厚度(EOT)。
雖然示出電晶體510E中的金屬氧化物552是單層的結構，但是也可以採用兩層以上的疊層結構。例如，可以將被用作閘極電極的一部分的金屬氧化物與被用作閘極絕緣層的一部分的金屬氧化物層疊。
當將金屬氧化物552用作閘極電極時，可以在不減弱來自導電層560的電場的影響的情況下提高電晶體510E的通態電流。此外，當將金屬氧化物552用作閘極絕緣層時，藉由利用絕緣層550及金屬氧化物552的物理厚度保持導電層560與氧化物530之間的距離，可以抑制導電層560與氧化物530之間的洩漏電流。由此，藉由設置絕緣層550及金屬氧化物552的疊層結構，可以容易調節導電層560與氧化物530之間的物理距離及從導電層560施加到氧化物530的電場強度。
明確而言，可以藉由使可用於氧化物530的氧化物半導體低電阻化來將其用作金屬氧化物552。或者，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺和鎂等中的一種或兩種以上的金屬氧化物。
尤其是，較佳為使用作為包含鋁和鉿中的一者或兩者的氧化物的絕緣層的氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。尤其是，鋁酸鉿的耐熱性比氧化鉿膜高。因此，在後面的製程的加熱處理中不容易晶化，所以是較佳的。注意，金屬氧化物552不是必需的組件，可以根據所需的電晶體特性適當地設計。
作為絕緣層570較佳為使用具有抑制水或氫等雜質及氧的透過的功能的絕緣材料。例如較佳為使用氧化鋁或氧化鉿等。由此，可以防止導電層560因來自絕緣層570的上方的氧而氧化。此外，可以抑制來自絕緣層570的上方的水或氫等雜質藉由導電層560及絕緣層550進入氧化物230中。
絕緣層571被用作硬遮罩。藉由設置絕緣層571，可以以使導電層560的側面與基板表面大致垂直的方式對導電層560進行加工，明確而言，可以使導電層560的側面與基板表面所形成的角度為75度以上且100度以下，較佳為80度以上且95度以下。
此外，也可以藉由作為絕緣層571使用抑制水或氫等雜質及氧的透過的功能的絕緣材料，來將絕緣層571兼作用障壁層。在此情況下，也可以不設置絕緣層570。
藉由將絕緣層571用作硬遮罩，選擇性地去除絕緣層570、導電層560、金屬氧化物552、絕緣層550及氧化物530c的一部分，可以使它們的側面大致一致，且使氧化物530b的表面的一部分露出。
此外，電晶體510E在露出的氧化物530b的表面的一部分具有區域531a及區域531b。區域531a和區域531b中的一個被用作源極區，另一個被用作汲極區。
例如藉由利用離子植入法、離子摻雜法、電漿浸沒離子佈植技術或電漿處理等，對露出的氧化物530b的表面引入磷或硼等雜質元素，來可以形 成區域531a及區域531b。注意，在本實施方式等中，“雜質元素”是指主要成分元素之外的元素。
此外，也可以在使氧化物530b的表面的一部分露出之後形成金屬膜，然後進行加熱處理，來將包含在該金屬膜中的元素擴散到氧化物530b中，由此形成區域531a及區域531b。
氧化物530b中的被引入雜質元素的區域的電阻率下降。由此，有時將區域531a及區域531b稱為“雜質區域”或“低電阻區域”。
藉由將絕緣層571和/或導電層560用作遮罩，可以自對準地形成區域531a及區域531b。因此，區域531a和/或區域531b不與導電層560重疊，可以減小寄生電容。此外，偏置區域不形成在通道形成區域與源汲極區域(區域531a或區域531b)之間。藉由自對準地形成區域531a及區域531b，可以實現通態電流的增加、臨界電壓的降低、工作頻率的提高等。
此外，為了進一步降低關態電流，也可以在通道形成區域與源汲極區域之間設置偏置區域。偏置區域是電阻率高的區域，且是不被進行上述雜質元素的引入的區域。藉由在形成絕緣層575後進行上述雜質元素的引入，可以形成偏置區域。在此情況下，與絕緣層571等同樣，絕緣層575也被用作遮罩。因此，氧化物530b的與絕緣層575重疊的區域不被引入雜質元素，由此可以將該區域的電阻率保持為高。
電晶體510E在絕緣層570、導電層560、金屬氧化物552、絕緣層550 及氧化物530c的側面包括絕緣層575。絕緣層575較佳為相對介電常數低的絕緣層。例如，較佳為使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。尤其是，當將氧化矽、氧氮化矽、氮氧化矽或具有空孔的氧化矽用於絕緣層575時，在後面的製程中可在絕緣層575中容易形成過量氧區域，所以是較佳的。此外，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。此外，絕緣層575較佳為具有擴散氧的功能。
此外，電晶體510E在絕緣層575、氧化物530上包括絕緣層574。絕緣層574較佳為利用濺射法形成。藉由利用濺射法，可以形成水或氫等雜質少的絕緣層。例如，作為絕緣層574，較佳為使用氧化鋁。
有時利用濺射法形成的氧化膜從被形成的結構體抽出氫。因此，絕緣層574從氧化物230及絕緣層575抽出氫及水，來可以降低氧化物230及絕緣層575的氫濃度。
此外，根據需要，可以省略導電層505。圖49A至圖49C所示的電晶體510Ea具有電晶體510E的除了導電層505和導電層503以外的組件。
圖49A是電晶體510Ea的俯視圖。圖49B是在圖49A中以點劃線L1-L2表示的部分的剖面圖。圖49C是在圖49A中以點劃線W1-W2表示的部分的剖面圖。在圖49A的俯視圖中，為了明確起見，省略組件的一部分。
〈電晶體的結構例子6〉
參照圖43A、圖43B及圖43C說明電晶體510F的結構例子。圖43A是電晶體510F的俯視圖。圖43B是在圖43A中以點劃線L1-L2表示的部分的剖面圖。圖43C是在圖43A中以點劃線W1-W2表示的部分的剖面圖。在圖43A的俯視圖中，為了明確起見，省略組件的一部分。
電晶體510F是上述電晶體的變形例子。由此，為了防止重複說明，主要對與上述電晶體不同之處進行說明。
電晶體510F具有電晶體510C_1和電晶體510C_2並聯連接的結構。明確而言，電晶體510C_1的源極或汲極的一個與電晶體510C_2的源極或汲極的一個藉由導電層546a或導電層546b的一個電連接。此外，電晶體510C_1的源極或汲極的另一個與電晶體510C_2的源極或汲極的另一個藉由導電層546a或導電層546b的另一個電連接。此外，將導電層560用作電晶體510C_1及電晶體510C_2的閘極電極。
電晶體510C_1和電晶體510C_2都具有與電晶體510C相同的結構。由此，電晶體510F是兩個電晶體510C並聯連接的電晶體。此外，並聯連接的電晶體的個數不侷限於兩個，而也可以為三個以上。例如，在將電晶體510F用作構成記憶單元的電晶體的情況下，並聯連接的電晶體的個數根據單元尺寸決定即可。此外，並聯連接的電晶體的結構不侷限於電晶體510C。
此外，包含在電晶體510C_1中的導電層505_1被用作背閘極電極。此外，包含在電晶體510C_2中的導電層505_2被用作背閘極電極。導電層505_1和導電層505_2可以使用與導電層505同樣的材料及方法形成。
當增加通道寬度以增加通態電流時，容易發生S值(次臨界擺幅值)的增加及常開啟化等。尤其是，通道長度短的電晶體顯著呈現該傾向。S值為顯示電晶體的電特性的參數之一，該數值越小越好。藉由將通道寬度分割成多個，可以在不增加S值的狀態下增加通態電流。此外，可以在不發生常開啟化的狀態下增加通態電流。
此外，就因在半導體層的側面形成有通道而使實效通道寬度大於外觀上的通道寬度的S-channel結構的電晶體而言，當增加其通道寬度時，該電晶體的效果減少。藉由將通道寬度分割成多個，可以在保持S-channel結構的效果的狀態下增加實質上的通道寬度。
在將通道寬度分割成多個的情況下，被分割了的通道寬度較佳為相等或大致相等。在電晶體510F中，電晶體510C_1的通道寬度和電晶體510C_2的通道寬度較佳為相等或大致相等。假設為以W1和W2分別表示電晶體510C_1的通道寬度和電晶體510C_2的通道寬度，W1較佳為W2的0.8倍以上且1.2倍以下，更佳為0.9倍以上且1.1倍以下，進一步較佳為0.95倍以上且1.05倍以下。
此外，根據需要，可以省略用作背閘極電極的導電層505和用作佈線的導電層503。圖50A至圖50C所示的電晶體510Fa具有電晶體510F的除了導電層505和導電層503以外的組件。
圖50A是電晶體510Fa的俯視圖。圖50B是在圖50A中以點劃線L1-L2 表示的部分的剖面圖。圖50C是在圖50A中以點劃線W1-W2表示的部分的剖面圖。在圖50A的俯視圖中，為了明確起見，省略組件的一部分。
〈電晶體的結構例子7〉
參照圖44A及圖44B說明電晶體510G的結構例子。圖44A是電晶體510G的俯視圖。圖44B是在圖44A中以點劃線L1-L2表示的部分的剖面圖。在圖44A的俯視圖中，為了明確起見，省略組件的一部分。
電晶體510G是上述電晶體510F的變形例子。由此，為了防止重複說明，主要對與上述電晶體510F不同之處進行說明。
電晶體510G是電晶體510C_1和電晶體510C_2並聯連接且其結構與電晶體E不同的電晶體。明確而言，導電層505_1和導電層505_2電連接。此外，電晶體510C_1的源極或汲極的一個與電晶體510C_2的源極或汲極的一個電連接。在圖44A和圖44B中，共同使用電晶體510C_1的源極或汲極的一個與電晶體510C_2的源極或汲極的一個，其與導電層546b電連接。此外，電晶體510C_1具有用作閘極電極的導電層560_1，而電晶體510C_2具有用作閘極電極的導電層560_2。此外，導電層560_1和導電層560_2電連接。
導電層560_1及導電層560_2可以使用與導電層560同樣的材料及方法形成。在圖44A和圖44B中，示出導電層560的一部分用作導電層560_1且導電層560的另一部分用作導電層560_2的例子。
此外，電晶體510C_1的源極或汲極的另一個電連接於導電層546a，而電晶體510C_2的源極或汲極的另一個電連接於導電層546c。導電層546c可以使用與導電層546a及導電層546b同樣的材料及方法形成。此外，絕緣層576c可以使用與絕緣層576a及絕緣層576b同樣的材料及方法形成。
在電晶體510G中，導電層546b電連接於電晶體510G的源極和汲極中的一個，而導電層546a及導電層546b電連接於電晶體510G的源極和汲極中的另一個。
晶体管510G也具有與晶体管510F相同的效果。
此外，根據需要，可以省略用作背閘極電極的導電層505和用作佈線的導電層503。圖51A至圖51C所示的電晶體510Ga具有電晶體510G的除了導電層505和導電層503以外的組件。
圖51A是電晶體510Ga的俯視圖。圖51B是在圖51A中以點劃線L1-L2表示的部分的剖面圖。圖51C是在圖51A中以點劃線W1-W2表示的部分的剖面圖。在圖51A的俯視圖中，為了明確起見，省略組件的一部分。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式9
本實施方式示出可以應用上述實施方式所示的記憶體裝置的商品的概 念及安裝有上述實施方式所示的記憶體裝置等的電子構件及電子裝置的一個例子。
〈商品的概念〉
首先，圖52示出可以應用根據本發明的一個實施方式的記憶體裝置的商品的概念。圖52所示的區域801表示高溫度特性(High T operate)，區域802表示高頻率特性(High f operate)，區域803表示低關閉特性(Ioff)，並且區域804表示區域801、區域802以及區域803重疊的區域。
當要滿足區域801時，只要將碳化矽或氮化鎵等碳化物或氮化物用於電晶體的通道形成區，就大致滿足。此外，當要滿足區域802時，只要將單晶矽或結晶矽等矽化物用於電晶體的通道形成區，就大致滿足。此外，當要滿足區域803時，只要將氧化物半導體或金屬氧化物用於電晶體的通道形成區，就大致滿足。
根據本發明的一個實施方式的記憶體裝置例如可以應用於區域804所示的範圍內的商品。
現有商品難以滿足區域801、區域802以及區域803的全部。但是，根據本發明的一個實施方式的記憶體裝置所具有的電晶體在通道形成區中含有結晶OS。當在通道形成區中含有結晶OS的情況下，可以提供滿足高溫度特性、高頻率特性以及低關閉特性的記憶體裝置及電子裝置。
作為區域804所示的範圍內的商品，例如可以舉出具有低功耗及高性 能的CPU等的電子裝置、被要求高溫環境下的高可靠性的車載電子裝置等。以下示出安裝有根據本發明的一個實施方式的記憶體裝置等的電子構件及電子裝置的一個例子。
〈電子構件〉
首先，參照圖53A和圖53B對組裝有記憶體裝置100的電子構件的例子進行說明。
圖53A示出電子構件700及安裝有電子構件700的基板(電路板704)的透視圖。圖53A所示的電子構件700是IC晶片，包括引線及電路部。電子構件700例如安裝於印刷電路板702。藉由組合多個該IC晶片並使其分別在印刷電路板702上電連接，由此完成電路板704。
作為電子構件700的電路部設置上述實施方式所示的記憶體裝置100。雖然圖53A中作為電子構件700的封裝採用QFP(Quad Flat Package：四面扁平封裝)，但是封裝的方式不侷限於此。
圖53B示出電子構件730的透視圖。電子構件730是SiP(System in package：系統封裝)或MCM(Multi Chip Module：多晶片封裝)的一個例子。在電子構件730中，封裝基板732(印刷電路板)上設置有插板(interposer)731，插板731上設置有半導體裝置735及多個記憶體裝置100。
電子構件730示出將記憶體裝置100用作寬頻記憶體(HBM：High Bandwidth Memory：高寬頻記憶體)的例子。此外，半導體裝置735可以使 用CPU、GPU、FPGA等積體電路(半導體裝置)。
封裝基板732可以使用陶瓷基板、塑膠基板或玻璃環氧基板等。插板731可以使用矽插板、樹脂插板等。
插板731具有多個佈線能夠與端子間距不同的多個積體電路電連接。多個佈線由單層或多層構成。此外，插板731具有將設置於插板731上的積體電路與設置於封裝基板732上的電極電連接的功能。因此，有時也將插板稱為“重佈線基板(rewiring substrate)”或“中間基板”。此外，有時藉由在插板731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板732電連接。此外，在使用矽插板的情況下，也可以使用TSV(Through Silicon Via：矽通孔)作為貫通電極。
作為插板731較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。矽插板的佈線形成可以在半導體製程中進行，樹脂插板更易於形成微細的佈線。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
此外，在使用矽插板的SiP或MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。此外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不 良。尤其較佳為將矽插板用於2.5D封裝(2.5D安裝)，其中多個積體電路橫著排放並配置於插板上。
此外，也可以與電子構件730重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為設置於插板731上的積體電路的高度一致。例如，在本實施方式所示的電子構件730中，較佳為使記憶體裝置100與半導體裝置735的高度一致。
為了將電子構件730安裝在其他的基板上，可以在封裝基板732的底部設置電極733。圖53B示出用焊球形成電極733的例子。藉由在封裝基板732的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)安裝。此外，電極733也可以使用導電針形成。藉由在封裝基板732的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)安裝。
電子構件730可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA(Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)或QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)等安裝方法。
〈電子裝置〉
接著，參照圖54對安裝有上述電子構件的電子裝置的例子進行說明。
機器人7100包括照度感測器、麥克風、照相機、揚聲器、顯示器、各 種感測器(紅外線感測器、超聲波感測器、加速度感測器、壓電感測器、光感測器、陀螺儀感測器等)及移動機構等。電子構件730包括處理器等並具有控制這些週邊設備的功能。例如，電子構件700具有存儲感測器測得的資料的功能。
麥克風具有檢測使用者的聲音及周圍的聲音等音訊信號的功能。此外，揚聲器具有發出聲音及警告音等音訊信號的功能。機器人7100可以分析藉由麥克風輸入的音訊信號，從揚聲器發出所需要的音訊信號。機器人7100可以藉由使用麥克風及揚聲器與使用者交流。
照相機具有拍攝機器人7100的周圍的影像的功能。此外，機器人7100具有使用移動機構移動的功能。機器人7100可以藉由使用照相機拍攝周圍的影像而分析該影像，判斷移動時的障礙物的有無等。
飛行物7120包括螺旋槳、照相機及電池等，並具有自主飛行功能。電子構件730具有控制上述週邊設備的功能。
例如，照相機拍攝的影像資料儲存至電子構件700。電子構件730可以藉由分析影像資料，判斷移動時的障礙物的有無等。此外，利用電子構件730可以藉由電池的蓄電容量的變化推測電池的剩餘電量。
掃地機器人7140包括配置在頂面的顯示器、配置在側面的多個照相機、刷子、操作按鈕及各種感測器等。雖然未圖示，但是掃地機器人7300安裝有輪胎、吸入口等。掃地機器人7300可以自動行走，檢測垃圾，可以 從底面的吸入口吸引垃圾。
例如，電子構件730可以藉由分析照相機所拍攝的影像，判斷牆壁、家具或步階等障礙物的有無。此外，在藉由影像分析檢測出佈線等可能會繞在刷子上的物體的情況下，可以停止刷子的旋轉。
汽車7160包括引擎、輪胎、制動器、轉向裝置、照相機等。例如，電子構件730根據導航資訊、速度、引擎的狀態、排檔的選擇狀態、制動器的使用頻率等資料，進行為了使汽車7160的行駛狀態最佳化的控制。例如，照相機拍攝的影像資料儲存至電子構件700。
電子構件700及/或電子構件730可以安裝在電視接收(TV)裝置7200、智慧手機7210、PC7220(個人電腦)、7230、遊戲機7240、遊戲機7260等中。
例如，設置在TV裝置7200內的電子構件730可以用作影像引擎。例如，電子構件730雜訊去除、解析度的上變頻(up-conversion)等影像處理。
智慧手機7210是可攜式資訊終端的一個例子。智慧手機7210包括麥克風、照相機、揚聲器、各種感測器及顯示部。電子構件730控制上述週邊設備。
PC7220、PC7230分別是筆記本型PC、桌上型PC的例子鍵盤7232及顯示器裝置7233可以以無線或有線連接到PC7230。遊戲機7240是可攜式遊 戲機的例子。遊戲機7260是固定式遊戲機的例子。遊戲機7260以無線或有線與控制器7262連接。可以對控制器7262安裝電子構件700及/或電子構件730。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。

Claims (30)

  1. 一種記憶體裝置，包括：第一單元陣列；第二單元陣列；第一位元線對；以及第二位元線對，其中，該第一單元陣列與該第二單元陣列具有互相重疊的區域，該第一單元陣列包括Aa個(Aa為1以上的整數)第一記憶單元、Ba個(Ba為1以上的整數)第一記憶單元、Ca個(Ca為1以上的整數)第一記憶單元、Da個(Da為1以上的整數)第一記憶單元、Ea個(Ea為1以上的整數)第一記憶單元以及Fa個(Fa為1以上的整數)第一記憶單元，該第二單元陣列包括Ab個(Ab為1以上的整數)第二記憶單元、Bb個(Bb為1以上的整數)第二記憶單元、Cb個(Cb為1以上的整數)第二記憶單元、Db個(Db為1以上的整數)第二記憶單元、Eb個(Eb為1以上的整數)第二記憶單元以及Fb個(Fb為1以上的整數)第二記憶單元，該第一位元線對中的一個位元線與該Aa個第一記憶單元、該Ca個第一記憶單元以及該Cb個第二記憶單元電連接，該第一位元線對中的另一個位元線與該Ba個第一記憶單元、該Ab個第二記憶單元以及該Bb個第二記憶單元電連接，該第二位元線對中的一個位元線與該Da個第一記憶單元、該Fa個第一記憶單元以及該Fb個第二記憶單元電連接，該第二位元線對中的另一個位元線與該Ea個第一記憶單元、該Db個第二記憶單元以及該Eb個第二記憶單元電連接，該Da個第一記憶單元的一部分與該Ba個第一記憶單元相鄰， 該Da個第一記憶單元的另一部分與該Ca個第一記憶單元相鄰，該Db個第一記憶單元的一部分與該Bb個第一記憶單元相鄰，並且，該Db個第一記憶單元的另一部分與該Cb個第一記憶單元相鄰。
  2. 根據申請專利範圍第1項之記憶體裝置，還包括多個該第一位元線對及多個該第二位元線對。
  3. 根據申請專利範圍第1或2項之記憶體裝置，其中該第一記憶單元具有第一電晶體及第一電容元件，並且該第二記憶單元具有第二電晶體及第二電容元件。
  4. 根據申請專利範圍第3項之記憶體裝置，其中該第一電晶體及該第二電晶體在半導體層中包含氧化物半導體。
  5. 根據申請專利範圍第1至4中任一項之記憶體裝置，其中該Ca為該Ba的0.8倍以上且1.2倍以下。
  6. 根據申請專利範圍第1至5中任一項之記憶體裝置，其中該Ca與該Ba個數相同。
  7. 根據申請專利範圍第1至6中任一項之記憶體裝置，其中該Ab為該Aa的0.8倍以上且1.2倍以下。
  8. 根據申請專利範圍第1至7中任一項之記憶體裝置，其中該Ba和該Ca的總和為該Aa的0.8倍以上且1.2倍以下。
  9. 一種記憶體裝置，包括：第一單元陣列；第二單元陣列；第一至第四BLf位元線；第一至第四BLs位元線；第一至第四BLBf位元線；以及 第一至第四BLBs位元線，其中，該第一單元陣列與該第二單元陣列具有互相重疊的區域，該第一單元陣列包括：Aa個(Aa為1以上的整數)第一記憶單元；Ba個(Ba為1以上的整數)第一記憶單元；Ca個(Ca為1以上的整數)第一記憶單元；Da個(Da為1以上的整數)第一記憶單元；Ea個(Ea為1以上的整數)第一記憶單元；Fa個(Fa為1以上的整數)第一記憶單元；Ga個(Ga為1以上的整數)第一記憶單元；Ha個(Ha為1以上的整數)第一記憶單元；Ia個(Ia為1以上的整數)第一記憶單元；Ja個(Ja為1以上的整數)第一記憶單元；Ka個(Ka為1以上的整數)第一記憶單元；以及La個(La為1以上的整數)第一記憶單元，該第二單元陣列包括：Ab個(Ab為1以上的整數)第二記憶單元；Bb個(Bb為1以上的整數)第二記憶單元；Cb個(Cb為1以上的整數)第二記憶單元；Db個(Db為1以上的整數)第二記憶單元；Eb個(Eb為1以上的整數)第二記憶單元；Fb個(Fb為1以上的整數)第二記憶單元；Gb個(Gb為1以上的整數)第二記憶單元；Hb個(Hb為1以上的整數)第二記憶單元； Ib個(Ib為1以上的整數)第二記憶單元；Jb個(Jb為1以上的整數)第二記憶單元；Kb個(Kb為1以上的整數)第二記憶單元；以及Lb個(Lb為1以上的整數)第二記憶單元，該第一BLf位元線與該Ba個第一記憶單元及該Bb個第二記憶單元電連接，該第一BLs位元線與該Ab個第二記憶單元電連接，該第一BLBf位元線與該Ca個第一記憶單元及該Cb個第二記憶單元電連接，該第一BLBs位元線與該Aa個第一記憶單元電連接，該第二BLf位元線與該Fa個第一記憶單元及該Fb個第二記憶單元電連接，該第二BLs位元線與該Db個第二記憶單元電連接，該第二BLBf位元線與該Ea個第一記憶單元及該Eb個第二記憶單元電連接，該第二BLBs位元線與該Da個第一記憶單元電連接，該第三BLf位元線與該Ia個第一記憶單元及該Ib個第二記憶單元電連接，該第三BLs位元線與該Gb個第二記憶單元電連接，該第三BLBf位元線與該Ha個第一記憶單元及該Hb個第二記憶單元電連接，該第三BLBs位元線與該Ga個第一記憶單元電連接，該第四BLf位元線與該Ka個第一記憶單元及該Kb個第二記憶單元電連接， 該第四BLs位元線與該Jb個第二記憶單元電連接，該第四BLBf位元線與該La個第一記憶單元及該Lb個第二記憶單元電連接，該第四BLBs位元線與該Ja個第一記憶單元電連接，該Ba個第一記憶單元及該Ia個第一記憶單元與該Da個第一記憶單元的一部分相鄰，該Ca個第一記憶單元及該Ha個第一記憶單元與該Da個第一記憶單元的另一部分相鄰，該Ja個第一記憶單元的一部分與該Ia個第一記憶單元相鄰，該Ja個第一記憶單元的另一部分與該Ha個第一記憶單元相鄰，該Bb個第二記憶單元及該Ib個第二記憶單元與該Db個第二記憶單元的一部分相鄰，該Cb個第二記憶單元及該Hb個第二記憶單元與該Db個第二記憶單元的另一部分相鄰，該Jb個第二記憶單元的一部分與該Ib個第二記憶單元相鄰，並且，該Jb個第二記憶單元的另一部分與該Hb個第二記憶單元相鄰。
  10. 根據申請專利範圍第9項之記憶體裝置，其中該第一記憶單元具有第一電晶體及第一電容元件，並且該第二記憶單元具有第二電晶體及第二電容元件。
  11. 根據申請專利範圍第10項之記憶體裝置，其中該第一電晶體及該第二電晶體在半導體層中包含氧化物半導體。
  12. 根據申請專利範圍第9至11中任一項之記憶體裝置，還包括第一感測放大器和第十一至第十四開關，其中該第一BLf位元線藉由該第十一開關電連接於該第一感測放大器， 該第一BLs位元線藉由該第十二開關電連接於該第一感測放大器，該第一BLBf位元線藉由該第十三開關電連接於該第一感測放大器，並且該第一BLBs位元線藉由該第十四開關電連接於該第一感測放大器。
  13. 根據申請專利範圍第9至12中任一項之記憶體裝置，還包括第二感測放大器和第二十一至第二十四開關，其中該第二BLf位元線藉由該第二十一開關電連接於該第二感測放大器，該第二BLs位元線藉由該第二十二開關電連接於該第二感測放大器，該第二BLBf位元線藉由該第二十三開關電連接於該第二感測放大器，並且該第二BLBs位元線藉由該第二十四開關電連接於該第二感測放大器。
  14. 根據申請專利範圍第9至13中任一項之記憶體裝置，還包括第三感測放大器和第三十一至第三十四開關，其中該第三BLf位元線藉由該第三十一開關電連接於該第三感測放大器，該第三BLs位元線藉由該第三十二開關電連接於該第三感測放大器，該第三BLBf位元線藉由該第三十三開關電連接於該第三感測放大器，並且該第三BLBs位元線藉由該第三十四開關電連接於該第三感測放大器。
  15. 根據申請專利範圍第9至14中任一項之記憶體裝置，還包括第四感測放大器和第四十一至第四十四開關，其中該第四BLf位元線藉由該第四十一開關電連接於該第四感測放大器， 該第四BLs位元線藉由該第四十二開關電連接於該第四感測放大器，該第四BLBf位元線藉由該第四十三開關電連接於該第四感測放大器，該第四BLBs位元線藉由該第四十四開關電連接於該第四感測放大器。
  16. 根據申請專利範圍第9至15中任一項之記憶體裝置，其中該Ca為該Ba的0.8倍以上且1.2倍以下。
  17. 根據申請專利範圍第9至16中任一項之記憶體裝置，其中該Ca與該Ba個數相同。
  18. 根據申請專利範圍第9至17中任一項之記憶體裝置，其中該Ab為該Aa的0.8倍以上且1.2倍以下。
  19. 根據申請專利範圍第9至18中任一項之記憶體裝置，其中該Ba和該Ca的總和為該Aa的0.8倍以上且1.2倍以下。
  20. 根據申請專利範圍第9至19中任一項之記憶體裝置，其中該Ba和該Ca的總和與該Aa個數相同。
  21. 根據申請專利範圍第9至20中任一項之記憶體裝置，其中該Ia為該Ba的0.8倍以上且1.2倍以下。
  22. 根據申請專利範圍第9至20中任一項之記憶體裝置，其中該Ia與該Ba個數相同。
  23. 一種記憶體裝置的工作方法，其中該記憶體裝置包括：第一單元陣列；第二單元陣列；第一位元線；第二位元線；以及感測放大器， 其中該第一記憶單元具有第一電晶體及第一電容元件，該第二記憶單元具有第二電晶體及第二電容元件，該第一電晶體及該第二電晶體各在其半導體層中包含氧化物半導體，該第一記憶單元藉由該第一位元線電連接於該感測放大器，並且該第二記憶單元藉由該第二位元線電連接於該感測放大器，該記憶體裝置的工作方法包括：將第一電位供應到該第一電晶體的閘極以將儲存在該第一電容元件中的電荷供應到該第一位元線的第一工作，並且在該第一工作的期間將第二電位供應到該第二電晶體的閘極。
  24. 根據申請專利範圍第23項之記憶體裝置的工作方法，在該第一工作結束後，對該第一電晶體的閘極供應第三電位。
  25. 根據申請專利範圍第23或24項之記憶體裝置的工作方法，還包括將第一電位供應到該第一電晶體的閘極以將該第一位元線的電荷供應到第一電容元件的第二工作，其中在該第二工作的期間，將第二電位供應到該第二電晶體的閘極。
  26. 根據申請專利範圍第25項之記憶體裝置的工作方法，在該第二工作結束後，對該第一電晶體的閘極供應第三電位。
  27. 根據申請專利範圍第23至26中任一項之記憶體裝置的工作方法，其中該第一電位高於該第一電晶體的源極電位及汲極電位。
  28. 根據申請專利範圍第23至27中任一項之記憶體裝置的工作方法，其中該第二電位低於該第二電晶體的源極電位及汲極電位。
  29. 根據申請專利範圍第28項之記憶體裝置的工作方法，其中該第三電位低於該第一電晶體的源極電位及汲極電位。
  30. 根據申請專利範圍第23至29中任一項之記憶體裝置的工作方法，其中該半導體層包含銦和鋅中的至少一種。
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