JP2002033459A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 プレーナスタック構造のキャパシタを含むＦ
ｅＲＡＭにおいて、その特性のバラツキや歩留まり向上
を図る。 【解決手段】 接続領域を有する基板１と、その上に形
成される絶縁膜２１と、絶縁膜２１内に形成され接続領
域Ｄに達するコンタクトホール２１と、その内に充填さ
れた導電性プラグ２５と、その表面を覆って絶縁膜２１
上の所定領域に形成され、導電性バリア層３３と下部電
極３５と誘電体膜３７と上部電極４１とを含むキャパシ
タＣＰと、キャパシタＣＰの外側面と導電性プラグ２５
表面との間に設けられ、キャパシタＣＰの外側面に露出
した導電性バリア層３３から導電性プラグ２５表面の導
電性バリア層３３に向けて進行する導電性プラグ層３３
の酸化反応を抑制する酸化反応抑制部とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体を用いた
キャパシタの微細化に関する。より詳細には、強誘電体
を用いたキャパシタとトランジスタとから構成される強
誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦｅＲＡＭ、以下
「ＦｅＲＡＭ」と称する。）の微細化、大容量化に関す
る。

【０００２】

【従来の技術】常誘電体では、分極Ｐは電界Ｅに比例す
るが、強誘電体は、分極Ｐと電界Ｅとの関係がヒステリ
シス特性を示す。この強誘電体に対して電界を加えると
分極が増し、ある電界で分極が飽和する（Ｐｓ）。電界
をゼロに戻しても分極はゼロにはならず、残留分極Ｐｒ
（ｒｅｍａｎｅｎｔ ｐｏｌａｒｉｚａｔｉｏｎ）が残
る。残留分極Ｐｒを零にするためには、所定の逆方向電
界Ｅｃ（ｃｏｅｒｃｉｖｅ ｆｏｒｃｅ）を付与する必
要がある。さらに負の電界を増加させると、ある電界で
分極が飽和する（−Ｐｓ）。電界をゼロに戻しても分極
はゼロにならず、負の残留分極（−Ｐｒ）が残る。この
ように、電界と分極との関係がヒステリシスを示す現象
を誘電分極（自発分極）と称する。

【０００３】ＦｅＲＡＭは、誘電分極を利用して情報を
記憶するメカニズムを有している。一旦誘電分極が生じ
ると、強誘電体に印加する電圧を零にしても、すなわち
電力を供給しなくても記憶情報を長時間保持できる。い
わゆる不揮発性メモリの一種である。ＦｅＲＡＭは、記
憶保持期間中に電力を供給する必要がなく、低消費電力
化が可能である。

【０００４】さらに、ＦｅＲＡＭは、１つのメモリセル
が、１トランジスタと１キャパシタとにより構成でき
る。メモリセルの構成がきわめてシンプルであるため、
構造自体が簡単になり高集積化が可能性である。

【０００５】加えて、ＦｅＲＡＭは、ハードディスクな
どの機械的機構を用いた記憶装置と比較して衝撃にも強
いため、持ち運びを必須要件とする機器、例えば、携帯
用電子機器の記憶部や非接触型ＩＣカードの記憶部への
応用が期待される。機械的駆動部分を有していないた
め、高速の動作も可能である。

【０００６】

【発明が解決しようとする課題】ところで、従来のＦｅ
ＲＡＭは、プレーナ構造のキャパシタを用いていた。プ
レーナ構造のキャパシタは、トランジスタの横にキャパ
シタが形成されている構造を有する。

【０００７】このようなプレーナ構造のキャパシタをＦ
ｅＲＡＭ用のキャパシタとして用いると、トランジスタ
を形成するための領域とキャパシタを形成するための領
域とを別領域に確保する必要があるため、メモリセルの
占有面積が大きくなるという問題点があった。

【０００８】実際、プレーナ構造のキャパシタを用いた
場合には、数１０ｋｂｉｔから数１００ｋｂｉｔ程度の
メモリ容量を有するＦｅＲＡＭを実現するのが限界であ
った。

【０００９】そこで、メモリセルの占有面積を小さくす
るため、トランジスタの上にキャパシタを配置したプレ
ーナスタック構造を採用することも考慮される。プレー
ナスタック構造のキャパシタを用いれば、トランジスタ
の上方にキャパシタを形成することができるため、メモ
リセルの占有面積がプレーナ構造のキャパシタを用いた
場合と比較して大きく減少する。

【００１０】プレーナスタック構造のキャパシタを用い
れば、ＦｅＲＡＭ自体の大容量化が可能となる。例え
ば、１Ｍｂｉｔ以上の集積度を有するＦｅＲＡＭが実現
できる可能性が高く、多機能のＩＣカード（スマートカ
ード）、マルチメディア機器用のメモリ、携帯通信機器
用のメモリ用の素子として応用できる。これらの機器に
おいて、低消費電力化と動作速度の向上が期待できる。

【００１１】図１８は、プレーナスタック構造のキャパ
シタを有するＦｅＲＡＭの単位セルのメモリセル構造を
示す断面図である。

【００１２】図１８に示すように、メモリセル構造ＭＣ
は、ｐ型シリコン半導体層（ウェル層）１０１内に、ソ
ース領域／ドレイン領域を形成するｎ型半導体層１０５
Ｓ／１０５Ｄが形成されている。単位セルを画定するた
めの境界には、例えば局所酸化法（ＬＯＣＯＳ）を用い
て素子分離用の酸化膜１０７が形成されている。

【００１３】ソース領域／ドレイン領域１０５Ｓ／１０
５Ｄ間に、トランジスタのゲート電極Ｇが形成されてい
る。ゲート電極Ｇは、より詳細には、シリコン基板１０
１表面に形成されている酸化膜１１１上に形成されてい
る。ゲート電極は、例えば、多結晶シリコン層１１５と
ＷＳｉ膜１１７とからなるポリサイドにより形成され
る。ゲート電極Ｇはワード線ＷＬを兼ねている。

【００１４】シリコン半導体１０１の表面には、ゲート
電極Ｇを覆って第１の層間絶縁膜１２１が形成されてい
る。層間絶縁膜１２１は、シリコン酸化膜、シリコン酸
化窒化膜、スピンオングラス（ＳＯＧ）等の単層又は複
数層の絶縁膜で形成される。

【００１５】上記のソース／ゲート／ドレインにより１
つのトランジスタＴｒが形成される。

【００１６】尚、図１８においては、１つのメモリセル
ＭＣの他に、左側に該１つのメモリセルに隣接し、か
つ、ソースＳ（ビット線ＢＬ）を共通にする別のメモリ
セルに含まれるトランジスタの一部（ワード線を含む）
が示されている。

【００１７】第１の層間絶縁膜１２１内に、その表面か
らドレイン領域を形成するｎ型半導体層１０５Ｄに達す
る第１のコンタクトホール１２３が形成されている。

【００１８】第１のコンタクトホール１２３内に、Ｗに
より形成される導電性プラグ１２５が充填されている。

【００１９】第１の層間絶縁膜１２１の表面の所定領域
に導電性プラグ１２５を覆ってＴｉＮバリア層１３３、
例えばＩｒＯ₂により形成される下部電極１３５、例え
ばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）などにより形成さ
れている強誘電体膜１３７、例えばＩｒＯ₂などにより
形成されている上部電極１４１の積層構造ＳＳが例えば
島状に形成されている。第１の積層構造ＳＳは、強誘電
体キャパシタＣＰを形成する。

【００２０】積層構造ＳＳを覆って、第１の層間絶縁膜
１２１上に第２の層間絶縁膜１３１が形成されている。
第２の層間絶縁膜１３１も、第１の層間絶縁膜１２１と
同様の層構造で形成できる。

【００２１】第２の層間絶縁膜１３１表面から積層構造
ＳＳ上に達する第２のコンタクトホール１４３が形成さ
れている。

【００２２】また、第２の層間絶縁膜１３１表面から第
２及び第１の層間絶縁膜１３１、１２１を貫通し、ソー
ス領域１０５Ｓに達する第３のコンタクトホール１５１
が形成される。第２及び第３のコンタクトホール１４
３、１５１の内壁に、ＴｉＮからなるバリア層１４５，
１５３が形成される。第２及び第３のコンタクトホール
１４３，１５１内であってバリア層１４５，１５３の上
に、Ｗにより形成されるプラグ１４７、１５５が充填さ
れる。

【００２３】プラグ１４７、１５５を覆うように、第２
の層間絶縁膜１３１上に、ＴｉＮ膜１６３、Ａｌ膜１６
５、ＴｉＮ膜１６７をこの順に堆積し、パターニングす
ることによって第２の積層構造ＳＳ２を帯状に形成す
る。

【００２４】ソース領域Ｓに接続する第２の積層構造Ｓ
Ｓ２は、ビット線ＢＬを形成し、キャパシタに接続する
第２の積層構造ＳＳ２は、プレート線ＰＬを形成する。

【００２５】第２の層間絶縁膜１３１上に、ビット線Ｂ
Ｌとプレート線ＰＬとを覆うように第３の層間絶縁膜１
６１が形成されている。

【００２６】図１９は、図１８に対応する１つのメモリ
セルを示す回路図である。

【００２７】図１９に示すように、ビット線ＢＬとワー
ド線ＷＬの各交点にメモリセルＭＣが接続されている。
メモリセルＭＣは、１つのトランジスタＴｒと、１つの
強誘電体キャパシタＦＣとを含む。トランジスタＴｒと
強誘電体キャパシタＦＣとが直列に接続されている。よ
り詳細には、トランジスタＴｒのゲート電極Ｇは、ワー
ド線ＷＬに接続され、トランジスタＴｒのソースＳとビ
ット線ＢＬとが接続されている。トランジスタＴｒのド
レインＤと強誘電体キャパシタＦＣの一端とが接続さ
れ、強誘電体キャパシタＦＣの他端は、プレート線ＰＬ
に接続されている。プレート線ＰＬは、ビット線ＢＬと
平行に配置しても、ワード線ＷＬと平行に配置しても、
平面的に配置しても良い。

【００２８】強誘電体キャパシタＦＣが誘電分極をも
つ。ワード線ＷＬにトランジスタのオン電圧を印加して
おき、ビット線ＢＬとプレート線ＰＬとの間に所定の電
圧（強誘電体に誘電分極を生じさせる以上の電圧）を印
加すると、その後、ビット線ＢＬとプレート線ＰＬとの
間の電圧をゼロに戻しても残留分極が残る。この状態
を"１"の書き込み状態とする。

【００２９】記憶状態"１"を記憶状態"０"に変化させる
ためには、ワード線ＷＬにトランジスタのオン電圧を印
加しておき、負の残留分極−Ｐｒが残るまで、ビット線
ＢＬとプレート線ＰＬとの間に負の電圧を印加すれば良
い。一旦生じた誘電分極は、ビット線ＢＬとプレート線
ＰＬとの間に所定の大きさ以上の正又は負の電圧が印加
されるまで半永久的に保持される。

【００３０】上記のメモリセル構造では、強誘電体キャ
パシタを構成する積層構造ＳＳがトランジスタの上方
（トランジスタが形成されているレベルよりも上の第１
の層間絶縁膜１２１上）に形成されている。

【００３１】従って、キャパシタ専用の面積が不要とな
り、メモリセルの占有面積が従来のメモリセル構造と比
べて高集積化が可能となる。

【００３２】ところが、上記のプレーナスタック構造の
キャパシタを含むＦｅＲＡＭを製造すると、特性のバラ
ツキや不良チップが発生するという問題が生じることが
わかった。

【００３３】本発明の目的は、プレーナスタック構造の
キャパシタを含むＦｅＲＡＭにおいて、その特性のバラ
ツキや歩留まり向上を図ることである。

【００３４】

【課題を解決するための手段】本発明の一観点によれ
ば、接続領域を有する基板と、前記基板上に形成される
絶縁膜と、前記絶縁膜内に形成され前記接続領域に達す
るコンタクトホールと、前記コンタクトホール内に充填
された導電性プラグと、前記導電性プラグの表面を覆っ
て前記絶縁膜上の所定領域に形成され、導電性バリア層
と前記導電性バリア層の上に形成された下部電極と前記
下部電極の上に形成された誘電体膜と前記誘電体膜上に
形成された上部電極とを含むキャパシタと、前記キャパ
シタの外側面と前記導電性プラグ表面との間に設けら
れ、前記キャパシタの外側面に露出した前記導電性バリ
ア層から前記導電性プラグ表面の前記導電性バリア層に
向けて進行する前記導電性プラグ層の酸化反応を抑制す
る酸化反応抑制部とを有する半導体装置が提供される。

【００３５】本発明の他の観点によれば、ａ）接続領域
を有する基板上に絶縁膜を形成する工程と、（ｂ）前記
絶縁膜内に前記接続領域に達するコンタクトホールを形
成する工程と、（ｃ）前記コンタクトホール内に導電性
プラグを充填する工程と、（ｄ）前記導電性プラグの表
面を覆って前記絶縁膜上の所定領域に導電性バリア層と
下部電極と誘電体膜と上部電極とを堆積してキャパシタ
を形成する工程とを含み、前記（ｄ）工程は、前記キャ
パシタの外側面と前記導電性プラグ表面との間に、前記
キャパシタの外側面に露出した前記導電性バリア層から
その内部に向けて進行する酸化反応を抑制する酸化反応
抑制部を形成する工程を含む半導体装置の製造方法が提
供される。

【００３６】

【発明の実施の形態】本発明の実施の形態について説明
する前に、プレーナスタック構造のキャパシタを含むＦ
ｅＲＡＭの特性のバラツキや歩留まり向上に関して発明
者が行った考察について説明する。

【００３７】図１８に示したプレーナスタック構造のキ
ャパシタを製造する過程において、強誘電体を含む島状
の積層構造ＳＳをエッチングにより形成した後、エッチ
ングによって強誘電体に発生したダメージを除去するた
め、酸素雰囲気中５００℃から７００℃までの間の温度
で熱処理を行う必要がある。

【００３８】図２０（ａ）、（ｂ）は、図１８に示した
プレーナスタック構造のキャパシタの断面構造を示す部
分拡大図である。

【００３９】図２０（ａ）に示すように、バリアメタル
であるＴｉＮ膜１３３の側面が露出している状態で熱処
理（酸素雰囲気中）を行うと、図２０（ｂ）に示すよう
に、ＴｉＮ膜１３３の側面から酸化が起こり、ＴｉＮ膜
１３３がＴｉＯ₂膜１３３ａに変化していくと考えられ
る。

【００４０】プレーナスタック構造のキャパシタを含む
ＦｅＲＡＭの特性のバラツキや歩留まり低下の原因の一
つは、ＴｉＮ膜１３３の酸化により強誘電体キャパシタ
の特性が変化することに起因すると考えられる。とりわ
け、ＴｉＮ膜１３３が一部でも酸化されると、プラグ１
２５と下部電極１３５との間のコンタクト不良が生じ
る。ＴｉＮ膜１３３の全体が酸化されると、ＦｅＲＡＭ
として機能しなくなる。加えて、ＴｉＮ膜１３３が酸化
されるとそれと接触するＷプラグ１２５も酸化されてさ
らにコンタクト不良が生じる。

【００４１】発明者は、ＴｉＮ膜の側面からの酸化反応
を抑制することができれば、ＴｉＮ膜の酸化に起因する
特性のバラツキや歩留まりの低下を防止することができ
ると考えた。

【００４２】ＴｉＮ膜の側面からの酸化反応に起因する
プラグと下部電極とのコンタクト不良を防止するために
は、ＴｉＮ膜の側面からのプラグ−下部電極コンタクト
部分までの間に、ＴｉＮの酸化反応を抑制する酸化反応
抑制部が設けることを考えた。酸化反応抑制部として
は、ＴｉＮ膜側面とプラグ−下部電極コンタクト部分と
の間において、バリアメタルの厚さを薄くする構造、或
いは、ＴｉＮ膜側面とプラグ−下部電極コンタクト部分
とでその垂直方向の位置（高さ）を変える構造などが考
えられる。

【００４３】以下、本発明の実施の形態について図面を
参照して説明する。

【００４４】図１から図４までに、本発明の第１の実施
の形態による半導体装置及びその製造方法について図面
を参照して説明する。

【００４５】図１から図４までにおいて、ＦｅＲＡＭの
製造工程について説明するが、簡単のため強誘電体キャ
パシタの構造を形成するための工程を中心に説明する。

【００４６】図１（ａ）に示すように、ｐ型シリコン半
導体（ウェル層）１内に、例えば局所酸化法（ＬＯＣＯ
Ｓ）を用いて素子分離用の酸化膜７を形成する。

【００４７】次いで、ｐ型シリコン半導体（ウェル層）
１上に、ゲート電極Ｇを形成する。ゲート電極Ｇは、よ
り詳細には、シリコン基板１表面に形成された酸化膜１
１上に形成する。ゲート電極Ｇは、例えば、多結晶シリ
コン膜１５とＷＳｉ膜１７とにより形成される。尚、ゲ
ート電極Ｇはワード線ＷＬを兼ねている。

【００４８】次いで、ゲート電極Ｇの両側のｐ型シリコ
ン半導体（ウェル層）１内に、ソース領域／ドレイン領
域を形成するｎ型半導体領域５Ｓ／５Ｄを形成する。

【００４９】シリコン半導体１の表面に、ゲート電極Ｇ
を覆って第１の層間絶縁膜２１を形成する。

【００５０】上記のソース／ゲート／ドレインにより１
つのトランジスタＴｒが形成される。

【００５１】第１の層間絶縁膜２１内に、その表面から
ドレイン領域（接続領域）５Ｄに達する第１のコンタク
トホール２３を形成する。

【００５２】次いで、図１（ｂ）に示すように、第１の
コンタクトホール２３内に、Ｗにより形成される導電性
プラグ２５を充填する。第１のコンタクトホール２３内
に充填されているＷ膜の表面と第１の層間絶縁膜２１の
表面とがほぼ面一になるように、例えばＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）法を用いて平坦化する。

【００５３】尚、Ｗの代わりに多結晶シリコンを用いて
も良い。

【００５４】図２（ｃ）に示すように、第１の層間絶縁
膜２１の表面に、導電性プラグ２５を覆ってＴｉＮバリ
ア層３３を形成する。ＴｉＮバリア層３３の厚さは、例
えば５０から１００ｎｍ程度である。

【００５５】ＴｉＮの代わりに、Ｉｒ又はＡｌＴｉＮを
用いても良い。但し、ＴｉＮの方がＩｒよりもバリアメ
タルとしての密着性が良い。

【００５６】図２（ｄ）に示すように、ＴｉＮバリア層
３３の表面に、コンタクトホール２３の内周よりもやや
径の大きな円周に沿うようにリング状の凹部３３ａを形
成する。凹部３３ａを形成するためには、例えば、フォ
トリソグラフィーによりリング状の開口を有するマスク
を形成し、Ｃｌ₂とＢＣｌ₃との混合ガスを反応ガスとし
て用いて、ドライエッチングを行う。エッチング量は、
例えば５０ｎｍ程度である。

【００５７】図３（ｅ）に示すように、リング状の凹部
３３ａが形成されたＴｉＮバリア層３３上に、例えばＩ
ｒＯ₂により形成される下部電極３５と、例えばＰＺＴ
（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）などにより形成されている
強誘電体膜３７とを形成する。

【００５８】下部電極として、ＩｒＯ₂の代わりにＰｔ
／ＩｒＯ₂／Ｉｒ又はＳＲＯ（ＳｒＲｕＯ₃）／Ｐｔを用
いても良い。尚、ＴｉＮバリア層３３の直上に形成され
る下部電極として、ＴｉＮよりも酸素の透過を阻止する
能力の高い材料を用いるのが望ましい。

【００５９】下部電極を、例えば２５０ｎｍ程度堆積さ
せることにより、ＴｉＮバリア層３３に形成される凹部
３３ａの影響を低減することができ、ほぼ平坦な表面を
得ることができる。

【００６０】強誘電体膜３７の厚さは例えば１７０ｎｍ
前後である。強誘電体膜３７としては、例えばＰＺＴ膜
を用いる。

【００６１】ＰＺＴ膜は以下の方法により形成する。

【００６２】まず、ＰＺＴのゾル−ゲル溶液を基板上に
スピンコート法を用いて塗布し、結晶化温度よりも低い
温度領域（２５０℃から３００℃付近）、例えば３００
℃で６０分間前アニールを行い、ゾル−ゲル膜中の溶媒
成分を蒸発させて乾燥させる。さらに、６００℃から８
００℃のランプアニールを行い結晶化させる。尚、この
結晶化アニールは、上部電極形成後に行っても良い。

【００６３】尚、ＰＺＴ膜を常温スパッタリング法によ
り形成しても良い。

【００６４】図３（ｆ）に示すように、例えばＩｒＯ₂
などにより上部電極４１を形成する。上部電極の厚さは
例えば１００ｎｍ程度である。

【００６５】図４（ｇ）に示すように、上部電極４１、
強誘電体膜３７、下部電極３５、ＴｉＮバリア層３３を
所定領域に残すように島状、例えば方形状（例えば長方
形など）或いは円柱状にエッチングする。エッチングマ
スクとしては、フォトレジスト或いはフォトレジストに
より形成したハードマスク（ＳｉＯ₂など）を用いる。
ハードマスクを用いるのは、エッチング時にレジストの
端或いは全域が消失し、パターンが変形するのを抑制す
るためである。エッチング後に残された部分の形状は、
リング状に形成されている凹部３３ａの径よりも大きく
する。

【００６６】上部電極４１、強誘電体膜３７、下部電極
３５、ＴｉＮバリア層３３のエッチングは、例えば以下
の条件で行う。

【００６７】ＡｒとＣｌ₂をエッチングガスとして用
い、室温、０．５Ｐａの圧力で上部電極４１、強誘電体
３７，下部電極３５，ＴｉＮバリア層３３を一括してエ
ッチングする。

【００６８】図４（ｇ）に示す島状の積層構造ＳＳが形
成される。

【００６９】エッチング用のマスクを除去した後に、酸
素雰囲気中で５００℃から７００℃の熱処理を行う。こ
の熱処理によって、積層構造を形成するためのエッチン
グを行った際に入ったダメージを低減する。

【００７０】熱処理の際に、露出しているＴｉＮバリア
層３３の側面３３ｂからブラグ２５の中心軸方向に向け
て酸化反応（ＴｉＯ₂膜の形成）が進行する。凹部３３
ａにおいて、ＴｉＮバリア膜３３の厚さが薄くなってい
るため、通過断面積が減少し、酸化反応の進行が抑制さ
れる。ＴｉＮバリア膜３３に形成された凹部３３ａが酸
化反応抑制部を構成する。

【００７１】次に、図４（ｈ）に示すように、積層構造
ＳＳを覆って、第１の層間絶縁膜２１上に第２の層間絶
縁膜３１を形成する。

【００７２】図５（ｉ）に示すように、第２の層間絶縁
膜３１表面から積層構造ＳＳに達する第２のコンタクト
ホール４３を形成する。第２のコンタクトホール内にＴ
ｉＮからなるバリア層４５を形成する。

【００７３】第２のコンタクトホール４３内を含む領域
上であってバリア層４５の上にＷ膜をベタ付けにより形
成する。ＣＭＰ法によりＷ膜を平坦化することにより、
第２のコンタクトホール４３内にラグ４７を形成する。

【００７４】プラグ４７を覆うように、その上に、Ｔｉ
Ｎ膜６３、Ａｌ膜６５、ＴｉＮ膜６７の順に堆積し、第
２の積層構造ＳＳ２を帯状に加工する。第２の積層構造
はプレート線ＰＬを形成する。

【００７５】尚、ソース領域Ｓ上には、第１の層間絶縁
膜２１と第２の層間絶縁膜３１とを開口するコンタクト
ホールが形成され、そのコンタクトホール内にプラグ電
極が埋め込まれる。プラグ電極を介してソース領域と第
２の積層構造ＳＳ２と同様に形成される積層構造とが接
続される。この積層構造はビット線を形成する。

【００７６】第２の層間絶縁膜３１上に、ビット線とプ
レート線とを覆うように第３の層間絶縁膜６１を形成す
る。

【００７７】以上の工程により、ＦｅＲＡＭのメモリセ
ルが完成する。

【００７８】上記のメモリセル構造においては、ＴｉＮ
バリア層３３に凹部が形成されているため、強誘電体膜
の結晶化のためのアニールの際に生じる側面からの酸化
反応の中心部への進行が抑制される。

【００７９】従って、プラグと下部電極との間のコンタ
クト抵抗にバラツキが生じにくく、かつ、コンタクト不
良も生じにくい。

【００８０】バリアメタルとしてＴｉＮの代わりにＩｒ
を用いた場合でも、Ｉｒの酸化が防止されることによ
り、Ｗプラグの酸化が防止でき、コンタクト不良が生じ
にくい。

【００８１】次に第１の実施の形態の変形例による半導
体装置について図６を参照して説明する。

【００８２】図６は、図４（ｈ）に対応する図である。
図４（ｈ）では、ＴｉＮバリア層３３の表面にコンタク
トホール２３の内周よりもやや径の大きな円周に沿うよ
うにリング状の凹部３３ａが形成されている。

【００８３】一方、図６では、ＴｉＮバリア層３３内
に、コンタクトホール２３の内周よりもやや径の大きな
円周に沿うようにリング状に形成されＴｉＮバリア層３
３を貫通する凹溝３３ｃが形成されている。

【００８４】リング状の凹溝３３ｃが、ＴｉＮバリア層
３３を凹溝３３ｃよりも外側に形成され側面３３ｂが外
側に露出されている部分と凹溝３３ｃよりも内側の部分
とに分割される。

【００８５】リング状に形成されている凹溝３３ｃによ
りアニール時に露出された側面から進行するＴｉＮバリ
ア層３３の酸化反応が遮断され或いは遅くなる。凹溝３
３ｃが酸化反応抑制部を形成する。

【００８６】従って、プラグと下部電極との間のＴｉＮ
バリア層３３が正常に機能する。プラグと下部電極との
間のコンタクト抵抗にバラツキが生じにくく、かつ、コ
ンタクト不良も生じにくい。ＴｉＮ膜とコンタクトする
Ｗプラグも酸化されにくい。

【００８７】尚、ＴｉＮ膜とＷプラグとの密着性を良く
するとともに、Ｗプラグ表面をＴｉＮ膜により完全に保
護するため、凹溝３３ｃは、コンタクトホール２３の内
壁面よりも外側に設けるのが好ましい。

【００８８】また、積層構造ＳＳの外周面を凹溝３３ｃ
の外側に位置させると、その上に形成される下部電極に
より凹溝３３ａ内が埋め込まれ、下部電極上に形成され
る強誘電体材料の平坦性を確保しやすい。

【００８９】積層構造ＳＳの外周面を凹溝３３ｃ内に位
置させても良い。

【００９０】次に、本発明の第２の実施の形態による半
導体装置及びその製造方法について図７から図９までを
参照しつつ説明する。

【００９１】尚、参照符号に関しては、第１の実施の形
態による半導体装置と同一の構成要素に関しては、同一
の符号を付してその説明を省略する。

【００９２】図７から図９までにおいて、ＦｅＲＡＭの
製造工程について説明するが、簡単のため強誘電体キャ
パシタの構造を形成するための工程を中心に説明する。

【００９３】図７（ａ）に示すように、ｐ型シリコン半
導体（ウェル層）１内に、例えば局所酸化法（ＬＯＣＯ
Ｓ）を用いて素子分離用の酸化膜７を形成する。

【００９４】次いで、ｐ型シリコン半導体（ウェル層）
１上に、ゲート電極Ｇを形成する。ゲート電極Ｇは、よ
り詳細には、シリコン基板１表面に形成された酸化膜１
１上に形成する。ゲート電極Ｇは、例えば、多結晶シリ
コン膜１５とＷＳｉ膜１７とにより形成される。尚、ゲ
ート電極Ｇはワード線ＷＬを兼ねている。

【００９５】次いで、ゲート電極Ｇの両側のｐ型シリコ
ン半導体（ウェル層）１内に、ソース領域／ドレイン領
域を形成するｎ型半導体５Ｓ／５Ｄを形成する。

【００９６】シリコン半導体１の表面に、ゲート電極Ｇ
を覆って第１の層間絶縁膜２１を形成する。

【００９７】上記のソース／ゲート／ドレインにより１
つのトランジスタＴｒが形成される。

【００９８】第１の層間絶縁膜２１内に、その表面から
ドレイン領域（ｎ型半導体層）５Ｄに達する第１のコン
タクトホール２３を形成する。

【００９９】第１のコンタクトホール２３内に、Ｗによ
り形成されるプラグ２５を充填し、第１の実施の形態に
おいて説明したＣＭＰ法を用いて表面を平坦化するとと
もに、コンタクトホール２３内にＷを埋め込む。Ｗの代
わりに多結晶シリコンを用いても良い。

【０１００】図７（ｂ）に示すように、Ｗ膜（プラグ材
料）に対して第１の層間絶縁膜２１のみを選択的にエッ
チングする条件を用いて、第１の層間絶縁膜２１を所定
の厚さエッチングする。このエッチング工程において
は、希釈したフッ酸（ＨＦ）を用いる。Ｗ膜（プラグ材
料）はエッチングされないため、第１の層間絶縁膜の表
面からＷプラグの先端部２５ａが突出する。先端部２５
ａの高さは、その上に形成するバリア層の厚さよりも大
きく、かつ、下部電極の厚さよりも小さくするのが好ま
しい。先端部２５ａの高さは、例えば１００ｎｍ程度で
ある。

【０１０１】図８（ｃ）に示すように、先端部２５ａを
覆って第１の層間絶縁膜２１の表面に、ＴｉＮバリア層
３３を形成する。

【０１０２】ＴｉＮバリア層３３の厚さを、先端部２５
ａの高さよりも薄くすれば、先端部の外側面に付着する
側壁部３３ｄの厚さを薄くすることができる。側壁部３
３ｄにおけるＴｉＮバリア層３３の厚さは、例えば５０
ｎｍ程度である。

【０１０３】ＴｉＮの代わりに、Ｉｒ又はＡｌＴｉＮを
用いても良い。

【０１０４】次に、ＴｉＮバリア層３３の上にＩｒ層３
５ａとＩｒＯ₂層３５ｂとを非等方的に形成する。Ｉｒ
層３５ａとＩｒＯ₂層３５ｂとにより下部電極３５が形
成される。尚、バリア層としてＴｉＮ層の代わりにＩｒ
層を用いた場合には、バリア層を形成するＩｒ層と下部
電極の一部をなすＩｒ層との間は特に境界が存在しな
い。Ｉｒ層が、バリア層としての機能と下部電極として
の機能とを併せ持つことになる。

【０１０５】下部電極３５を形成する材料は、ＴｉＮバ
リアメタル層３３を構成する材料よりも酸素の透過を阻
止する能力の高い物質を用いるのが好ましい。下部電極
３５の厚さは、先端部２５ａの高さよりも厚い方が好ま
しい。例えば、２５０ｎｍ程度が好ましい。

【０１０６】下部電極３５の厚さをある程度厚くするこ
とにより、プラグの突出に起因する下部電極３５表面の
凹凸を低減することができる。下部電極３５の上に形成
する強誘電体膜の凹凸を低減し、特性の劣化を防止する
ことができる。

【０１０７】尚、下部電極としては、ＩｒＯ₂層３５ｂ
の上にＰｔ電極を追加しても良い。或いは、Ｐｔ層と、
その上に形成されるＳｒＲｕＯ₃層とにより構成しても
良い。ＳｒＲｕＯ₃層は、強誘電体層であるＰＺＴ層と
同様の結晶構造を有している。従って、ＳｒＲｕＯ₃層
上にＰＺＴ層を形成しアニールすると良質のＰＺＴ膜が
得られる。

【０１０８】図８（ｄ）に示すように、ＰＺＴ強誘電体
膜３７を第１の実施の形態において説明した方法と同様
の方法により形成する。強誘電体膜３７の厚さは例えば
１７０ｎｍ前後である。

【０１０９】強誘電体膜３７の上に、例えばＩｒＯ₂な
どにより上部電極４１を形成する。上部電極の厚さは例
えば１００ｎｍ程度である。

【０１１０】図９（ｅ）に示すように、上部電極４１、
強誘電体膜３７、下部電極３５、ＴｉＮバリア層３３
を、例えば円筒状にエッチングする。

【０１１１】上部電極４１、強誘電体膜３７、下部電極
３５、ＴｉＮバリア層３３のエッチングは、例えば第１
の実施の形態の場合と同様の条件で行う。

【０１１２】島状の積層構造ＳＳが形成される。

【０１１３】酸素雰囲気中で５００℃から７００℃の熱
処理を行う。積層構造を形成するためのエッチングを行
った際に入ったダメージが低減される。

【０１１４】次に、図９（ｆ）に示すように、積層構造
ＳＳを覆って、第１の層間絶縁膜２１上に第２の層間絶
縁膜３１を形成する。

【０１１５】以下、ビット線とプレート線とを形成し、
ＦｅＲＡＭのメモリセルが完成するまでの工程は、第１
の実施の形態による半導体装置の製造方法と同様であ
る。

【０１１６】図９（ｅ）における熱処理の際に、露出し
ているＴｉＮバリア層３３の側面３３ｄからブラグ２５
の中心軸方向に向けて酸化反応（ＴｉＯ₂膜の形成）が
進行する。

【０１１７】図９（ｅ）に示す構造では、ＴｉＮバリア
層３３の厚さが側壁部３３ｄにおいて薄くなり、かつ、
ＴｉＮバリア層の側端部３３ｃからプラグ２５までのＴ
ｉＮバリア層に沿った長さ（実効的長さ）も長くなる。
ＴｉＮバリア層３３の厚さが側壁部３３ｄにおいて薄く
なっているため、端部３３ｃから始まるＴｉＮバリア膜
３３の酸化反応の進行が抑制される。ＴｉＮバリア層の
端部３３ｃからプラグ２５までの実効的長さも長くなっ
ているため、端部３３ｃからの酸化反応がプラグまで到
達しにくくなる。このように、側壁部３３ｄが酸化反応
抑制部を形成する。

【０１１８】従って、熱処理中にプラグ及びプラグ上の
バリアメタルが酸化されにくいため、コンタクト不良や
特性のバラツキが生じにくい。

【０１１９】次に、本発明の第３の実施の形態による半
導体装置及びその製造方法について図１０から図１３ま
でを参照しつつ説明する。

【０１２０】尚、参照符号に関しては、第１の実施の形
態による半導体装置と同一の構成要素に関しては、同一
の符号を付してその説明を省略する。

【０１２１】図１０から図１３までにおいて、ＦｅＲＡ
Ｍの製造工程について説明するが、簡単のため強誘電体
キャパシタの構造を形成するための工程を中心に説明す
る。

【０１２２】図１０（ａ）に示すように、ｐ型シリコン
半導体（ウェル層）１内に、例えば局所酸化法（ＬＯＣ
ＯＳ）を用いて素子分離用の酸化膜７を形成する。

【０１２３】次いで、ｐ型シリコン半導体（ウェル層）
１上に、ゲート電極Ｇを形成する。ゲート電極Ｇは、よ
り詳細には、シリコン基板１表面に形成された酸化膜１
１上に形成する。ゲート電極Ｇは、例えば、多結晶シリ
コン膜１５とＷＳｉ膜１７とにより形成される。尚、ゲ
ート電極Ｇはワード線ＷＬを兼ねている。

【０１２４】次いで、ゲート電極Ｇの両側のｐ型シリコ
ン半導体（ウェル層）１内に、ソース領域／ドレイン領
域を形成するｎ型半導体５Ｓ／５Ｄを形成する。

【０１２５】シリコン半導体１の表面に、ゲート電極Ｇ
を覆って第１の層間絶縁膜２１を形成する。

【０１２６】第１の層間絶縁膜２１上に、フォトリソグ
ラフィー技術により、ソース／ドレイン領域５の真上に
開口Ｏを有するマスクパターンＰＲを形成する。

【０１２７】第１の層間絶縁膜２１内に、その表面から
ドレイン領域（ｎ型半導体層）５Ｄに達する第１のコン
タクトホール２３を形成する。

【０１２８】図１０（ｂ）に示すように、ＣＦ₄にＯ₂又
はＣＯ₂を混合した反応ガスを用いたドライエッチング
法により、第１の層間絶縁膜２１内にソース／ドレイン
領域５Ｓ、５Ｄの表面に達するコンタクトホール２３を
形成する。

【０１２９】ＣＦ₄にＯ₂又はＣＯ₂を混合した反応ガス
を用いると、フォトレジストマスクも同時にエッチング
されるため、エッチングの進行に伴い開口Ｏの径が大き
くなる。このようにレジストを後退させながら層間絶縁
膜２１のエッチングが進行するため、被エッチング面が
ソース／ドレイン領域５Ｓ、５Ｄの表面に近づくに従っ
て開口径が小さくなるテーパ形状のコンタクトホール２
３が形成される。テーパ角度は８０度以下が望ましい。

【０１３０】図１１（ｃ）に示すように、第１のコンタ
クトホール２３内に、Ｗにより形成されるプラグ２５を
充填し、ＣＭＰ法を用いて表面を平坦化させるととも
に、コンタクトホール２３内にＷを埋め込む。Ｗの代わ
りに多結晶シリコンを用いても良い。

【０１３１】図１１（ｄ）に示すように、例えば第１実
施例と同様な方法によりＷ膜（プラグ材料）に対して第
１の層間絶縁膜２１のみを選択的にエッチングする条件
を用いて、第１の層間絶縁膜２１を所定の厚さエッチン
グする。

【０１３２】第１の層間絶縁膜の表面からＷプラグの先
端部２５ａが突出する。先端部２５ａの高さは、その上
に形成するバリア層の厚さよりも大きく、かつ、下部電
極の厚さよりも小さくするのが好ましい。例えば１００
ｎｍである。

【０１３３】図１２（ｅ）に示すように、先端部２５ａ
を覆って第１の層間絶縁膜２１の表面に、ＴｉＮバリア
層３３を形成する。形成プロセスは、第１の実施の形態
において説明した方法と同様である。先端部の高さは、
例えば１００ｎｍ程度である。

【０１３４】先端部２５ａの形状が基板から離れるに従
ってその径が増すようなテーパ形状になっている。従っ
て、先端部２５ａの側壁２５ｂにはＴｉＮバリア層３３
は付着しにくい。

【０１３５】ＴｉＮの代わりに、Ｉｒ又はＡｌＴｉＮを
用いても良い。

【０１３６】次に、ＴｉＮバリア層３３の上にＩｒ層３
５ａとＩｒＯ₂層３５ｂとを形成する。Ｉｒ層３５ａと
ＩｒＯ₂層３５ｂとにより下部電極３５が形成される。

【０１３７】下部電極３５を形成する材料は、ＴｉＮバ
リアメタル層３３を構成する材料よりも酸素の透過を阻
止する能力の高い物質（Ｉｒ、Ｐｔなど）を用いるのが
好ましい。下部電極３５の厚さは、先端部２５ａの高さ
よりも厚い方が好ましい。例えば、２５０ｎｍ程度が好
ましい。

【０１３８】下部電極３５の厚さをある程度厚くするこ
とにより、プラグの突出に起因する下部電極３５表面の
凹凸の影響を低減することができる。下部電極３５の上
に形成する強誘電体膜の凹凸を低減し、特性の劣化を防
止することができる。

【０１３９】尚、下部電極としては、ＩｒＯ₂層３５ｂ
の上にＰｔ電極を追加しても良い。或いは、Ｐｔ層と、
その上に形成されるＳｒＲｕＯ₃層とにより構成しても
良い。ＳｒＲｕＯ₃層は、強誘電体層であるＰＺＴ層と
同様の結晶構造を有している。

【０１４０】従って、ＳｒＲｕＯ₃層上にＰＺＴ層を形
成しアニールすると良質のＰＺＴ膜が得られる。

【０１４１】図１２（ｆ）に示すように、ＰＺＴにより
強誘電体膜３７を形成する。強誘電体膜３７の厚さは例
えば１７０ｎｍ前後である。強誘電体膜３７の形成プロ
セスは第１の実施の形態による方法と同様である。

【０１４２】強誘電体膜３７の上に、例えばＩｒＯ₂な
どにより上部電極４１を形成する。上部電極の厚さは例
えば１００ｎｍ程度である。

【０１４３】図１３（ｇ）に示すように、上部電極４
１、強誘電体膜３７、下部電極３５、ＴｉＮバリア層３
３を円筒状にエッチングする。

【０１４４】上部電極４１、強誘電体膜３７、下部電極
３５、ＴｉＮバリア層３３のエッチングは、例えば第１
実施例と同様の条件で行う。

【０１４５】島状の積層構造ＳＳが形成される。

【０１４６】酸素雰囲気中で５００℃から７００℃の熱
処理を行う。積層構造を形成するためのエッチングを行
った際に入ったダメージが低減される。

【０１４７】以下、ビット線とプレート線とを形成し、
ＦｅＲＡＭのメモリセルが完成するまでの工程は、第１
の実施の形態による半導体装置の製造方法と同様であ
る。

【０１４８】図１３（ｇ）における熱処理の際に、露出
しているＴｉＮバリア層３３の側面３３ｄからブラグ２
５の中心軸方向に向けて酸化反応（ＴｉＯ₂膜の形成）
が進行する。

【０１４９】図１３（ｇ）に示す構造では、プラグ２５
の先端部２５ａの側壁２５ｂにＴｉＮバリア層３３が付
着していない。従って、ＴｉＮバリア層３３の端部３３
ｇから始まるＴｉＮバリア膜３３の酸化反応は、プラグ
２５上のＴｉＮバリア層３３ｅまで進行しない。側壁２
５ｂが酸化反応抑制部を形成する。

【０１５０】従って、熱処理中にプラグ及びプラグ上の
バリアメタルが酸化されにくいため、コンタクト不良や
特性のバラツキが生じにくい。

【０１５１】尚、本実施の形態においては、第１の層間
絶縁膜の表面からＷプラグの先端部２５ａが突出する構
造を例示したが、第１の層間絶縁膜の表面よりもＷプラ
グの先端部が凹んでいる構造を用いても良い。

【０１５２】次に、本発明の第４の実施の形態による半
導体装置及びその製造方法について図１４から図１７ま
でを参照しつつ説明する。

【０１５３】尚、参照符号に関しては、第１及び３の実
施の形態による半導体装置と同一の構成要素に関して
は、同一の符号を付してその説明を省略する。

【０１５４】図１４から図１７までにおいて、ＦｅＲＡ
Ｍの製造工程について説明するが、簡単のため強誘電体
キャパシタの構造を形成するための工程を中心に説明す
る。

【０１５５】図１４（ａ）に示すように、ｐ型シリコン
半導体（ウェル層）１内に、例えば局所酸化法（ＬＯＣ
ＯＳ）を用いて素子分離用の酸化膜７を形成する。

【０１５６】次いで、ｐ型シリコン半導体（ウェル層）
１上に、ゲート電極Ｇを形成する。ゲート電極Ｇは、よ
り詳細には、シリコン基板１表面に形成された酸化膜１
１上に形成する。ゲート電極Ｇは、例えば、多結晶シリ
コン膜１５とＷＳｉ膜１７とにより形成される。尚、ゲ
ート電極Ｇはワード線ＷＬを兼ねている。

【０１５７】次いで、ゲート電極Ｇの両側のｐ型シリコ
ン半導体（ウェル層）１内に、ソース領域／ドレイン領
域を形成するｎ型半導体５Ｓ／５Ｄを形成する。

【０１５８】シリコン半導体１の表面に、ゲート電極Ｇ
を覆って第１の層間絶縁膜２１を形成する。

【０１５９】第１の層間絶縁膜２１上に、フォトリソグ
ラフィー技術により、ソース／ドレイン領域５の真上に
開口Ｏを有するマスクパターンＰＲを形成する。

【０１６０】次に、等方性エッチング例えばウェットエ
ッチング技術などを用いて、ソース領域５まで達しない
程度の浅いエッチングを行い第１のコンタクトホール２
２を形成する。等方性エッチングを用いるため、横方向
にも深さ方向と同程度のエッチングが進行する。フォト
レジストＰＲの開口端部から外側に向けて拡がった形状
の第１のコンタクトホール２２が形成される。

【０１６１】次に、同じフォトレジストマスクＰＲを用
いて、異方性エッチングを行う。破線で示すように、第
１のコンタクトホール２２と連通し、基板表面に対して
ほぼ直立した内壁を有する第２のコンタクトホール２３
が形成される。

【０１６２】第１の層間絶縁膜２１内に、垂直方向に連
通し、その表面からドレイン領域Ｄ（ｎ型半導体層）５
に達する第１及び第２のコンタクトホール２２、２３を
形成する。

【０１６３】図１４（ｂ）に示すように、第１及び第２
のコンタクトホール２２、２３内に、Ｗにより形成され
るプラグ２５を充填し、ＣＭＰ法を用いて表面を平坦化
するとともに、コンタクトホール内にＷを埋め込む。Ｗ
の代わりに多結晶シリコンを用いても良い。

【０１６４】第２のコンタクトホール２３に対応する小
径の第１プラグ２５ｃと、第１のコンタクトホール２２
に対応する大径の第２プラグ２５ｄとを有するプラグ２
５が形成される。

【０１６５】図１５（ｃ）に示すように、Ｗ膜（プラグ
材料）に対して第１の層間絶縁膜２１のみを選択的にエ
ッチングする条件を用いて、例えば第１の実施の形態と
同様の方法を用いて、第１の層間絶縁膜２１を所定の厚
さエッチングする。

【０１６６】第１の層間絶縁膜２１の表面からＷプラグ
の先端部２５ｅ（第２プラグ２５ｄを含む部分）が突出
する。先端部２５ｅの高さは、その上に形成するバリア
層の厚さよりも大きく、かつ、下部電極の厚さよりも小
さくするのが好ましい。例えば１００ｎｍである。

【０１６７】図１５（ｄ）に示すように、先端部２５ｅ
を覆って第１の層間絶縁膜２１の表面に、ＴｉＮバリア
層３３を形成する。形成プロセスは、第１の実施の形態
において説明したプロセスと同様である。先端部の高さ
は、例えば１００ｎｍ程度である。第１プラグ２５ｃよ
りも大径の第２プラグ２５ｄを有している。ＴｉＮバリ
ア層３３を形成する際に、大径の第２のプラグ２５ｄの
周辺部（第１プラグ２５ｃよりも径が大きいリング状の
部分）の下方がスパッタリングの影になり、影の部分の
下の層間絶縁膜上にはＴｉＮバリア層３３が形成されに
くい。

【０１６８】従って、第２のプラグ２５ｄの表面に堆積
されたＴｉＮバリア層３３ｈと第１の層間絶縁膜２１の
表面に堆積されたＴｉＮバリア層３３ｉとが分離され
る。この分離された箇所が酸化反応抑制部として機能す
る。

【０１６９】尚、ＴｉＮの代わりに、Ｉｒ又はＡｌＴｉ
Ｎを用いても良い。

【０１７０】図１６（ｅ）に示すように、ＴｉＮバリア
層３３の上にＩｒ層３５ａとＩｒＯ ₂層３５ｂとを形成
する。Ｉｒ層３５ａとＩｒＯ₂層３５ｂとにより下部電
極３５が形成される。

【０１７１】下部電極３５を形成する材料は、ＴｉＮバ
リアメタル層３３を構成する材料よりも酸素の透過を阻
止する能力の高い物質（Ｉｒ、Ｐｔなど）を用いるのが
好ましい。下部電極３５の厚さは、先端部２５ｅの高さ
よりも厚い方が好ましい。例えば、２５０ｎｍ程度が好
ましい。

【０１７２】下部電極３５の厚さをある程度厚くするこ
とにより、プラグ２５の突出に起因する下部電極３５表
面の凹凸を低減することができる。下部電極３５の上に
形成する強誘電体膜の凹凸を低減し、特性の劣化を防止
することができる。

【０１７３】尚、下部電極３５としては、ＩｒＯ₂層３
５ｂの上にＰｔ電極を追加しても良い。或いは、Ｐｔ層
と、その上に形成されるＳｒＲｕＯ₃層とにより構成し
ても良い。ＳｒＲｕＯ₃層は、強誘電体層であるＰＺＴ
層と同様の結晶構造を有している。

【０１７４】従って、ＳｒＲｕＯ₃層上にＰＺＴ層を形
成しアニールすると良質のＰＺＴ膜が得られる。

【０１７５】図１６（ｆ）に示すように、ＰＺＴにより
強誘電体膜３７を形成する。強誘電体膜３７の厚さは例
えば１７０ｎｍ前後である。強誘電体膜３７の形成プロ
セスは第１の実施の形態において説明したプロセスと同
様である。

【０１７６】強誘電体膜３７の上に、例えばＩｒＯ₂な
どにより上部電極４１を形成する。上部電極の厚さは例
えば１００ｎｍ程度である。

【０１７７】図１７（ｇ）に示すように、上部電極４
１、強誘電体膜３７、下部電極３５、ＴｉＮバリア層３
３を円筒状にエッチングする。

【０１７８】上部電極４１、強誘電体膜３７、下部電極
３５、ＴｉＮバリア層３３のエッチングは、例えば第１
の実施の形態と同様の条件で行う。

【０１７９】島状の積層構造ＳＳが形成される。

【０１８０】酸素雰囲気中で５００℃から７００℃の熱
処理を行う。積層構造を形成するためのエッチングを行
った際に入ったダメージが低減される。

【０１８１】以下、ビット線とプレート線とを形成し、
ＦｅＲＡＭのメモリセルが完成するまでの工程は、第１
の実施の形態による半導体装置の製造方法と同様であ
る。

【０１８２】図１７（ｇ）における熱処理の際に、露出
しているＴｉＮバリア層３３の側面３３ｄからブラグ２
５の中心軸方向に向けて酸化反応（ＴｉＯ₂膜の形成）
が進行する。

【０１８３】図１７（ｇ）に示す構造では、プラグ２５
ｄ上のＴｉＮバリア層３３ｈと第１の層間絶縁膜２上の
ＴｉＮバリア層３３ｉとが分離されている。

【０１８４】従って、ＴｉＮバリア層３３ｉの端部から
始まるＴｉＮバリア膜の酸化反応は、プラグ２５ｄ上の
ＴｉＮバリア層３３ｈまで進行しない。

【０１８５】従って、熱処理中にプラグ及びプラグ上の
バリアメタルが酸化されにくいため、コンタクト不良や
特性のバラツキが生じにくい。

【０１８６】以上、実施例に沿って本発明を説明した
が、本発明はこれらに制限されるものではない。その
他、種々の変更、改良、組み合わせが可能なことは当業
者に自明であろう。

【０１８７】下部電極とバリア層とを別途設けた例を示
したが、バリア層兼下部電極としてＴｉＮ層のみを用い
ても良い。

【０１８８】また、ＰＺＴの代わりに他の強誘電体材料
を用いても良い。例えば、ＳＢＴ（ＳｂＢｉ₂Ｔａ
₂Ｏ₉）などが挙げられる。

【０１８９】また、強誘電体の代わりに高誘電体材料、
例えばＢＳＴなどを用いれば、ダイナミックラム（ＤＲ
ＡＭ）を形成することができる。この際、高誘電体膜を
キャパシタ用の誘電体膜として用いるため、電荷の蓄積
効率が良くなり、ＤＲＡＭの微細化が可能となる。

【０１９０】（付記１）接続領域を有する基板と、前記
基板上に形成される絶縁膜と、前記絶縁膜内に形成され
前記接続領域に達するコンタクトホールと、前記コンタ
クトホール内に充填された導電性プラグと、前記導電性
プラグの表面を覆って前記絶縁膜上の所定領域に形成さ
れ、導電性バリア層と前記導電性バリア層の上に形成さ
れた下部電極と前記下部電極の上に形成された誘電体膜
と前記誘電体膜上に形成された上部電極とを含むキャパ
シタと、前記キャパシタの外側面と前記導電性プラグ表
面との間に設けられ、前記キャパシタの外側面に露出し
た前記導電性バリア層から前記導電性プラグ表面の前記
導電性バリア層に向けて進行する前記導電性プラグ層の
酸化反応を抑制する酸化反応抑制部とを有する半導体装
置。（１） （付記２）前記酸化反応抑制部は、前記絶縁膜上の前記
導電性バリア層内に形成された凹溝である付記１に記載
の半導体装置。（２） （付記３）前記導電性プラグは、前記絶縁膜の表面から
突出する突出部を有しており、前記酸化反応抑制部は、
前記突出部の側壁に沿うように堆積された導電性バリア
層である付記１に記載の半導体装置。（３） （付記４）（ａ）接続領域を有する基板上に絶縁膜を形
成する工程と、（ｂ）前記絶縁膜内に前記接続領域に達
するコンタクトホールを形成する工程と、（ｃ）前記コ
ンタクトホール内に導電性プラグを充填する工程と、
（ｄ）前記導電性プラグの表面を覆って前記絶縁膜上の
所定領域に導電性バリア層と下部電極と誘電体膜と上部
電極とを堆積してキャパシタを形成する工程とを含み、
前記（ｄ）工程は、前記キャパシタの外側面に露出した
前記導電性バリア層からその内部に向けて進行する酸化
反応を抑制する酸化反応抑制部を形成する工程を含む半
導体装置の製造方法。（４） （付記５）前記酸化反応抑制部を形成する工程は、前記
絶縁膜上の前記導電性バリア層内に凹溝を形成する工程
を含む付記４に記載の半導体装置の製造方法。

【０１９１】（付記６）前記酸化反応抑制部を形成する
工程は、前記絶縁膜上の前記導電性バリア層内に前記絶
縁膜表面まで貫通する凹溝を形成する工程を含む付記４
に記載の半導体装置の製造方法。

【０１９２】

【発明の効果】プレーナスタック構造のキャパシタを含
むＦｅＲＡＭにおいて、その特性のバラツキ減少や歩留
まり向上を図ることが可能となった。

【図面の簡単な説明】

【図１】 図１（ａ）及び（ｂ）は、本発明の第１の実
施の形態による半導体装置の製造方法を示す断面図であ
る。

【図２】 図２（ｃ）及び（ｄ）は、本発明の第１の実
施の形態による半導体装置の製造方法を示す断面図であ
り、図１（ｂ）に続く工程を示す図である。

【図３】 図３（ｅ）及び（ｆ）は、本発明の第１の実
施の形態による半導体装置の製造方法を示す断面図であ
り、図２（ｄ）に続く工程を示す図である。

【図４】 図４（ｇ）及び（ｈ）は、本発明の第１の実
施の形態による半導体装置の製造方法を示す断面図であ
り、図３（ｆ）に続く工程を示す図である。

【図５】 本発明の第１の実施の形態による半導体装置
の製造方法を示す断面図であり、図４（ｈ）に続く工程
を示す図である。

【図６】 本発明の第１の実施の形態の変形例による半
導体装置の製造方法を示す断面図である。

【図７】 図７（ａ）及び（ｂ）は、本発明の第２の実
施の形態による半導体装置の製造方法を示す断面図であ
る。

【図８】 図８（ｃ）及び（ｄ）は、本発明の第２の実
施の形態による半導体装置の製造方法を示す断面図であ
り、図７（ｂ）に続く工程を示す図である。

【図９】 図９（ｅ）及び（ｆ）は、本発明の第２の実
施の形態による半導体装置の製造方法を示す断面図であ
り、図８（ｄ）に続く工程を示す図である。

【図１０】 図１０（ａ）及び（ｂ）は、本発明の第３
の実施の形態による半導体装置の製造方法を示す断面図
である。

【図１１】 図１１（ｃ）及び（ｄ）は、本発明の第３
の実施の形態による半導体装置の製造方法を示す断面図
であり、図１０（ｂ）に続く工程を示す図である。

【図１２】 図１２（ｅ）及び（ｆ）は、本発明の第３
の実施の形態による半導体装置の製造方法を示す断面図
であり、図１１（ｄ）に続く工程を示す図である。

【図１３】 本発明の第３の実施の形態による半導体装
置の製造方法を示す断面図であり、図１２（ｆ）に続く
工程を示す図である。

【図１４】 図１４（ａ）及び（ｂ）は、本発明の第４
の実施の形態による半導体装置の製造方法を示す断面図
である。

【図１５】 図１５（ｃ）及び（ｄ）は、本発明の第４
の実施の形態による半導体装置の製造方法を示す断面図
であり、図１４（ｂ）に続く工程を示す図である。

【図１６】 図１６（ｅ）及び（ｆ）は、本発明の第４
の実施の形態による半導体装置の製造方法を示す断面図
であり、図１５（ｄ）に続く工程を示す図である。

【図１７】 本発明の第４の実施の形態による半導体装
置の製造方法を示す断面図であり、図１５（ｆ）に続く
工程を示す図である。

【図１８】 従来のプレーナスタック型強誘電体キャパ
シタを用いたＦｅＲＡＭのセル構造を示す断面図であ
る。

【図１９】 ＦｅＲＡＭのセルの回路図である。

【図２０】 図２０（ａ）及び（ｂ）は、従来のプレー
ナスタック型強誘電体キャパシタをアニールした場合の
バリアメタルの酸化の様子を示す断面図である。

【符号の説明】

１ ｐ型シリコン半導体層（ウェル層） Ｓ ソース領域（接続領域） Ｄ ドレイン領域（接続領域） ５ ｎ型半導体層 ７ 素子分離用酸化膜 Ｔｒ トランジスタ Ｇ ゲート電極 １１ ゲート酸化膜 １５ ＴｉＮ膜 １７ Ｗ膜 ＷＬ ワード線 ＦＣ 強誘電体キャパシタ ＣＰ キャパシタ ２１ 第１の層間絶縁膜 ２３ 第１のコンタクトホール ２５ 導電性プラグ ３１ 第２の層間絶縁膜 ３３ ＴｉＮバリア層（導電性バリア層） ３３ａ 凹部（酸化反応抑制部） ３５ 下部電極 ３７ 強誘電体膜 ４１ 上部電極 ＳＳ 積層構造 ４３ 第２のコンタクトホール ４５ バリア層 ４７ プラグ プレート線 ＰＬ ＳＳ２ 第２の積層構造 ６１ 第３の層間絶縁膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】 接続領域を有する基板と、 前記基板上に形成される絶縁膜と、 前記絶縁膜内に形成され前記接続領域に達するコンタク
   トホールと、 前記コンタクトホール内に充填された導電性プラグと、 前記導電性プラグの表面を覆って前記絶縁膜上の所定領
   域に形成され、導電性バリア層と前記導電性バリア層の
   上に形成された下部電極と前記下部電極の上に形成され
   た誘電体膜と前記誘電体膜上に形成された上部電極とを
   含むキャパシタと、 前記キャパシタの外側面と前記導電性プラグ表面との間
   に設けられ、前記キャパシタの外側面に露出した前記導
   電性バリア層から前記導電性プラグ表面の前記導電性バ
   リア層に向けて進行する前記導電性プラグ層の酸化反応
   を抑制する酸化反応抑制部とを有する半導体装置。
2. 【請求項２】 前記酸化反応抑制部は、 前記絶縁膜上の前記導電性バリア層内に形成された凹溝
   である請求項１に記載の半導体装置。
3. 【請求項３】 前記導電性プラグは、前記絶縁膜の表面
   から突出する突出部を有しており、 前記酸化反応抑制部は、前記突出部の側壁に沿うように
   堆積された導電性バリア層である請求項１に記載の半導
   体装置。
4. 【請求項４】 （ａ）接続領域を有する基板上に絶縁膜
   を形成する工程と、 （ｂ）前記絶縁膜内に前記接続領域に達するコンタクト
   ホールを形成する工程と、 （ｃ）前記コンタクトホール内に導電性プラグを充填す
   る工程と、 （ｄ）前記導電性プラグの表面を覆って前記絶縁膜上の
   所定領域に導電性バリア層と下部電極と誘電体膜と上部
   電極とを堆積してキャパシタを形成する工程とを含み、 前記（ｄ）工程は、前記キャパシタの外側面と前記導電
   性プラグ表面との間に、前記キャパシタの外側面に露出
   した前記導電性バリア層からその内部に向けて進行する
   酸化反応を抑制する酸化反応抑制部を形成する工程を含
   む半導体装置の製造方法。