JPH11317449A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11317449A JPH11317449A JP12251598A JP12251598A JPH11317449A JP H11317449 A JPH11317449 A JP H11317449A JP 12251598 A JP12251598 A JP 12251598A JP 12251598 A JP12251598 A JP 12251598A JP H11317449 A JPH11317449 A JP H11317449A
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Abstract
(57)【要約】
【課題】 本発明は、配線信頼性の低下が生じず、かつ
ヴィア抵抗を低減することができる方法を提供すること
を目的とする。 【解決手段】 半導体基板１０１上に第１の金属配線１
０３を形成する工程と、ＣＶＤ酸化膜１０４、ＳＯＧ膜
１０５、第２のＣＶＤ酸化膜１０６を順次堆積すること
により層間絶縁膜１０７を形成する工程と、層間絶縁膜
１０７に第１の配線１０３まで達するヴィアホール１０
８を開口する工程と、半導体基板１０１上にタングステ
ン膜１１０を形成し、エッチバックにより、ヴィアホー
ル１０８内のＳＯＧ膜１０５の上面より上側でかつ第２
のＣＶＤ酸化膜１０６の上面より下側までタングステン
膜１１０を埋込む工程と、アルミニウム合金膜１１２を
スパッタ法にて形成する際、半導体基板１０１を高温に
加熱し、アルミニウム合金１０２を流動させてヴィアホ
ール１０８を完全に埋め込む工程とを備える。
ヴィア抵抗を低減することができる方法を提供すること
を目的とする。 【解決手段】 半導体基板１０１上に第１の金属配線１
０３を形成する工程と、ＣＶＤ酸化膜１０４、ＳＯＧ膜
１０５、第２のＣＶＤ酸化膜１０６を順次堆積すること
により層間絶縁膜１０７を形成する工程と、層間絶縁膜
１０７に第１の配線１０３まで達するヴィアホール１０
８を開口する工程と、半導体基板１０１上にタングステ
ン膜１１０を形成し、エッチバックにより、ヴィアホー
ル１０８内のＳＯＧ膜１０５の上面より上側でかつ第２
のＣＶＤ酸化膜１０６の上面より下側までタングステン
膜１１０を埋込む工程と、アルミニウム合金膜１１２を
スパッタ法にて形成する際、半導体基板１０１を高温に
加熱し、アルミニウム合金１０２を流動させてヴィアホ
ール１０８を完全に埋め込む工程とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、ヴィアホールなどの配線間接
続部におけるプラグ構造、およびその形成方法に関す
る。
の製造方法に関し、特に、ヴィアホールなどの配線間接
続部におけるプラグ構造、およびその形成方法に関す
る。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、層間絶縁
膜に設けた半導体素子及び下層配線層まで達する開口部
（以後ヴィアホール）も微細化される一方、ヴィアホー
ルの深さもより深くなっていく傾向にある。
膜に設けた半導体素子及び下層配線層まで達する開口部
（以後ヴィアホール）も微細化される一方、ヴィアホー
ルの深さもより深くなっていく傾向にある。
【０００３】従来の半導体装置の配線間プラグおよび上
層配線の形成方法は、図４に示すように、半導体基板４
０１上にシリコン酸化膜４０２、下層アルミニウム合金
配線４０３を順次形成し、その上に、シリコン酸化膜４
０４、ＳＯＧ膜４０５、およびシリコン酸化膜４０６を
順次積層形成して層間絶縁膜４０７を形成し、層間絶縁
膜４０７に下層配線４０３まで達するヴィアホール４０
８を形成し、ヴィアホール内にタングステン膜４１０を
埋込み、バリアメタル４１１を形成して上層アルミニウ
ム合金配線４１２を形成する。
層配線の形成方法は、図４に示すように、半導体基板４
０１上にシリコン酸化膜４０２、下層アルミニウム合金
配線４０３を順次形成し、その上に、シリコン酸化膜４
０４、ＳＯＧ膜４０５、およびシリコン酸化膜４０６を
順次積層形成して層間絶縁膜４０７を形成し、層間絶縁
膜４０７に下層配線４０３まで達するヴィアホール４０
８を形成し、ヴィアホール内にタングステン膜４１０を
埋込み、バリアメタル４１１を形成して上層アルミニウ
ム合金配線４１２を形成する。
【０００４】しかしながら、タングステンの比抵抗はア
ルミニウム合金膜の３倍以上であるため、上記の方法で
は、ホール径が縮小されるとともに、ヴィアホール内で
の抵抗上昇化が問題となる。そこでさらに最近では、図
５に示すように、半導体基板５０１上にシリコン酸化膜
５０２、下層アルミニウム合金配線５０３を順次形成
し、その上に、シリコン酸化膜５０４、ＳＯＧ膜５０
５、およびシリコン酸化膜５０６を順次積層形成して層
間絶縁膜５０７を形成し、層間絶縁膜５０７に下層配線
５０３まで達するヴィアホール５０８を形成し、高温ス
パッタ法によりアルミニウム合金膜５１２を埋め込む方
法がとられている。これは４００℃以上の温度でアルミ
ニウム合金膜を成膜することにより、アルミニウム合金
膜をホール内に流し込む方法がとられている。
ルミニウム合金膜の３倍以上であるため、上記の方法で
は、ホール径が縮小されるとともに、ヴィアホール内で
の抵抗上昇化が問題となる。そこでさらに最近では、図
５に示すように、半導体基板５０１上にシリコン酸化膜
５０２、下層アルミニウム合金配線５０３を順次形成
し、その上に、シリコン酸化膜５０４、ＳＯＧ膜５０
５、およびシリコン酸化膜５０６を順次積層形成して層
間絶縁膜５０７を形成し、層間絶縁膜５０７に下層配線
５０３まで達するヴィアホール５０８を形成し、高温ス
パッタ法によりアルミニウム合金膜５１２を埋め込む方
法がとられている。これは４００℃以上の温度でアルミ
ニウム合金膜を成膜することにより、アルミニウム合金
膜をホール内に流し込む方法がとられている。
【０００５】
【発明が解決しようとする課題】しかしながら、図５に
示す方法では、図５に示すようにヴィアホール５０８側
壁に露出しているＳＯＧ膜５０５からの脱ガスにより、
アルミニウム合金膜５１２の流動性が低下し、ヴィアホ
ール５０８内への埋め込みが阻害されるという問題点が
ある。
示す方法では、図５に示すようにヴィアホール５０８側
壁に露出しているＳＯＧ膜５０５からの脱ガスにより、
アルミニウム合金膜５１２の流動性が低下し、ヴィアホ
ール５０８内への埋め込みが阻害されるという問題点が
ある。
【０００６】そこで本発明は上記問題点に鑑み、ＳＯＧ
膜が露出するヴィアホール内においても、スパッタ法に
よるアルミニウム合金膜配線の良好な埋め込みを実現す
るとともに、ヴィアホール内の配線抵抗を低く抑えるこ
とのできる半導体装置およびその製造方法を提供するこ
とを目的とする。
膜が露出するヴィアホール内においても、スパッタ法に
よるアルミニウム合金膜配線の良好な埋め込みを実現す
るとともに、ヴィアホール内の配線抵抗を低く抑えるこ
とのできる半導体装置およびその製造方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１の金属配線を形成する第
１の工程と、前記第１の工程後、前記半導体基板上に、
第１の酸化膜、ＳＯＧ膜及び第２の酸化膜を順次形成す
る第２の工程と、前記第１の酸化膜、ＳＯＧ膜及び第２
の酸化膜に、前記第１の金属配線まで達する孔を開孔す
る第３の工程と、前記孔内に、前記ＳＯＧ膜の上面より
高く、かつ、前記第２の酸化膜の上面より低くなるよ
う、高融点金属膜を形成する第４の工程と、前記第４の
工程後、前記孔を含む前記半導体基板上にバリア膜を形
成する第５の工程と、前記第５の工程後、前記半導体基
板上に、第２の金属配線を形成する第６の工程とを備え
る。
造方法は、半導体基板上に第１の金属配線を形成する第
１の工程と、前記第１の工程後、前記半導体基板上に、
第１の酸化膜、ＳＯＧ膜及び第２の酸化膜を順次形成す
る第２の工程と、前記第１の酸化膜、ＳＯＧ膜及び第２
の酸化膜に、前記第１の金属配線まで達する孔を開孔す
る第３の工程と、前記孔内に、前記ＳＯＧ膜の上面より
高く、かつ、前記第２の酸化膜の上面より低くなるよ
う、高融点金属膜を形成する第４の工程と、前記第４の
工程後、前記孔を含む前記半導体基板上にバリア膜を形
成する第５の工程と、前記第５の工程後、前記半導体基
板上に、第２の金属配線を形成する第６の工程とを備え
る。
【０００８】本発明の半導体装置の製造方法の一態様例
においては、前記第６の工程において、前記第２の金属
配線はアルミニウム合金膜から成り、前記アルミニウム
合金膜をスパッタ法により形成する際、前記半導体基板
を加熱し、前記アルミニウム合金膜を流動させて前記孔
に埋め込む。
においては、前記第６の工程において、前記第２の金属
配線はアルミニウム合金膜から成り、前記アルミニウム
合金膜をスパッタ法により形成する際、前記半導体基板
を加熱し、前記アルミニウム合金膜を流動させて前記孔
に埋め込む。
【０００９】本発明の半導体装置の製造方法の一態様例
においては、前記高融点金属がタングステン膜であり、
前記第４の工程おいて、前記孔を含む前記半導体基板上
にタングステン膜を成長させ、該タングステン膜をエッ
チバックして、前記孔に前記タングステン膜を埋込む。
においては、前記高融点金属がタングステン膜であり、
前記第４の工程おいて、前記孔を含む前記半導体基板上
にタングステン膜を成長させ、該タングステン膜をエッ
チバックして、前記孔に前記タングステン膜を埋込む。
【００１０】本発明の半導体装置の製造方法の一態様例
においては、前記高融点金属がタングステン膜であり、
前記第４の工程において、前記タングステン膜を、前記
第１の金属配線上に成長させて、前記タングステン膜を
前記孔に埋込む。
においては、前記高融点金属がタングステン膜であり、
前記第４の工程において、前記タングステン膜を、前記
第１の金属配線上に成長させて、前記タングステン膜を
前記孔に埋込む。
【００１１】本発明の半導体装置は、半導体基板と、前
記半導体基板上に形成された第１の金属配線と、前記第
１の金属配線上に順次積層形成された第１の絶縁膜、Ｓ
ＯＧ膜及び第２の絶縁膜を含む層間絶縁膜であって、前
記第１の金属配線まで達するヴィア孔を有する前記層間
絶縁膜と、前記ヴィア孔内に形成された金属膜であっ
て、その上面が、前記ＳＯＧ膜の上面よりも高く、かつ
前記第２の絶縁膜の上面よりも低い位置にある前記金属
膜と、前記金属膜および前記第２の絶縁膜上に形成され
たバリア膜と、前記バリア膜を介して前記金属膜および
前記第２の層間絶縁膜上に形成された第２の金属配線と
を備える。
記半導体基板上に形成された第１の金属配線と、前記第
１の金属配線上に順次積層形成された第１の絶縁膜、Ｓ
ＯＧ膜及び第２の絶縁膜を含む層間絶縁膜であって、前
記第１の金属配線まで達するヴィア孔を有する前記層間
絶縁膜と、前記ヴィア孔内に形成された金属膜であっ
て、その上面が、前記ＳＯＧ膜の上面よりも高く、かつ
前記第２の絶縁膜の上面よりも低い位置にある前記金属
膜と、前記金属膜および前記第２の絶縁膜上に形成され
たバリア膜と、前記バリア膜を介して前記金属膜および
前記第２の層間絶縁膜上に形成された第２の金属配線と
を備える。
【００１２】本発明の半導体装置の一態様例において、
前記第１の金属配線および前記第２の金属配線は、アル
ミニウム合金膜であり、前記金属膜は、タングステン膜
であり、更に、前記バリア膜は、チタンを含む膜であ
る。
前記第１の金属配線および前記第２の金属配線は、アル
ミニウム合金膜であり、前記金属膜は、タングステン膜
であり、更に、前記バリア膜は、チタンを含む膜であ
る。
【００１３】
【作用】本発明によれば、アルミニウムを形成する際に
ヴィアホール内でのＳＯＧ膜の露出がないので、アルミ
ニウム形成時のＳＯＧ膜からの脱ガスも抑制され、アル
ミニウムの埋込性も良好となる。更に、ヴィアホール内
の一部にアルミニウムが存在するので、ヴィアホール内
にすべてタングステンが埋め込まれている場合よりもヴ
ィア抵抗が低減される。
ヴィアホール内でのＳＯＧ膜の露出がないので、アルミ
ニウム形成時のＳＯＧ膜からの脱ガスも抑制され、アル
ミニウムの埋込性も良好となる。更に、ヴィアホール内
の一部にアルミニウムが存在するので、ヴィアホール内
にすべてタングステンが埋め込まれている場合よりもヴ
ィア抵抗が低減される。
【００１４】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置の構造と製造方法を
図１及び図２を参照しながら共に説明する。図１及び図
２は第１の実施形態の主要工程を示す縦断面図である。
の第１の実施形態に係る半導体装置の構造と製造方法を
図１及び図２を参照しながら共に説明する。図１及び図
２は第１の実施形態の主要工程を示す縦断面図である。
【００１５】先ず、図１（ａ）に示すように、図示しな
いトランジスタなどの半導体素子が形成されたシリコン
基板１０１上に、層間絶縁膜としてシリコン酸化膜１０
２を形成した後に第１の金属配線１０３を形成する。次
にプラズマＣＶＤ法によりシリコン酸化膜１０４を膜厚
が３００ｎｍ程度となるように形成し、次いで、ＳＯＧ
膜１０５を膜厚が２００ｎｍ程度となるように塗布し
て、温度４００℃程度に加熱し、その次に、プラズマＣ
ＶＤ法によりシリコン酸化膜１０６を形成して、層間絶
縁膜１０７を形成する。
いトランジスタなどの半導体素子が形成されたシリコン
基板１０１上に、層間絶縁膜としてシリコン酸化膜１０
２を形成した後に第１の金属配線１０３を形成する。次
にプラズマＣＶＤ法によりシリコン酸化膜１０４を膜厚
が３００ｎｍ程度となるように形成し、次いで、ＳＯＧ
膜１０５を膜厚が２００ｎｍ程度となるように塗布し
て、温度４００℃程度に加熱し、その次に、プラズマＣ
ＶＤ法によりシリコン酸化膜１０６を形成して、層間絶
縁膜１０７を形成する。
【００１６】次に、図１（ｂ）に示すように、シリコン
酸化膜１０４、ＳＯＧ膜１０５、およびシリコン酸化膜
１０６からなる層間絶縁膜１０７に、直径が０．５μｍ
程度のヴィアホール１０８を形成する。
酸化膜１０４、ＳＯＧ膜１０５、およびシリコン酸化膜
１０６からなる層間絶縁膜１０７に、直径が０．５μｍ
程度のヴィアホール１０８を形成する。
【００１７】次に、図１（ｃ）に示すように、スパッタ
法により膜厚２０ｎｍ程度のチタン膜と膜厚５０ｎｍ程
度の窒化チタン膜からなるバリアメタル膜１０９を順次
形成する。
法により膜厚２０ｎｍ程度のチタン膜と膜厚５０ｎｍ程
度の窒化チタン膜からなるバリアメタル膜１０９を順次
形成する。
【００１８】次に、図２（ａ）に示すように、六フッ化
タングステン（ＷＦ6 ）とシラン（ＳｉＨ4 ）を原料と
し、１００Ｔｏｒｒ以下の減圧下にてシリコン基板１０
１を温度４５０℃程度に加熱して、化学気相反応により
タングステン膜１１０をシリコン基板１０１全面に形成
する。
タングステン（ＷＦ6 ）とシラン（ＳｉＨ4 ）を原料と
し、１００Ｔｏｒｒ以下の減圧下にてシリコン基板１０
１を温度４５０℃程度に加熱して、化学気相反応により
タングステン膜１１０をシリコン基板１０１全面に形成
する。
【００１９】次に、図２（ｂ）に示すように、フッ素系
ガスによりタングステン膜１１０をエッチバックし、ヴ
ィアホール１０８内のタングステン膜１１０の上面がヴ
ィアホール１０８の上部よりも下側でかつＳＯＧ膜１０
５よりも上部に位置するように形成する。
ガスによりタングステン膜１１０をエッチバックし、ヴ
ィアホール１０８内のタングステン膜１１０の上面がヴ
ィアホール１０８の上部よりも下側でかつＳＯＧ膜１０
５よりも上部に位置するように形成する。
【００２０】次に、図２（ｃ）に示すように、スパッタ
法により膜厚１００ｎｍ程度のチタン膜１１１を形成
し、シリコン基板１０１を４００〜５００℃に加熱した
状態でアルミニウム合金膜１１２を形成する。この際、
高温中でアルミニウム合金膜１１２を形成しているた
め、タングステン膜１１０上部までアルミニウムが流れ
込む。
法により膜厚１００ｎｍ程度のチタン膜１１１を形成
し、シリコン基板１０１を４００〜５００℃に加熱した
状態でアルミニウム合金膜１１２を形成する。この際、
高温中でアルミニウム合金膜１１２を形成しているた
め、タングステン膜１１０上部までアルミニウムが流れ
込む。
【００２１】（第２の実施形態）次に、本発明の第２の
実施形態に係る半導体装置の構造と製造方法を図３を参
照しながら共に説明する。図３は第２の実施形態の主要
工程を示す縦断面図である。
実施形態に係る半導体装置の構造と製造方法を図３を参
照しながら共に説明する。図３は第２の実施形態の主要
工程を示す縦断面図である。
【００２２】先ず、図３（ａ）に示すように、図示しな
いトランジスタなどの半導体素子が形成されたシリコン
基板２０１上に層間絶縁膜として酸化シリコン膜２０２
を形成した後、この酸化シリコン膜２０２上に第１の金
属配線２０３を形成する。次にプラズマＣＶＤ法により
シリコン酸化膜２０４を膜厚が３００ｎｍ程度となるよ
うに形成し、次いで、ＳＯＧ膜２０５を膜厚が２００ｎ
ｍ程度となるように塗布して温度４００℃程度に加熱
し、その次に、プラズマＣＶＤ法によりシリコン酸化膜
２０６を形成して、層間絶縁膜２０７を形成する。
いトランジスタなどの半導体素子が形成されたシリコン
基板２０１上に層間絶縁膜として酸化シリコン膜２０２
を形成した後、この酸化シリコン膜２０２上に第１の金
属配線２０３を形成する。次にプラズマＣＶＤ法により
シリコン酸化膜２０４を膜厚が３００ｎｍ程度となるよ
うに形成し、次いで、ＳＯＧ膜２０５を膜厚が２００ｎ
ｍ程度となるように塗布して温度４００℃程度に加熱
し、その次に、プラズマＣＶＤ法によりシリコン酸化膜
２０６を形成して、層間絶縁膜２０７を形成する。
【００２３】次に、図３（ｂ）に示すように、シリコン
酸化膜２０４、ＳＯＧ膜２０５、及びシリコン酸化膜２
０６からなる層間絶縁膜２０７に、直径が０．５μｍ程
度のヴィアホール２０８を形成する。
酸化膜２０４、ＳＯＧ膜２０５、及びシリコン酸化膜２
０６からなる層間絶縁膜２０７に、直径が０．５μｍ程
度のヴィアホール２０８を形成する。
【００２４】次に、図２（ｃ）に示すように、選択ＣＶ
Ｄ法によりタングステン膜２１０をヴィアホール２０７
内に形成する。この際、タングステン膜２１０の上面が
ヴィアホール２０８の上部よりも下側でかつＳＯＧ膜２
０５よりも上部に位置するように形成する。
Ｄ法によりタングステン膜２１０をヴィアホール２０７
内に形成する。この際、タングステン膜２１０の上面が
ヴィアホール２０８の上部よりも下側でかつＳＯＧ膜２
０５よりも上部に位置するように形成する。
【００２５】次に、図２（ｄ）に示すように、スパッタ
法により膜厚１００ｎｍ程度のチタン膜２１１を形成
し、シリコン基板２０１を温度４００〜５００℃程度に
加熱した状態でアルミニウム合金膜２１２を形成する。
この際、高温中でアルミニウムを形成しているため、タ
ングステン膜上部までアルミニウムが流れ込む。
法により膜厚１００ｎｍ程度のチタン膜２１１を形成
し、シリコン基板２０１を温度４００〜５００℃程度に
加熱した状態でアルミニウム合金膜２１２を形成する。
この際、高温中でアルミニウムを形成しているため、タ
ングステン膜上部までアルミニウムが流れ込む。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
ヴィアホール内の、ＳＯＧ膜が露出している部分までは
高融点金属膜を埋込んでアルミニウム上層配線がＳＯＧ
膜と接しないようにしつつも、なるべく高融点金属膜の
高さが高くならないよう、ヴィアホール内に高融点金属
膜を埋込むことにより、アスペクト比の大きいヴィアホ
ール内においても上層アルミニウム配線を確実に埋め込
むことができ、かつヴィア抵抗低く抑えることができる
ので、製品性能および歩留の向上に寄与することができ
る。
ヴィアホール内の、ＳＯＧ膜が露出している部分までは
高融点金属膜を埋込んでアルミニウム上層配線がＳＯＧ
膜と接しないようにしつつも、なるべく高融点金属膜の
高さが高くならないよう、ヴィアホール内に高融点金属
膜を埋込むことにより、アスペクト比の大きいヴィアホ
ール内においても上層アルミニウム配線を確実に埋め込
むことができ、かつヴィア抵抗低く抑えることができる
ので、製品性能および歩留の向上に寄与することができ
る。
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図４】従来の半導体装置の第１の配線構造を示す概略
縦断面図である。
縦断面図である。
【図５】従来の半導体装置の第２の配線構造を示す概略
断面図である。
断面図である。
１０１，２０１，３０１，４０１，５０１ シリコン基
板 １０２，２０２，３０２，４０２，５０２ シリコン酸
化膜 １０３，２０３，３０３，４０３，５０３ 第１の金属
配線層 １０４，２０４，３０４，４０４，５０４ シリコン酸
化膜 １０５，２０５，３０５，４０５，５０５ ＳＯＧ膜 １０６，２０６，３０６，４０６，５０６ シリコン酸
化膜 １０７，２０７，３０７，４０７，５０７ 層間絶縁膜 １０８，２０８，３０８，４０８，５０８ ヴィアホー
ル １０９ バリアメタル膜 １１０，２１０，４１０ タングステン膜 １１１，２１１，３１１，４１１，５１１ チタン膜 １１２，２１２，３１２，４１２，５１２ アルミニウ
ム合金膜
板 １０２，２０２，３０２，４０２，５０２ シリコン酸
化膜 １０３，２０３，３０３，４０３，５０３ 第１の金属
配線層 １０４，２０４，３０４，４０４，５０４ シリコン酸
化膜 １０５，２０５，３０５，４０５，５０５ ＳＯＧ膜 １０６，２０６，３０６，４０６，５０６ シリコン酸
化膜 １０７，２０７，３０７，４０７，５０７ 層間絶縁膜 １０８，２０８，３０８，４０８，５０８ ヴィアホー
ル １０９ バリアメタル膜 １１０，２１０，４１０ タングステン膜 １１１，２１１，３１１，４１１，５１１ チタン膜 １１２，２１２，３１２，４１２，５１２ アルミニウ
ム合金膜
Claims (6)
- 【請求項１】 半導体基板上に第１の金属配線を形成す
る第１の工程と、 前記第１の工程後、前記半導体基板上に、第１の酸化
膜、ＳＯＧ膜及び第２の酸化膜を順次形成する第２の工
程と、 前記第１の酸化膜、ＳＯＧ膜及び第２の酸化膜に、前記
第１の金属配線まで達する孔を開孔する第３の工程と、 前記孔内に、前記ＳＯＧ膜の上面より高く、かつ、前記
第２の酸化膜の上面より低くなるよう、高融点金属膜を
形成する第４の工程と、 前記第４の工程後、前記孔を含む前記半導体基板上にバ
リア膜を形成する第５の工程と、 前記第５の工程後、前記半導体基板上に、第２の金属配
線を形成する第６の工程とを備えることを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記第６の工程において、前記第２の金
属配線はアルミニウム合金膜から成り、前記アルミニウ
ム合金膜をスパッタ法により形成する際、前記半導体基
板を加熱し、前記アルミニウム合金膜を流動させて前記
孔に埋め込むことを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項３】 前記高融点金属がタングステン膜であ
り、前記第４の工程おいて、前記孔を含む前記半導体基
板上にタングステン膜を成長させ、該タングステン膜を
エッチバックして、前記孔に前記タングステン膜を埋込
むことを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項４】 前記高融点金属がタングステン膜であ
り、前記第４の工程において、前記タングステン膜を、
前記第１の金属配線上に成長させて、前記タングステン
膜を前記孔に埋込むことを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項５】 半導体基板と、 前記半導体基板上に形成された第１の金属配線と、 前記第１の金属配線上に順次積層形成された第１の絶縁
膜、ＳＯＧ膜及び第２の絶縁膜を含む層間絶縁膜であっ
て、前記第１の金属配線まで達するヴィア孔を有する前
記層間絶縁膜と、 前記ヴィア孔内に形成された金属膜であって、その上面
が、前記ＳＯＧ膜の上面よりも高く、かつ前記第２の絶
縁膜の上面よりも低い位置にある前記金属膜と、 前記金属膜および前記第２の絶縁膜上に形成されたバリ
ア膜と、 前記バリア膜を介して前記金属膜および前記第２の層間
絶縁膜上に形成された第２の金属配線とを備えることを
特徴とする半導体装置。 - 【請求項６】 前記第１の金属配線および前記第２の金
属配線は、アルミニウム合金膜であり、前記金属膜は、
タングステン膜であり、更に、前記バリア膜は、チタン
を含む膜であることを特徴とする請求項５に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12251598A JPH11317449A (ja) | 1998-05-01 | 1998-05-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12251598A JPH11317449A (ja) | 1998-05-01 | 1998-05-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317449A true JPH11317449A (ja) | 1999-11-16 |
Family
ID=14837767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12251598A Withdrawn JPH11317449A (ja) | 1998-05-01 | 1998-05-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013165224A (ja) * | 2012-02-13 | 2013-08-22 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
-
1998
- 1998-05-01 JP JP12251598A patent/JPH11317449A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013165224A (ja) * | 2012-02-13 | 2013-08-22 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |