KR20090050637A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 리세스 게이트의 채널 영역에 균일한 농도로 불순물을 도핑시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판에 상단부 및 하단부를 포함하는 홈을 형성하는 단계; 상기 홈의 하단부를 선택적으로 매립하도록 희생막을 형성하는 단계; 상기 홈의 하단부가 희생막으로 매립된 반도체 기판 내에 채널 이온주입을 수행하는 단계; 상기 희생막을 제거하는 단계; 및 상기 희생막이 제거된 홈 상에 게이트를 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 게이트의 채널 영역에 균일한 농도로 이온을 도핑시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 트랜지스터의 채널 길이(Channel Length)가 감소하게 되었고, 이로 인해, 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 반도체 소자의 구현방법이 제안된 바 있다. 또한, 반도체 소자의 고집적화가 더욱 심화됨에 따라 상기 유효 채널 길이를 더욱 증가시키기 위해 리세스 게이트 형성영역에 벌브형(Bulb Type)의 홈을 형성하는 방법에 대한 연구가 진행되고 있다. 상기 벌브형 리세스 게이트의 경우, DIBL(Drain-Induced Barrier Lowering)이 개선된다는 장점이 있다.
이하에서는, 종래 기술에 따라 벌브형 리세스 게이트 형성하는 반도체 소자의 제조방법에 대해 간략하게 설명하도록 한다.
먼저, 반도체 기판의 소자분리 영역을 식각하여 상기 반도체 기판 내에 트렌치를 형성한 후, 상기 트렌치 내에 트렌치를 매립하도록 절연막을 증착하여 반도체 기판의 활성 영역을 정의하는 소자분리막을 형성한다. 상기 소자분리막이 형성된 반도체 기판 내에 이온주입 공정을 통해 웰을 형성한다.
상기 소자분리 영역에 의해 정의된 반도체 기판 활성 영역의 리세스 게이트 형성 영역을 비등방성 식각하여 수직형 홈을 형성한다. 상기 수직형 홈을 포함한 반도체 기판의 전면 상에 산화막을 형성한다. 계속해서, 상기 수직형 홈 저면에 형성된 산화막 부분을 제거하여 수직형 홈의 저면을 노출시키는 보호막를 형성한 후, 상기 보호막에 의해 노출된 수직형 홈 저면의 반도체 기판 부분을 등방성 식각하여 구형 홈을 형성한다. 그 결과, 반도체 기판 내에 수직형 홈과 구형 홈을 포함하는 벌브형 홈이 형성된다.
상기 보호막을 제거한 후, 상기 벌브형 홈이 형성된 반도체 기판 내에 채널 이온주입 공정을 수행한다. 상기 벌브형 홈의 표면을 포함한 반도체 기판 상에 게이트 절연막과 게이트 도전막 및 하드마스크막을 차례로 형성하고, 상기 막들을 식각하여 상기 벌브형 홈 상에 리세스 게이트를 형성한다. 이어서, 상기 리세스 게이트 양측의 반도체 기판 내에 소오스 영역 및 드레인 영역을 형성한다.
그러나, 전술한 종래 기술의 경우에는 상기 채널 이온주입 공정시 상기 리세스 게이트 채널 영역의 반도체 기판 내에 균일한 농도로 불순물을 도핑시킬 수 없다. 특히, 상기 벌브형 홈 하단부의 구형 홈 표면의 반도체 기판 내에 균일한 농도로 불순물을 도핑시킬 수 없다.
그 결과, 상기 구형 홈 저면의 반도체 기판 부분과 상기 구형 홈 측벽의 반도체 기판 부분 내에 도핑된 불순물의 농도가 서로 다르며, 이로 인해, 리세스 게이트의 위치에 따라 게이트의 문턱 전압 차이가 발생하여 문턱 전압 특성이 저하된다.
본 발명은 리세스 게이트의 채널 영역에 균일한 농도로 불순물을 도핑시킬 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 리세스 게이트의 문턱 전압(Threshold Voltage : Vt) 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판에 상단부 및 하단부를 포함하는 홈을 형성하는 단계; 상기 홈의 하단부를 선택적으로 매립하도록 희생막을 형성하는 단계; 상기 홈의 하단부가 희생막으로 매립된 반도체 기판 내에 채널 이온주입을 수행하는 단계; 상기 희생막을 제거하는 단계; 및 상기 희생막이 제거된 홈 상에 게이트를 형성하는 단계;를 포함한다.
상기 홈은 수직형 홈과 상기 수직형 홈의 하단부에 배치되는 구형 홈을 포함하는 벌브(Bulb) 형상을 갖는다.
상기 수직형 홈은 상기 홈의 상단부에 대응하며, 상기 구형 홈은 상기 홈의 하단부에 대응한다.
상기 희생막은 비정질상을 갖는다.
상기 희생막은 비정질상의 산화막을 포함한다.
상기 희생막은 비정질상의 감광막을 포함한다.
상기 희생막을 형성하는 단계는, 상기 홈을 매립하도록 상기 홈을 포함한 반도체 기판 상에 희생막을 증착하는 단계; 및 상기 희생막이 홈의 하단부에만 잔류되도록 상기 희생막을 식각하는 단계;를 포함한다.
상기 희생막을 식각하는 단계는, 에치백(Etch Back) 공정으로 수행한다.
상기 게이트는 게이트 절연막, 폴리실리콘막, 금속계막 및 하드마스크막의 적층 구조를 갖는다.
상기 게이트를 형성하는 단계 후, 상기 게이트 양측의 반도체 기판 표면 내에 소오스 영역 및 드레인 영역을 형성하는 단계;를 더 포함한다.
본 발명은 벌브형 홈의 하단부에 희생막이 형성된 상태에서 채널 이온주입 공정을 수행함으로써, 상기 이온주입 공정시 리세스 게이트 채널 영역의 반도체 기판 내에 균일한 농도로 불순을 도핑시킬 수 있다.
따라서, 본 발명은 상기 채널 영역의 반도체 기판 내에 균일한 농도로 불순물을 도핑시킴으로써, 상기 리세스 게이트의 문턱 전압(Threshold Voltage : Vt) 특성을 효과적으로 개선할 수 있다.
본 발명은, 반도체 기판을 식각하여 게이트용 홈을 형성한 후에 상기 게이트 용 홈의 하단부만을 매립하는 희생막이 형성된 상태에서 채널 이온주입 공정을 수행한다. 이때, 상기 희생막은 비정질상을 갖는 산화막, 또는, 감광막으로 형성한다.
이렇게 하면, 상기 채널 이온주입 공정시 이온주입되는 불순물들이 상기 비정질상을 갖는 희생막이 형성된 홈 하단부의 반도체 기판 내에서 임의의 방향으로 분산되므로, 상기 희생막이 형성된 홈 하단부의 표면을 따라 반도체 기판 내에 균일한 농도로 불순물을 도핑시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(100)의 소자분리 영역을 식각하여 상기 반도체 기판(100) 내에 트렌치를 형성한 후, 상기 트렌치 내에 트렌치를 매립하도록 절연막을 증착하여 반도체 기판(100)의 활성 영역을 정의하는 소자분리막(도시안됨)을 형성한다. 상기 소자분리막이 형성된 반도체 기판(100) 내에 이온주입 공정을 통해 웰을 형성함이 바람직하다.
상기 소자분리막이 형성된 반도체 기판(100) 상에 상기 소자분리막에 의해 정의된 활성 영역의 게이트 영역을 노출시키는 리세스 마스크(102)를 형성한다. 상기 리세스 마스크(102)에 의해 노출된 반도체 기판(100) 부분을 비등방성 식각하여 수직형 홈을 형성한 후, 상기 수직형 홈의 측벽에, 예컨데, 산화막으로 보호막 (도시안됨)을 형성한다.
상기 보호막이 형성되지 않아 노출된 상기 수직형 홈 저면의 반도체 기판(100) 부분을 등방성 식각하여 구형 홈을 형성한다. 그 결과, 반도체 기판(100)의 활성 영역에 상기 수직형 홈과 상기 수직형 홈 하부에 배치되는 구형 홈을 포함하는 벌브형 홈(H)이 형성된다. 상기 벌브형 홈(H)의 상단부는 수직형 홈에 대응하며, 상기 벌브형 홈(H)의 하단부는 구형 홈에 대응한다.
도 1b를 참조하면, 상기 리세스 마스크와 보호막을 제거한 다음, 반도체 기판(100)의 결과물 상에 상기 벌브형 홈(H)을 매립하도록 희생막(104)을 증착한다. 상기 희생막(104)은 비정질상을 갖는 막, 예컨데, 비정질상의 감광막, 또는, 비정질상의 산화막으로 증착함이 바람직하다.
도 1c를 참조하면, 상기 희생막(104)이 상기 벌브형 홈(H)의 하단부, 즉, 구형 홈 내에만 잔류되도록 식각한다. 상기 식각은, 예컨데, 에치백(Etch Back) 공정으로 수행한다. 그 결과, 상기 희생막(104)은 상기 벌브형 홈(H)의 하단부, 바람직하게는, 구형 홈을 선택적으로 매립하는 두께로 잔류된다.
도 1d를 참조하면, 상기 벌브형 홈(H)의 하단부를 매립하도록 희생막(104)이 잔류된 반도체 기판(100) 내에 채널 이온주입 공정을 수행한다.
여기서, 상기 채널 이온주입 공정은 벌브형 홈(H)의 하단부에 비정질상을 갖는 희생막(104)이 형성된 상태에서 수행되므로, 이온주입되는 불순물들이 상기 희생막(104)이 형성된 반도체 기판(100) 부분 내에서 임의의 방향으로 분산된다. 그 결과, 상기 희생막(104)이 형성된 벌브형 홈(H) 하단부의 표면을 따라, 즉, 후속으 로 형성되는 리세스 게이트 채널 영역의 반도체 기판(100) 부분 내에 균일한 농도로 불순물을 도핑시킬 수 있다.
이를 통해, 본 발명은 후속으로 형성되는 리세스 게이트의 문턱 전압 특성을 개선할 수 있다. 도 1d의 도면부호 106은 상기 채널 이온주입 공정을 통해 불순물이 균일한 농도로 도핑된 채널 이온주입층을 의미한다.
도 1e를 참조하면, 상기 채널 이온주입 공정이 수행된 반도체 기판(100)의 결과물로부터 상기 희생막을 제거한다. 상기 희생막의 제거는 식각 방식으로 수행함이 바람직하다.
도 1f를 참조하면, 상기 벌브형 홈(H)의 표면을 포함하는 반도체 기판(100) 상에 게이트 절연막(108)을 형성한 후, 상기 게이트 절연막(108) 상에 상기 벌브형 홈(H)을 매립하도록 게이트 도전막(110)을 형성한다. 상기 게이트 도전막(110)은, 예컨데, 폴리실리콘막과 금속계막의 적층막으로 형성한다. 이어서, 상기 게이트 도전막(110)의 표면을, 예컨데, CMP(Chemical Mechanical Polishing), 또는, 에치백(Etch Back)을 통해 평탄화함이 바람직하다.
상기 평탄화된 게이트 도전막(110) 상에 게이트 하드마스크막(112)을 형성하고, 그리고 나서, 상기 게이트 하드마스크막(112)과 게이트 도전막(110) 및 게이트 절연막(108)을 식각하여 상기 벌브형 홈(H) 상에 리세스 게이트(G)를 형성한다.
도 1g를 참조하면, 상기 리세스 게이트(G) 양측의 반도체 기판(100) 내에, 예컨데, 이온주입 공정을 통해 소오스 영역 및 드레인 영역(114)을 형성한다. 그런 다음, 상기 리세스 게이트의 측벽에 스페이서(116)를 형성함이 바람직하다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자를 완성한다.
이와 같이, 본 발명은 벌브형 홈의 하단부를 매립하는 비정질의 희생막이 형성된 상태에서 채널 이온주입 공정을 수행함으로써, 리세스 게이트 채널 영역의 반도체 기판 부분 애에 균일한 농도로 불순물을 도핑시킬 수 있다.
따라서, 본 발명은 반도체 기판 내에서의 리세스 게이트의 위치에 따라 문턱 전압의 차이가 발생하는 현상을 방지할 수 있으며, 이를 통해, 상기 리세스 게이트의 문턱 전압 특성을 개선할 수 있고, 또한, DIBL(Drain-Induced Barrier Lowing) 및 스윙(Swing) 특성을 개선할 수 있다.
게다가, 본 발명은 상기 소오스 영역 및 드레인 영역 하부의 채널 영역에서의 도핑 농도를 균일하게 조절함으로써, 전계(Electric Field)를 완화시키고 리프레쉬(Refresh) 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 리세스 마스크
H : 벌브형 홈 104 : 희생막
106 : 채널 이온주입층 108 : 게이트 절연막
110 : 게이트 도전막 112 : 게이트 하드마스크막
G : 리세스 게이트 114 : 소오스 영역 및 드레인 영역
116 : 스페이서

Claims (10)

  1. 반도체 기판에 상단부 및 하단부를 포함하는 홈을 형성하는 단계;
    상기 홈의 하단부를 선택적으로 매립하도록 희생막을 형성하는 단계;
    상기 홈의 하단부가 희생막으로 매립된 반도체 기판 내에 채널 이온주입을 수행하는 단계;
    상기 희생막을 제거하는 단계; 및
    상기 희생막이 제거된 홈 상에 게이트를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 홈은 수직형 홈과 상기 수직형 홈의 하단부에 배치되는 구형 홈을 포함하는 벌브(Bulb) 형상을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 수직형 홈은 상기 홈의 상단부에 대응하며, 상기 구형 홈은 상기 홈의 하단부에 대응하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 희생막은 비정질상을 갖는 것을 특징으로 하는 반도체 소자의 제조방 법.
  5. 제 4 항에 있어서,
    상기 희생막은 비정질상의 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 희생막은 비정질상의 감광막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 희생막을 형성하는 단계는,
    상기 홈을 매립하도록 상기 홈을 포함한 반도체 기판 상에 희생막을 증착하는 단계; 및
    상기 희생막이 홈의 하단부에만 잔류되도록 상기 희생막을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 희생막을 식각하는 단계는, 에치백(Etch Back) 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 게이트는 게이트 절연막, 폴리실리콘막, 금속계막 및 하드마스크막의 적층 구조를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 게이트를 형성하는 단계 후,
    상기 게이트 양측의 반도체 기판 표면 내에 소오스 영역 및 드레인 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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