KR20080061988A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법은, 활성영역을 한정하는 소자분리막이 형성되고, 상기 활성영역 상에 버퍼산화막이 형성된 반도체 기판 상에 보호막을 형성하는 단계; 상기 보호막 상에 버퍼막을 형성하는 단계; 상기 반도체 기판 내에 1차 접합 형성용 이온주입을 수행하는 단계; 상기 버퍼막을 식각해서 상기 활성영역의 게이트 형성 지역을 노출시키는 버퍼 패턴을 형성하는 단계; 상기 버퍼 패턴을 식각 마스크로 이용해서 보호막, 버퍼산화막 및 반도체 기판을 식각하여 제1홈을 형성하는 단계; 상기 버퍼 패턴을 이온주입 마스크로 이용해서 제1홈의 저면 아래에 2차 접합 형성용 이온주입을 수행하는 단계; 상기 버퍼 패턴을 제거하는 단계; 상기 제1홈의 바닥을 식각하여 제2홈을 형성하는 단계; 상기 제1홈 및 제2홈의 표면에 게이트절연막을 형성하는 단계; 상기 제1홈 및 제2홈이 매립되도록 게이트절연막과 보호막 상에 게이트도전막과 하드마스크막을 형성하는 단계; 상기 하드마스크막과 게이트도전막을 식각하여 게이트를 형성하는 단계; 및 상기 게이트 양측의 반도체 기판 내에 3차 접합 형성용 이온주입을 수행하는 단계로 이루어진다.
Description
도 1a 내지 도 1e는 종래 리세스 게이트 모스펫의 제조 방법을 도시한 공정별 단면도.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 리세스 게이트 모스펫의 제조 방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 버퍼산화막
207 : 소자분리막 208 : 보호막
212 : 1차 접합 214 : 2차 접합
216 : 게이트절연막 218 : 게이트도전막
220 : 하드마스크막 222 : 리세스 게이트
224 : 3차 접합
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 셀 트랜지스터의 DIBL을 개선시키고 커런트(Current)를 증가시켜 트랜지스터의 마진을 개선시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 기존의 평면형 트랜지스터 구조에서는 셀(Cell) 지역의 문턱전압 마진 및 리프레쉬 시간 감소 문제로 상당한 어려움을 겪고 있다. 이에, 반도체 메모리 소자의 고집적화에 부합하는 문턱전압을 확보하면서 리프레쉬 특성을 확보하기 위한 다양한 연구들이 활발하게 진행되고 있다.
이에, 리세스 게이트 모스펫 구조가 제안되었다. 상기 리세스 게이트 모스펫 구조는 채널 영역을 리세스(Recess)시켜 홈을 형성하고, 상기 홈 상에 게이트를 형성하여 유효 채널 길이(Effective Channel Length)를 증가시킨 구조로서, 단채널효과(Short Channel Effect)를 줄여주어 소자 특성을 향상시킬 수 있다.
한편, 종래 리세스 게이트 모스펫 구조가 제안되기 이전에는 채널 길이의 축소에 따라 보다 얕은 접합을 형성하여 단채널의 드레인 DIBL(Drain-Induced Barrie Lowering) 마진을 확보해왔다.
그러나, 전술한 종래 기술은 소오스와 드레인 하단 영역에 모스펫의 소오스와 드레인간의 강한 전기장에 의한 드리프트성의 전류를 차단하는 레이어(Punch Through Stop Layer)를 이온주입으로 형성하는 것이 기본 공정이기는 하나, 나노미터(nm)급의 채널 길이를 형성하기 위해서는 얕은 접합을 통한 소스와 드레인의 디플리션(Depletion) 영역 감소가 필수적이기 때문에, 리세스 게이트 모스펫 구조와 같은 3차원 형상을 가진 트랜지스터의 사용은 피할 수 없는 현실이다.
도 1a 내지 도 1e는 종래 리세스 게이트 모스펫의 제조 방법을 도시한 공정 별 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 버퍼산화막(102) 및 버퍼질화막(104)을 형성한 후, 상기 버퍼질화막(104) 상에 포토레지스트(Photo Resist)를 형성하고 소자리분막이 형성될 영역이 노출되도록 패터닝한다. 그런 다음, 상기 노출된 영역의 버퍼산화막(102) 및 버퍼질화막(104)을 식각하여 마스크패턴을 형성하고, 상기 마스크패턴을 이용하여 소자분리막이 형성될 영역의 반도체 기판 부분을 식각한다. 이후, 상기 소자분리막 형성 영역이 매립되도록 상기 식각된 반도체 기판 부분 및 버퍼질화막(104) 상에 산화막(106)을 형성한다.
도 1b를 참조하면, 버퍼질화막이 노출되도록 상기 산화막을 CMP하여 반도체 기판(100)에 활성영역을 한정하는 소자분리막(107)을 형성한 후, 상기 버퍼산화막 및 버퍼질화막을 제거한다. 그런 다음, 상기 반도체 기판 상에 스크린산화막(109)을 형성하고 활성영역 내에 채널 이온주입을 포함한 이온주입 공정을 수행한다.
도 1c를 참조하면, 상기 스크린산화막을 제거한 후, 반도체 기판(100) 상에 하드마스크용 산화막(111) 및 폴리실리콘막(113)을 형성하고 패터닝 공정을 진행하여 게이트가 형성될 영역을 노출시키는 하드마스크패턴(미도시)을 형성한다. 그런 다음, 상기 하드마스크패턴(미도시)을 식각 장벽으로 이용해서 식각 공정을 진행하여 반도체 기판(100) 내에 홈(A)을 형성한다.
도 1d를 참조하면, 상기 하드마스크패턴을 제거한 후, 상기 홈(A)의 표면을 포함한 반도체 기판(100) 상에 게이트절연막(116)을 형성하고, 상기 홈(A)이 매립되도록 상기 게이트절연막(116) 및 반도체 기판(100)의 구조물 상에 게이트도전 막(118) 및 하드마스크막(120)을 형성한다.
도 1e를 참조하면, 하드마스크막(120), 게이트도전막(118) 및 버퍼산화막(102)을 식각하여 리세스 게이트(122)를 형성한 후, 리세스 게이트의 양측 반도체 기판(100) 내에 이온주입으로 접합 영역(112)을 형성하고, 이를 통해 리세스 게이트 모스펫을 제조한다.
그러나, 전술한 리세스 게이트 구조와 같은 3차원 형상을 가진 셀 트랜지스터도 반도체 메모리 소자의 고집적화율에 따라 한계에 도달하여 셀 저항이나 트랜지스터의 마진 개선 등이 필요하고, 특히, 3차원 형상을 가진 셀 트랜지스터의 경우 종래 평면형 셀 트랜지스터와는 다른 메카니즘으로 셀 저항이 증가하여 트랜지스터의 마진이 나빠지기 때문에 종래와는 다른 3차원 셀 트랜지스터에 맞는 접합이 필요하다.
본 발명은 셀 트랜지스터의 DIBL을 개선시키고 커런트를 증가시켜 트랜지스터의 마진을 개선시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
일 실시예에 있어서, 활성영역을 한정하는 소자분리막이 형성되고, 상기 활성영역 상에 버퍼산화막이 형성된 반도체 기판 상에 보호막을 형성하는 단계; 상기 보호막 상에 버퍼막을 형성하는 단계; 상기 반도체 기판 내에 1차 접합 형성용 이온주입을 수행하는 단계; 상기 버퍼막을 식각해서 상기 활성영역의 게이트 형성 지역을 노출시키는 버퍼 패턴을 형성하는 단계; 상기 버퍼 패턴을 식각 마스크로 이 용해서 보호막, 버퍼산화막 및 반도체 기판을 식각하여 제1홈을 형성하는 단계; 상기 버퍼 패턴을 이온주입 마스크로 이용해서 제1홈의 저면 아래에 2차 접합 형성용 이온주입을 수행하는 단계; 상기 버퍼 패턴을 제거하는 단계; 상기 제1홈의 바닥을 식각하여 제2홈을 형성하는 단계; 상기 제1홈 및 제2홈의 표면에 게이트절연막을 형성하는 단계; 상기 제1홈 및 제2홈이 매립되도록 게이트절연막과 보호막 상에 게이트도전막과 하드마스크막을 형성하는 단계; 상기 하드마스크막과 게이트도전막을 식각하여 게이트를 형성하는 단계; 및 상기 게이트 양측의 반도체 기판 내에 3차 접합 형성용 이온주입을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 버퍼막의 두께는 50 ∼ 1,500Å으로 형성되는 것을 특징으로 한다.
상기 버퍼막은 질화막 또는 산화막 또는 폴리실리콘 중 하나인 것을 특징으로 한다.
상기 제1홈의 깊이는 50 ∼ 1,500Å인 것을 특징으로 한다.
상기 제2접합 영역을 형성하기 위한 이온주입 각도는 0 ∼ 45°인 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 리세스 게이트 모스펫의 제조시 2차에 걸쳐 리세스된 홈을 형성하고 3차에 걸쳐 접합 형성용 이온주입을 수행함으로써 리세스 게이트 구조와 같은 3차원 형상의 셀 트랜지스터에 적합한 접합 영역을 가진 리세스 게이트 모스펫을 제 조하여 저항을 감소시키고 커런트를 증가시켜 트랜지스터의 마진을 개선한다.
그리고, 제1홈을 형성한 후 2차 접합 형성용 이온주입시 이온주입 각도를 0 ∼ 45°로 변화시키면서 이온주입을 수행하여 리세스된 홈의 측벽 영역에서만 국부적으로 접합 농도를 높임으로써 셀 트랜지스터의 DIBL을 감소시키고 커런트를 증가시킬 수 있다.
또한, 리세스 게이트 모스펫의 제조시 버퍼산화막 및 반도체 기판 상에 소자분리막 보호용 보호막을 형성함으로써 2차 접합 형성용 이온주입 공정으로 주입된 이온들이 패싱 게이트(Passing Gate)쪽으로 흘러가는 것을 막을 수 있어 트랜지스터의 DIBL을 개선한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 리세스 게이트 모스펫의 제조 방법을 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(200) 상에 버퍼산화막(202) 및 버퍼질화막(204)을 형성한 후, 상기 버퍼질화막(204) 상에 포토레지스트(Photo Resist)를 형성하고 소자리분막이 형성될 영역이 노출되도록 패터닝한다. 그런 다음, 상기 노출된 영역의 버퍼산화막(202) 및 버퍼질화막(204)을 식각하여 마스크패턴을 형성하고, 상기 마스크패턴을 이용하여 소자분리막이 형성될 영역의 반도체 기판 부분을 식각한다.
도 2b를 참조하면, 상기 소자분리막 형성 영역이 매립되도록 상기 식각된 반도체 기판 부분 및 버퍼질화막(204) 상에 산화막(206)을 형성한다.
도 2c를 참조하면, 상기 버퍼질화막이 노출되도록 상기 산화막을 CMP하여 반 도체 기판(200)에 활성영역을 한정하는 소자분리막(207)을 형성한 후, 상기 버퍼질화막을 제거한다.
도 2d를 참조하면, 상기 버퍼산화막(202) 및 반도체 기판(200) 상에 소자분리막(207) 보호용 보호막(208)을 형성하고, 상기 보호막(208) 상에 이온주입을 위한 버퍼막(210)을 50 ∼ 1,500Å의 두께로 형성한다. 여기서, 상기 보호막(208)은 후속 공정으로 진행될 2차 접합 형성용 이온주입시 패싱 게이트(Passing Gate), 즉, 소자분리막(207) 상을 지나가는 게이트쪽으로 이온주입 공정으로 주입된 이온들이 흘러가는 것을 막아주는 역할을 한다. 또한, 상기 버퍼막(210)은 질화막, 산화막 또는 폴리실리콘 중 하나로 형성되어 후속 공정으로 진행될 1차 접합 형성용 이온주입시 이온주입된 영역을 얕게(Shallow) 형성하는 역할을 한다.
도 2e를 참조하면, 상기 반도체 기판(200)의 활성영역 내에 1차 접합(212) 형성용 이온주입을 수행한다.
도 2f를 참조하면, 상기 버퍼막을 식각하여 상기 활성영역의 게이트 형성 지역을 노출시키는 버퍼 패턴(211)을 형성한다. 그런 다음, 상기 버퍼 패턴(211)을 식각 마스크로 이용해서 이방성 식각 공정으로 보호막(208), 버퍼산화막(202) 및 반도체 기판 부분을 식각하여 50 ∼ 1,500Å의 깊이를 가지는 제1홈(A)을 형성한다.
도 2g를 참조하면, 상기 버퍼 패턴(211)을 이온주입 마스크로 이용해서 상기 제1홈(A)의 저면 아래에 2차 접합(214) 형성용 이온주입을 수행한다. 이때, 이온주입 각도를 0 ∼ 45°로 변화시키면서 2차 접합(214) 형성용 이온주입을 수행함으로 써 후속 공정으로 완전한 구조로 형성되는 리세스 게이트 홈의 측벽 영역에서만 국부적으로 접합 농도를 높여 셀 트랜지스터의 DIBL을 감소시키고 커런트(Current)를 증가시킬 수 있다.
도 2h를 참조하면, 상기 버퍼 패턴을 제거한 후, 상기 제1홈(A)의 바닥을 식각하여 제2홈(B)을 형성한다.
도 2i를 참조하면, 상기 제1홈(A) 및 제2홈(B)의 표면에 게이트절연막(216)을 형성한 후, 제1홈(A) 및 제2홈(B)이 매립되도록 게이트절연막(216)과 보호막(208) 상에 게이트도전막(218) 및 하드마스크막(220)을 형성한다. 그런 다음, 상기 하드마스크막(220) 상에 게이트가 형성될 영역을 노출시키는 마스크패턴(미도시)을 형성한 후, 식각 공정을 진행하여 하드마스크막(220) 및 게이트도전막(218)을 식각하여 리세스 게이트(222)를 형성한다.
도 2j를 참조하면, 상기 리세스 게이트(222) 양측의 반도체 기판(200) 내에 3차 접합(224) 형성용 이온주입을 수행하고, 이를 통해 리세스 게이트 모스펫을 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
본 발명은 3차에 걸쳐 접합 형성용 이온주입을 수행하여 리세스 게이트 구조 와 같은 3차원 형상의 가진 셀 트랜지스터에 적합한 접합 영역을 가진 리세스 게이트 모스펫을 제조하여 저항을 감소시키고 커런트를 증가시켜 트랜지스터의 마진을 개선한다.
그리고, 소자분리막 보호용 보호막을 형성함으로써 2차 접합 형성용 이온주입 공정으로 주입된 이온들이 패싱 게이트(Passing Gate)쪽으로 흘러가는 것을 방지할 수 있어 트랜지스터의 DIBL을 개선한다.
또한, 리세스된 홈의 측벽 영역에서만 국부적으로 접합 농도를 높임으로써 셀 트랜지스터의 DIBL을 감소시키고 커런트를 증가시킬 수 있다.
Claims (5)
- 활성영역을 한정하는 소자분리막이 형성되고, 상기 활성영역 상에 버퍼산화막이 형성된 반도체 기판 상에 보호막을 형성하는 단계;상기 보호막 상에 버퍼막을 형성하는 단계;상기 반도체 기판 내에 1차 접합 형성용 이온주입을 수행하는 단계;상기 버퍼막을 식각해서 상기 활성영역의 게이트 형성 지역을 노출시키는 버퍼 패턴을 형성하는 단계;상기 버퍼 패턴을 식각 마스크로 이용해서 보호막, 버퍼산화막 및 반도체 기판을 식각하여 제1홈을 형성하는 단계;상기 버퍼 패턴을 이온주입 마스크로 이용해서 제1홈의 저면 아래에 2차 접합 형성용 이온주입을 수행하는 단계;상기 버퍼 패턴을 제거하는 단계;상기 제1홈의 바닥을 식각하여 제2홈을 형성하는 단계;상기 제1홈 및 제2홈의 표면에 게이트절연막을 형성하는 단계;상기 제1홈 및 제2홈이 매립되도록 게이트절연막과 보호막 상에 게이트도전막과 하드마스크막을 형성하는 단계;상기 하드마스크막과 게이트도전막을 식각하여 게이트를 형성하는 단계; 및상기 게이트 양측의 반도체 기판 내에 3차 접합 형성용 이온주입을 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼막의 두께는 50 ∼ 1,500Å으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼막은 질화막 또는 산화막 또는 폴리실리콘 중 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1홈의 깊이는 50 ∼ 1,500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2접합 영역을 형성하기 위한 이온주입 각도는 0 ∼ 45°인 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020060137216A KR20080061988A (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
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| KR1020060137216A KR20080061988A (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 제조 방법 |
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Family
ID=39814176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020060137216A KR20080061988A (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 제조 방법 |
Country Status (1)
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2006
- 2006-12-28 KR KR1020060137216A patent/KR20080061988A/ko not_active Application Discontinuation
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