TWI650849B - 包含埋藏的閘極結構的半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置包括：閘極溝槽，其形成在半導體基板中；閘極介電質層，其形成在閘極溝槽中，以覆蓋閘極溝槽的內表面；以及閘極電極，其設置在閘極介電質層之上，以填充閘極溝槽，其中所述閘極電極包括：第二晶粒，其形成在閘極溝槽中；以及第一晶粒，其設置在第二晶粒與閘極介電質層之間，並且具有比第二晶粒更小的晶粒尺寸。

Description

包含埋藏的閘極結構的半導體裝置及其製造方法
本發明的示例性實施例涉及一種半導體裝置，並且更具體地，涉及包括埋藏的閘極結構的半導體裝置、用於製造該半導體裝置的方法以及包括該埋藏的閘極結構的記憶體單元。
相關申請的交叉引用
本申請主張2017年5月29日提交於韓國智慧財產權局的韓國專利申請號10-2017-0065959的優先權，其整個公開以引用方式併入本文。
可以使用金屬閘極電極來實現高性能電晶體。埋藏閘極型電晶體包括填充閘極溝槽的埋藏的閘極結構。
高集成度的最近趨勢導致對於埋藏有埋藏的閘極結構的閘極電極的空間的限制。
本發明的各種實施例致力於一種能夠提高閘極電極的電阻的埋藏的閘極結構以及用於形成該埋藏的閘極結構的方法。
此外，本發明的各種實施例致力於一種能夠改善閘極介電質層與閘極電極之間的介面的特性的埋藏的閘極結構以及用於形成該埋藏的閘極結構的方法。
根據本發明的一個實施例，一種半導體裝置可以包括：閘極溝槽，其形成在半導體基板中；閘極介電質層，其形成在閘極溝槽中，以覆蓋閘極溝槽的內表面；以及閘極電極，其設置在閘極介電質層之上，以填充閘極溝槽，其中閘極電極可以包括：第二晶粒，其形成在閘極溝槽中；以及第一晶粒，其設置在第二晶粒與閘極介電質層之間，並且具有比第二晶粒小的晶粒尺寸。
第一晶粒和第二晶粒可以是相同材料的晶粒。
第一晶粒和第二晶粒可以包括金屬晶粒或金屬氮化物晶粒。
第一晶粒和第二晶粒分別包括氮化鈦(TiN)晶粒。
所述半導體裝置還可以包括鰭區，其形成在閘極溝槽的底表面上並且包括由閘極介電質層覆蓋的上表面和側壁。
第一晶粒可以覆蓋閘極介電質層，而第二晶粒可以不接觸閘極介電質層。
所述半導體裝置還可以包括第一摻雜區和第二摻雜區，所述第一摻雜區和所述第二摻雜區形成在半導體基板內部，以通過閘極溝槽彼此隔離；位元線，其耦接至第一摻雜區；以及記憶體元件，其耦接至第二摻雜區。
根據本發明的另一個實施例，一種半導體裝置包括：閘極溝槽，其形成在半導體基板中；閘極介電質層，其形成在閘極溝槽中，以覆蓋閘極溝槽的內表面；結晶延遲層，其設置在閘極介電質層之上；以及閘極電極，其設置在結晶延遲層之上，以填充閘極溝槽，其中所述閘極電極包括：第二晶粒，其形成在閘極溝槽中；以及第一晶粒，其設置在第二晶粒與結晶延遲層之間並且具有比第二晶粒小的晶粒尺寸。
結晶延遲層可以由具有高固定電荷密度和高介面陷阱電荷密度的任何適用的材料形成。
結晶延遲層可以包括富氮的氮氧化矽或富氮的氮化矽。
第一晶粒和第二晶粒可以分別包括金屬晶粒或金屬氮化物晶粒。
第一晶粒和第二晶粒可以分別包括氮化鈦(TiN)晶粒。
半導體裝置還可以包括鰭區，其形成在閘極溝槽的底表面上並且包括由閘極介電質層覆蓋的上表面和側壁，其中所述第一晶粒覆蓋鰭區的上表面和側壁。
半導體裝置還可以包括介面層，其設置在結晶延遲層和閘極介電質層之間。
介面層可以包括通過將閘極介電質層的表面電漿氮化而形成的氮化物。
介面層和結晶延遲層可以包括含氮材料，並且結晶延遲層可以包括比介面層高的氮濃度。
介面層可以包括氮氧化矽，而結晶延遲層可以包括富氮的氮化矽。
第一晶粒可以覆蓋閘極介電質層，而第二晶粒可以不接觸閘極介電質層。
半導體裝置可以進一步包括覆蓋層，其形成在閘極溝槽內部的閘極電極上以覆蓋閘極溝槽的上部，並且其中，所述閘極電極填充閘極溝槽的下部。
第一晶粒和第二晶粒由金屬氮化物形成。
根據本發明的另一個實施例，一種用於製造半導體裝置的方法包括：在半導體基板中形成閘極溝槽；在閘極溝槽的底表面和側壁之上形成閘極介電質層；以及形成包括第二晶粒和第一晶粒的閘極電極，其中所述第二晶 粒設置在閘極介電質層之上以填充閘極溝槽，並且所述第一晶粒設置在第二晶粒與閘極介電質層之間並且具有比第二晶粒小的晶粒尺寸。
第一晶粒可以形成為接觸閘極介電質層，而第二晶粒可以形成為不接觸閘極介電質層。
形成閘極電極可以包括：在閘極介電質層之上形成第一導電層；將第一導電層非晶化；在非晶第一導電層之上形成第二導電層；將非晶第一導電層和第二導電層凹陷以形成設置在閘極溝槽內部的非晶第一導電層圖案和第二導電層圖案；以及將非晶第一導電層圖案和第二導電層圖案曝露於退火製程以形成第一晶粒和第二晶粒。
將第一導電層非晶化可以包括：執行反應離子刻蝕製程。
將第一導電層非晶化可以包括：執行離子植入製程。
可以使用氮(N)、碳(C)、氟(F)或氨(NH3)作為摻雜劑來執行植入製程。
形成閘極電極可以包括：在低溫下在閘極介電質層之上形成第一導電層；在高溫下在第一導電層之上形成第二導電層；將第一導電層和第二導電層凹陷以形成設置在閘極溝槽內部的第一導電層圖案和第二導電層圖案；以及將第一導電層圖案和第二導電層圖案曝露於退火製程以形成第一晶粒和第二晶粒。
第一導電層可以在比約600℃低的溫度下被沉積，而第二導電層可以在比約600℃高的溫度下被沉積。
形成閘極電極可以包括：在低溫下在閘極介電質層之上形成導電層以填充閘極溝槽；執行後處理(post-process)以從導電層去除雜質；將導電層凹陷以形成設置在閘極溝槽內部的導電層圖案；以及將導電層圖案曝露於退火製程以形成第一晶粒和第二晶粒。
導電層可以在比約500℃低的溫度下被沉積。
後處理可以包括在氫的氣氛下執行的氫快速熱退火(H-RTA)製程、在氨(NH3)的氣氛中執行的快速熱退火(NH3-RTA)或者氦(He)電漿處理。
形成閘極電極可以包括：在高溫下在閘極介電質層之上形成導電層以填充閘極溝槽；執行後處理以從導電層去除雜質；將後處理的導電層凹陷以形成設置在閘極溝槽內部的導電層圖案；以及將導電層圖案曝露於退火製程以形成第一晶粒和第二晶粒。
導電層可以在比約600℃高的溫度下被沉積。
後處理可以包括在氫的氣氛中執行的氫快速熱退火(H-RTA)製程、在氨(NH3)的氣氛中執行的快速熱退火(NH3-RTA)製程或者氦(He)電漿處理。
退火製程可以在範圍從約300℃至約1100℃的溫度下執行。
閘極電極可以包括金屬或金屬氮化物，並且第一晶粒和第二晶粒可以分別包括金屬晶粒或金屬氮化物晶粒。
所述方法可以進一步包括：在形成閘極溝槽之後，在閘極溝槽的底表面上形成具有上表面和側壁的鰭區，其中第一晶粒可以覆蓋鰭區的上表面和側壁。
所述方法可以進一步包括：在形成閘極電極之後，在半導體基板中形成第一摻雜區和第二摻雜區，以通過閘極溝槽彼此隔離；在半導體基板的上部中形成耦接至第一摻雜區的位元線；以及在半導體基板的上部中形成耦接至第二摻雜區的記憶體元件。
根據本發明的又一個實施例，一種用於製造半導體裝置的方法可以包括：在半導體基板中形成閘極溝槽；在閘極溝槽的底表面和側壁上形成 閘極介電質層；在閘極介電質層之上形成結晶延遲層；以及形成包括第二晶粒和第一晶粒的閘極電極，其中第二晶粒設置在結晶延遲層之上以填充閘極溝槽，而設置在第二晶粒與結晶延遲層之間的第一晶粒具有比第二晶粒小的晶粒尺寸。
形成結晶延遲層可以包括：在閘極介電質層之上形成富氮層。
形成結晶延遲層可以包括：在高濃度氮的氣氛中將閘極介電質層的上表面電漿氮化。
形成結晶延遲層可以包括：通過原子層沉積(ALD)製程在閘極介電質層之上沉積高濃度含氮層。
所述方法可以進一步包括：在形成結晶延遲層之前，通過將閘極介電質層的上表面電漿氮化來形成介面層，其中所述結晶延遲層具有比介面層高的氮濃度。
形成閘極電極可以包括：在結晶延遲層之上形成導電層以填充閘極溝槽；將導電層凹陷以形成設置在閘極溝槽內部的導電層圖案；以及將導電層圖案曝露於退火製程以形成覆蓋結晶延遲層的第一晶粒和設置在第一晶粒之上的第二晶粒，其中第一晶粒和第二晶粒分別包括金屬晶粒或金屬氮化物晶粒。
所述方法可以進一步包括：在形成閘極溝槽之後，在閘極溝槽的底表面上形成具有上表面和側壁的鰭區，其中第一晶粒覆蓋鰭區的上表面和側壁。
所述方法可以進一步包括：在形成閘極電極之後，在半導體基板中形成第一摻雜區和第二摻雜區以通過閘極溝槽彼此隔離；在半導體基板的上部中形成耦接至第一摻雜區的位元線；以及在半導體基板的上部中形成耦接至第二摻雜區的記憶體元件。
退火製程可以在範圍從約300℃至約1100℃的溫度下執行。
根據以下結合附圖的詳細描述，本發明的這些和其它特徵和優點對於本發明領域的技術人員將變得顯而易見。
11‧‧‧基板
12‧‧‧隔離層
12F‧‧‧凹陷的隔離層
13‧‧‧隔離溝槽
14‧‧‧主動區
14F‧‧‧鰭區
15‧‧‧硬遮罩層
16‧‧‧閘極溝槽
17‧‧‧閘極介電質層
18‧‧‧第一晶粒層
18’‧‧‧非晶第一導電層圖案
18A‧‧‧第一導電層
18B‧‧‧非晶第一導電層
18G‧‧‧第一晶粒
19‧‧‧物理損傷製程
20‧‧‧第二晶粒層
20’‧‧‧第二導電層圖案
20A‧‧‧第二導電層
20G‧‧‧第二晶粒
20V‧‧‧空隙
21‧‧‧多晶閘極電極
21’‧‧‧閘極電極
22‧‧‧退火製程
23‧‧‧覆蓋層
24‧‧‧第一摻雜區
25‧‧‧第二摻雜區
31‧‧‧第一晶粒層
31’‧‧‧第一導電層圖案
31A‧‧‧第一導電層
31L‧‧‧低溫製程
32‧‧‧第二晶粒層
32’‧‧‧第二導電層圖案
32A‧‧‧第二導電層
32H‧‧‧高溫製程
33‧‧‧閘極電極
33’‧‧‧閘極電極
34‧‧‧退火製程
41‧‧‧閘極電極
41’‧‧‧導電層圖案
41A‧‧‧導電層
41L‧‧‧低溫製程
41G1‧‧‧第一晶粒
41G2‧‧‧第二晶粒
41V‧‧‧空隙
42‧‧‧後處理
43‧‧‧退火製程
51‧‧‧閘極電極
51’‧‧‧導電層圖案
51A‧‧‧導電層
51G1‧‧‧第一晶粒
51G2‧‧‧第二晶粒
51H‧‧‧高溫製程
51V‧‧‧空隙
52‧‧‧後處理
52A‧‧‧外部
53‧‧‧退火製程
61‧‧‧結晶延遲層
61A‧‧‧結晶延遲層
61P‧‧‧電漿氮化
62‧‧‧閘極電極
62’‧‧‧導電層圖案
62A‧‧‧導電層
62G1‧‧‧第一晶粒
62G2‧‧‧第二晶粒
62V‧‧‧空隙
63‧‧‧退火製程
71‧‧‧結晶延遲層
71A‧‧‧結晶延遲層
71D‧‧‧ALD製程
72‧‧‧閘極電極
72’‧‧‧導電層圖案
72A‧‧‧導電層
72G1‧‧‧第一晶粒
72G2‧‧‧第二晶粒
72V‧‧‧空隙
73‧‧‧退火製程
81‧‧‧介面層
81A‧‧‧結晶延遲層
81P‧‧‧電漿氮化
82‧‧‧結晶延遲層
82A‧‧‧結晶延遲層
82D‧‧‧ALD製程
83‧‧‧閘極電極
83’‧‧‧導電層圖案
83A‧‧‧導電層
83G1‧‧‧第一晶粒
83G2‧‧‧第二晶粒
83V‧‧‧空隙
84‧‧‧退火製程
100‧‧‧半導體裝置
100G‧‧‧埋藏的閘極結構
100M‧‧‧半導體裝置
100M1‧‧‧半導體裝置
100M2‧‧‧半導體裝置
101‧‧‧基板
102‧‧‧隔離層
102F‧‧‧凹陷的隔離層
103‧‧‧隔離溝槽
104‧‧‧主動區
105‧‧‧閘極溝槽
105A‧‧‧第一溝槽
105B‧‧‧第二溝槽
106‧‧‧閘極介電質層
107‧‧‧第一晶粒層
107G‧‧‧第一晶粒
108‧‧‧第二晶粒層
108G‧‧‧第二晶粒
108V‧‧‧空隙
109‧‧‧覆蓋層
110‧‧‧鰭區/通道區
111‧‧‧第一摻雜區
112‧‧‧第二摻雜區
200‧‧‧半導體裝置
200G‧‧‧埋藏的閘極結構
207‧‧‧閘極電極
207G1‧‧‧第一晶粒
207G2‧‧‧第二晶粒
207V‧‧‧空隙
300‧‧‧半導體裝置
300G‧‧‧埋藏的閘極結構
300G’‧‧‧埋藏的閘極結構
308‧‧‧閘極電極
308G1‧‧‧第一晶粒
308G2‧‧‧第二晶粒
308V‧‧‧空隙
320‧‧‧結晶延遲層
321‧‧‧介面層
400‧‧‧記憶體單元
410‧‧‧單元電晶體
420‧‧‧位元線
421‧‧‧第一接觸插塞
430‧‧‧記憶體元件
431‧‧‧第二接觸插塞
BG1‧‧‧閘極電極
圖1是圖示了根據本發明的一個實施例的半導體裝置的平面圖。
圖2A是沿著圖1所示的線A-A’截取的半導體裝置的截面圖。
圖2B是沿著圖1所示的線B-B’截取的半導體裝置的截面圖。
圖3A和圖3B是比較了閘極電極的晶粒的大小的截面圖。
圖4A和圖4B是比較了鰭區周圍的埋藏閘極電極的截面圖。
圖5A和圖5B是根據本發明實施例的第一修改示例的半導體裝置的截面圖。
圖6A和圖6B是根據本發明實施例的第二修改示例的半導體裝置的截面圖。
圖7A至圖8G是圖示了用於製造根據本發明的一個實施例的半導體裝置的方法的第一示例的截面圖。
圖9A至圖9D是圖示了用於製造根據本發明的一個實施例的半導體裝置的方法的第二示例的截面圖。
圖10是圖示了根據本發明的一個實施例的半導體裝置的截面圖。
圖11A至圖11D是圖示了用於製造根據圖10所示的本發明的一個實施例的半導體裝置的方法的第一示例的截面圖。
圖12A至圖12D是圖示了用於製造根據圖10所示的本發明的一個實施例的半導體裝置的方法的第二示例的截面圖。
圖13是圖示了根據本發明的一個實施例的半導體裝置的截面圖。
圖14A至圖14E是圖示了用於製造根據圖13中所示的本發明的一個實施例的半導體裝置的方法的第一示例的截面圖。
圖15A至圖15E是圖示了用於製造根據圖13中所示的本發明的一個實施例的半導體裝置的方法的第二示例的截面圖。
圖16是圖示了根據本發明的實施例的修改示例的半導體裝置的截面圖。
圖17A至圖17F是圖示了用於製造根據圖16中所示的本發明實施例的修改示例的半導體裝置的方法的示例的截面圖。
圖18是根據本發明實施例的應用示例的半導體裝置的截面圖。
下面將參照附圖更詳細地描述本發明的示例性實施例。然而，本發明可以以不同的形式來實施，並且不應該被解釋為限制于本文中所陳述的實施例。確切地說，提供這些實施例使得本公開將全面和完整，並且將本發明的範圍充分地傳達給本領域技術人員。貫穿本公開，在本發明的各個附圖和實施例中相似的附圖標記代表相似的部件。
附圖不一定按比例繪製，並且在一些情況下，比例可能被誇大以清楚地示出實施例的特徵。當第一層被稱為在第二層“上”或在基板“上”時，其不僅指第一層直接形成在第二層或基板上的情況，而且還指在第一層與第二層或基板之間存在第三層的情況。
圖1是圖示了根據本發明的一個實施例的半導體裝置的平面圖。圖2A是沿著圖1所示的線A-A’截取的半導體裝置的截面圖。圖2B是沿著圖1所示的線B-B’截取的半導體裝置的截面圖。
根據本發明的一個實施例的半導體裝置100可以包括電晶體。
半導體裝置100可以包括：基板101、閘極溝槽105、鰭區110、埋藏的閘極結構100G、第一摻雜區111和第二摻雜區112。埋藏的閘極結構100G可以包括：閘極介電質層106、閘極電極BG1和覆蓋層109。
基板101可以由適合於半導體製程的材料形成。基板101可以包 括半導體基板。基板101可以由含矽材料形成。基板101可以包括：從包括矽、單晶矽、多晶矽、非晶矽、矽鍺、單晶矽鍺、多晶矽鍺、碳摻雜矽的組中選擇的一個、其組合，或者它們之中的兩個或更多個形成的多個層。基板101可以包括另一種半導體材料，例如鍺。基板101可以包括III/V族材料的半導體基板，例如，諸如砷化鎵(GaAs)的化合物。基板101可以包括絕緣體上矽(SOI)基板。
隔離層102和主動區104可以形成在基板101中。隔離層102可以限定多個主動區104。隔離層102可以是淺溝槽隔離(STI)區。隔離層102可以通過利用電介質材料填充淺溝槽(例如，隔離溝槽103)而形成。隔離層102可以由任何適用的材料形成，該材料包括例如氧化矽、氮化矽或其組合。
主動區104可以包括鰭區110、第一摻雜區111和第二摻雜區112。第一摻雜區111和第二摻雜區112可以是摻雜有導電摻雜劑的區域。例如，適用的導電摻雜劑可以包括磷(P)、砷(As)、銻(Sb)、硼(B)或其組合。第一摻雜區111和第二摻雜區112可以摻雜有相同導電類型的摻雜劑。第一摻雜區111和第二摻雜區112可以通過閘極溝槽105彼此隔離。第一摻雜區111和第二摻雜區112可以設置在閘極溝槽105的兩側上。第一摻雜區111和第二摻雜區112可以分別被稱為源極區和漏極區。第一摻雜區111和第二摻雜區112的下表面可以位於距主動區104的上表面的預定水平處。第一摻雜區111和第二摻雜區112的下表面可以與閘極溝槽105的上部的側壁相鄰。第一摻雜區111和第二摻雜區112的下表面可以比閘極溝槽105的底表面更高。第一摻雜區111和第二摻雜區112可以是對稱的。例如，第一摻雜區111和第二摻雜區112可以形成相同深度的結。根據本發明的另一個實施例，第一摻雜區111可以形成為比第二摻雜區112更深。
多個閘極溝槽105可以形成在基板101內部。參見圖1，每個閘極 溝槽105可以具有沿著與主動區104和隔離層102相交的一個方向延伸的線形狀。參見圖2B，每個閘極溝槽105可以包括第一溝槽105A和第二溝槽105B。第一溝槽105A可以形成在主動區104的內部。第二溝槽105B可以形成在隔離層102的內部。閘極溝槽105可以具有從第一溝槽105A朝向第二溝槽105B連續延伸的形狀。閘極溝槽105可以具有比隔離溝槽103更淺的深度。如圖2A和2B所示的閘極溝槽105的底部邊緣可以是大致平坦的。然而，本發明不限於這種方式，並且應該注意的是，閘極溝槽105的底部邊緣可以具有圓形形狀，然後閘極溝槽105的形狀可以形成為U形。閘極溝槽105可以形成在第一摻雜區111和第二摻雜區112之間。第一溝槽105A和第二溝槽105B的底表面可以位於不同的水平處。例如，第一溝槽105A的底表面可以處於比第二溝槽105B的底表面更高的水平處。可以在隔離層102被凹陷時引起第一溝槽105A與第二溝槽105B之間的高度差。因此，第二溝槽105B可以包括具有比第一溝槽105A的底表面更低的底表面的凹陷區R。
由於第一溝槽105A與第二溝槽105B之間的臺階高度，鰭區110可以形成在主動區104中。每個鰭區110可以位於相應的第一溝槽105A之下，並且可以通過凹陷的隔離層102F曝露出鰭區110的側壁。
通道區可以由閘極溝槽105和鰭區110限定。通道區可以形成為U形。通道區可以包括底通道和側通道。底通道可以由鰭區110限定，而側通道可以由閘極溝槽105的側壁限定。底通道和側通道可以連續。U形通道區可以具有比通常平面型電晶體更長的通道長度。因此，可以防止短通道效應。
鰭區110可以被稱為“鞍狀鰭”。鰭區110能夠增加通道寬度並改善電特性。
埋藏的閘極結構100G可以延伸至基板101的內部。例如，埋藏的閘極結構100G可以形成在閘極溝槽105的內部。埋藏的閘極結構100G可以設 置在第一摻雜區111與第二摻雜區112之間的主動區104中，並且延伸至隔離層102的內部。在埋藏的閘極結構100G中，設置在主動區104內部的部分的底表面和設置在隔離層102內部的部分的底表面可以位於不同的水平處。
埋藏的閘極結構100G可以包括：閘極介電質層106、閘極電極BG1和覆蓋層109。
閘極溝槽105可以內襯有閘極介電質層106。內襯有閘極介電質層106的閘極溝槽105可以被稱為“內襯溝槽”或“內襯閘極溝槽”。閘極介電質層106可以形成在閘極溝槽105的底部和側壁上。閘極介電質層106可以由包括例如氧化矽、氮化矽、氮氧化矽、高k材料或其組合的任何適用的材料形成。高k材料可以包括具有比氧化矽的介電常數大的介電常數的材料。例如，高k材料可以由介電常數大於3.9的任何適用的材料形成。根據本發明的另一個實施例，高k材料可以由具有大於10的介電常數的任何適用的材料形成。根據本發明的又一個實施例，高k材料可以由具有範圍為從10至30的介電常數的任何適用的材料形成。高k材料可以包括至少一種金屬元素。高k材料可以包括含鉿材料。含鉿材料可以包括氧化鉿、鉿矽氧化物、鉿矽氮氧化物或其組合。根據本發明的另一個實施例，高k材料可以包括氧化鑭、鑭鋁氧化物、氧化鋯、鋯矽氧化物、鋯矽氮氧化物、氧化鋁及其組合。對於高k材料，可以選擇和使用其它已知的高k材料。根據本發明的實施例，可以通過氧化閘極溝槽105的表面來形成閘極介電質層106。根據本發明的另一個實施例，可以通過沉積內襯材料並且氧化內襯材料來形成閘極介電質層106。內襯材料可以包括內襯多晶矽或內襯氮化物。
覆蓋層109可以保護閘極電極BG1的上部。覆蓋層109可以由任何適用的電介質材料形成。用於覆蓋層109的適用電介質材料的示例可以包括氮化矽、氮氧化矽或其組合。根據本發明的實施例，覆蓋層109可以包括氮化 矽和氧化矽的組合。例如，為了形成覆蓋層109，在閘極電極BG1的頂表面之上延伸的閘極介電質層106的內側壁和閘極電極BG1的頂表面可以內襯有氮化矽，然後填充有旋塗電介質(SOD)材料。根據本發明的另一個實施例，覆蓋層109可以具有ONO(氧化物-氮化物-氧化物)結構。
在下文中描述了閘極電極BG1。
閘極電極BG1的上表面可以位於比主動區104的上表面更低的水平處。換言之，閘極電極BG1可以填充閘極溝槽105的一部分。閘極電極BG1可以不與第一摻雜區111和第二摻雜區112重疊。覆蓋層109可以與第一摻雜區111和第二摻雜區112重疊。在本文中，“重疊”是指在水平方向上的重疊。由於閘極電極BG1通過覆蓋層109埋藏在閘極溝槽105的內部，所以閘極電極BG1可以被稱為“埋藏閘極電極”。
閘極電極BG1可以具有雙層結構。閘極電極BG1可以具有相同材料的雙層結構。閘極電極BG1可以由多晶材料形成。閘極電極BG1可以由柱狀晶粒的多晶材料形成。
閘極電極BG1可以包括不同晶粒的多晶材料。閘極電極BG1可以包括第一晶粒層107和第二晶粒層108。
第一晶粒層107可以沿著閘極溝槽105的內壁形成在閘極介電質層106之上。第一晶粒層107可以是薄層。例如，第一晶粒層107可以是沿著閘極溝槽105的內壁以均勻厚度形成的連續層。因此，第一晶粒層107可以被稱為內襯層。第一晶粒層107可以覆蓋大部分的閘極介電質層106。
設置在第一晶粒層107之上的第二晶粒層108可以填充閘極溝槽105。因此，第二晶粒層108可以被稱為“填充柵導體層”。第二晶粒層108可以填充大部分的閘極溝槽105。第一晶粒層107可以設置在第二晶粒層108與閘極介電質層106之間。結果，第二晶粒層108可以不接觸閘極介電質層106。第 一晶粒層107可以設置為覆蓋閘極溝槽105內部的閘極介電質層106的側表面和下表面。第二晶粒層108可以以第二晶粒層108的側表面和下表面被閘極溝槽105內部的第一晶粒層107圍繞的方式設置。
第一晶粒層107和第二晶粒層108可以由相同的材料形成。第一晶粒層107和第二晶粒層108可以包括金屬基材料以降低閘極電極BG1的電阻。第一晶粒層107和第二晶粒層108可以由低電阻金屬形成。第一晶粒層107和第二晶粒層108可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。根據本發明的實施例，第一晶粒層107和第二晶粒層108可以由氮化鈦(TiN)形成。由於第一晶粒層107和第二晶粒層108由相同的材料形成，所以閘極電極BG1可以被稱為單個材料的埋藏閘極電極。例如，閘極電極BG1可以僅由氮化鈦形成。換言之，閘極電極BG1可以具有“僅TiN結構”。僅TiN結構能夠降低比TiN/W結構更低的電阻，TiN/W結構是氮化鈦(TiN)和鎢(W)的隨層結構，並且僅TiN結構可以容易地執行間隙填充。優選地，第一晶粒層107和第二晶粒層108可以由無氟材料形成，以防止氟攻擊閘極介電質層106。無氟材料是指不含氟的材料。
圖3A和圖3B是比較了閘極電極BG1的晶粒尺寸的截面圖。參見圖3A，第一晶粒層107可以包括多個第一晶粒107G。第一晶粒107G能夠覆蓋大部分的閘極介電質層106。第二晶粒層108可以包括多個第二晶粒108G。由於設置在第二晶粒108G與閘極介電質層106之間的第一晶粒107G，所以第二晶粒108G不接觸閘極介電質層106。第一晶粒107G和第二晶粒108G可以具有不同的晶粒尺寸。例如，第一晶粒107G的晶粒的尺寸可以比第二晶粒108G的晶粒的尺寸更小。第一晶粒107G可以具有小的晶粒尺寸，而第二晶粒108G可以具有大的晶粒尺寸。第一晶粒107G和第二晶粒108G可以是金屬晶粒或金屬氮化物晶粒。
晶粒的尺寸可以被定義為平均晶粒尺寸。每個第一晶粒107G可以具有不同的晶粒尺寸。此外，每個第二晶粒108G可以具有不同的晶粒尺寸。儘管晶粒具有不同的尺寸，但是第一晶粒107G的平均晶粒尺寸可以比第二晶粒108G的平均晶粒尺寸更小。儘管第一晶粒層107和第二晶粒層108包括相同的材料，但是可以將第一晶粒107G和第二晶粒108G的晶粒尺寸控制為彼此不同。當第一晶粒層107和第二晶粒層108由氮化鈦(TiN)形成時，第一晶粒107G可以是具有小的晶粒尺寸的TiN晶粒，而第二晶粒108G可以是具有大的晶粒尺寸的TiN晶粒。第一晶粒107G和第二晶粒108G可以是柱狀結構。
第一晶粒107G和第二晶粒108G的晶粒尺寸可以通過利用退火製程來控制。例如，用於形成第一晶粒107G和第二晶粒108G的初始材料可以通過隨後的退火製程來結晶。通過退火製程，初始材料可以被轉換為第一晶粒107G和第二晶粒108G。第一晶粒107G可以具有小的晶粒尺寸，而第二晶粒108G可以具有大的晶粒尺寸。
第二晶粒層108可以包括空隙108V。第一晶粒層107可以不包括空隙108V。在執行沉積製程和退火製程以形成第二晶粒層108的同時，空隙108V可以生成並且長大。例如，空隙108V可以形成在第二晶粒108G之間。
圖3B是描述了閘極溝槽105僅填充有第二晶粒層108的情況的截面圖。
參見圖3B，當閘極溝槽105僅填充有第二晶粒層108時，空隙108V可以設置在第二晶粒108G與閘極介電質層106之間的介面上。因此，當閘極溝槽105僅填充有第二晶粒層108時，可能由空隙108V而發生分層。
圖4A和圖4B是比較了鰭區周圍的埋藏閘極電極的截面圖。圖4A示出了在閘極介電質層106與第二晶粒層108之間設置第一晶粒層107的結果。圖4B示出了閘極溝槽105僅填充有第二晶粒層108。
參見圖4A，鰭區110的上表面和側壁可以被第二晶粒108G覆蓋。因此，空隙108V可以設置在第二晶粒108G與閘極介電質層106之間的介面上。
如圖3A和圖4A中所示，由於第一晶粒107G，空隙108V可以不設置在閘極介電質層106與第一晶粒層107之間。以這種方式，可以抑制分層。結果，可以改善閘極電極BG1與閘極介電質層106之間的介面特性。
此外，第二晶粒108G可以減小閘極電極BG1的電阻。由於大部分的閘極溝槽105填充有具有大晶粒尺寸的第二晶粒108G，因此可以減小閘極電極BG1的電阻。
作為比較性示例，當第一晶粒層107的厚度增加時，由於第一晶粒107G的數量增加，所以第一晶粒層107的電阻可能增加。總之，第一晶粒107G的小晶粒尺寸可以增加第一晶粒層107的電阻。因此，第一晶粒層107可以形成為薄的，使得可以改善空隙108V和分層。第一晶粒層107可以優選地形成為約100Å或更小的厚度。
圖5A和圖5B是根據本發明實施例的第一修改示例的半導體裝置的截面圖。圖5A是根據本發明實施例的第一修改示例的沿線A-A’截取的半導體裝置的截面圖。圖5B是根據本發明實施例的第一修改示例的沿著線B-B’截取的半導體裝置的截面圖。
參見圖5A和圖5B，半導體裝置100M可以不包括鰭區110。半導體裝置100M的組成元件可以與圖2A的半導體裝置100相同。在半導體裝置100M中，第一溝槽105A的底表面和第二溝槽105B的底表面位於相同的水平處。因此，根據圖5A和圖5B中所示的修改實施例，第一溝槽105A的底表面可以位於與第二溝槽105B的底表面相同的水平處。
圖6A和圖6B是根據本發明實施例的第二修改示例的半導體裝置 100M1和100M2的截面圖。
參見圖6A，除了閘極電極BG1’之外的組成元件可以與圖2A的半導體裝置100的組成元件相同。在半導體裝置100M1中，閘極電極BG1’的上部可以與第一摻雜區111和第二摻雜區112部分重疊。閘極電極BG1’的下部可以與閘極溝槽105的側壁重疊第一高度H1。第一高度H1可以被定義為第一摻雜區111和第二摻雜區112的下表面與閘極溝槽105的最下部分之間的高度。閘極電極BG1’的上部可以與第一摻雜區111和第二摻雜區112重疊第二高度H2。第一高度H1可以比第二高度H2更長。
參見圖6B，半導體裝置100M2與圖6A的半導體裝置100M1大致上相同，除了半導體裝置100M2不包括鰭區110之外。
圖7A至圖8G是圖示了用於製造根據本發明的一個實施例的半導體裝置的方法的第一示例的截面圖。在下文中，圖7A至圖8G圖示了用於製造圖2A和圖2B中所示的半導體裝置100的方法的第一示例。圖7A至圖7G是沿著圖1中所示的線A-A’截取的半導體裝置100的截面圖。圖8A至圖8G是沿著圖1中所示的線B-B’截取的半導體裝置100的截面圖。
參見圖7A和圖8A，可以在基板11中形成隔離層12。隔離層12可以限定主動區14。隔離層12可以通過淺溝槽隔離(STI)製程形成。STI製程可以執行如下。可以通過刻蝕基板11來形成隔離溝槽13。隔離溝槽13可以填充有電介質材料。結果，可以形成隔離層12。隔離層12可以由包括例如氧化矽、氮化矽或其組合的任何適用的材料形成。隔離溝槽13可以通過化學氣相沉積(CVD)製程或另一種沉積製程而填充有電介質材料。此外，在電介質材料的沉積之後，可以另外執行諸如化學機械拋光(CMP)的平坦化製程。
可以在基板11之上形成硬遮罩層15。硬遮罩層15可以由相對於基板11具有刻蝕選擇性的材料形成。硬遮罩層15可以由包括例如氧化矽的任何 適用的材料形成。在一個實施例中，硬遮罩層15可以包括TEOS(四乙氧基矽烷)。
可以在基板11中形成閘極溝槽16。閘極溝槽16可以具有與主動區14和隔離層12相交的線的形狀。可以通過在基板11之上形成遮罩圖案(未示出)並且通過使用遮罩圖案作為刻蝕遮罩來執行刻蝕製程而形成閘極溝槽16。閘極溝槽16可以被形成為比隔離溝槽13更淺。閘極溝槽16的深度可以足夠深，以產生隨後要形成的埋藏閘極電極的大的平均截面積。以這種方式，可以降低埋藏閘極電極的電阻。圖7A中的閘極溝槽16的底部邊緣是大致上平坦的，但是本發明不限於這種方式。例如，在一個實施例中，閘極溝槽16的底部邊緣可以具有曲率。曲率可以大體上減小閘極溝槽16的底部中的凹陷和突起，並且因此可以有助於閘極電極的填充。
可以形成鰭區14F。鰭區14F可以通過將隔離層12的一部分凹陷而形成。例如，可以通過選擇性地去除閘極溝槽16之下的隔離層12來形成鰭區14F。可以通過凹陷的隔離層12F來曝露鰭區14F的側壁。
儘管未示出，但是在形成鰭區14F之後，可以執行通道摻雜。可以在閘極溝槽16的底部和側壁上執行通道摻雜。另外，可以在閘極溝槽16的底部上執行局部通道摻雜。當執行通道摻雜時，可以控制摻雜濃度。
隨後，可以在閘極溝槽16的底表面和側壁上形成閘極介電質層17。閘極介電質層17可以覆蓋凹陷的隔離層12F的上表面和鰭區14F的側壁。在形成閘極介電質層17之前，可以恢復由刻蝕製程損傷的閘極溝槽16的表面。例如，可以通過熱處理來形成犧牲氧化物，然後可以去除犧牲氧化物。
可以通過熱氧化製程形成閘極介電質層17。例如，可以通過氧化閘極溝槽16的底部和側壁來形成閘極介電質層17。
根據本發明的另一個實施例，可以通過諸如化學氣相沉積 (CVD)製程或原子層沉積(ALD)製程的沉積製程來形成閘極介電質層17。當通過沉積製程來形成閘極介電質層17時，閘極介電質層17可以覆蓋閘極溝槽16和硬遮罩層15。閘極介電質層17可以包括諸如氧化物、氮化物、氮氧化物或其組合的高k材料。高k材料可以包括含鉿材料。含鉿材料可以包括氧化鉿、鉿矽氧化物、鉿矽氮氧化物或其組合。高k材料可以包括氧化鑭、氧化鑭鋁、氧化鋯、鋯矽氧化物、鋯矽氮氧化物、氧化鋁以及它們的組合。也可以選擇和使用其它已知的高k材料。
根據本發明的另一個實施例，可以通過沉積內襯多晶矽層然後自由基氧化(radical-oxidizing)內襯多晶矽層來形成閘極介電質層17。
根據本發明的另一個實施例，可以通過形成內襯氮化矽層然後自由基氧化內襯氮化矽層而形成閘極介電質層17。
參見圖7B和圖8B，可以在閘極介電質層17之上形成第一導電層18A。第一導電層18A可以共形地形成在閘極介電質層17的表面上。第一導電層18A可以由導電材料形成。可以通過CVD製程或ALD製程形成第一導電層18A。第一導電層18A可以是薄層。例如，第一導電層18A可以是沿著閘極溝槽16的內壁在閘極介電質層17之上以均勻厚度形成的連續層。第一導電層18A可以由具有比多晶矽更低的電阻的任何適用的材料形成。第一導電層18A可以由金屬基材料形成。第一導電層18A可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。根據本發明的實施例，第一導電層18A可以包括金屬氮化物，或者更具體地由氮化鈦(TiN)形成。第一導電層18A可以是多晶的。第一導電層18A可以是具有柱狀晶粒的氮化鈦。在一個實施例中，可以以範圍從約30Å至約40Å的厚度形成第一導電層18A。第一導電層18A可以在從約500℃至約650℃範圍的溫度下被沉積。約500℃至約650℃的溫度可以被稱為中間溫度MT。第一導電層18A可以是由TiCl4和NH3形成的ALD-TiN。ALD-TiN可以在約 500℃至約650℃的溫度下被沉積。因此，在一個實施例中，第一導電層18A可以包括MT-ALD TiN。
參見圖7C和圖8C，可以執行物理損傷製程19。物理損傷製程19可以包括可能被損傷第一導電層18A的製程。物理損傷製程19可以包括反應離子刻蝕(RIE)製程或離子植入製程。
通過物理損傷製程19，第一導電層18A可以被轉換為被損傷的第一導電層18B。被損傷的第一導電層18B可以是非晶層。在下文中，被損傷的第一導電層18B可以被稱為“非晶第一導電層18B”。在物理損傷製程19之前的第一導電層18A是多晶的，而曝露於物理損傷製程19的第一導電層18A被轉換為非晶第一導電層18B。
根據本發明的一些實施例，物理損傷製程19的植入製程可以使用摻雜劑。因此，非晶第一導電層18B可以包括摻雜的摻雜劑。摻雜劑可以是任何適用的摻雜劑，包括例如氮(N)、碳(C)、氟(F)、氨(NH3)等。非晶第一導電層18B可以通過植入製程摻雜有摻雜劑。根據本發明的一些實施例，氮(N)、碳(C)和氟(F)能夠設計非晶第一導電層18B的功函數。例如，摻雜非晶第一導電層18B的摻雜劑能夠將非晶第一導電層18B的功函數設計為高功函數。覆蓋鰭區14F的高功函數材料能夠提高電晶體的臨界電壓。
參見圖7D和圖8D，可以在非晶第一導電層18B之上形成第二導電層20A。在非晶第一導電層18B之上的第二導電層20A可以填充閘極溝槽16。非晶第一導電層18B和第二導電層20A可以由相同的材料形成。第二導電層20A可以通過CVD製程或ALD製程形成。第二導電層20A可以由具有比多晶矽更低的電阻的任何適用的材料形成。第二導電層20A可以是金屬基材料。第二導電層20A可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。第二導電層20A可以由氮化鈦(TiN)形成。第二導電層20A可以是多晶的。第二導電 層20A可以是具有柱狀晶粒的氮化鈦。第二導電層20A可以填充閘極溝槽16。第二導電層20A可以以等於或大於約200Å的厚度形成。第二導電層20A可以在從約500℃至約600℃範圍內的溫度下被沉積。第二導電層20A可以是由TiCl4和NH3形成的ALD-TiN。ALD-TiN可以在約500℃至約600℃的溫度下被沉積。因此，第二導電層20A可以包括MT-ALD TiN。
當形成第二導電層20A時，被損傷的第一導電層18B(其為非晶第一導電層18B)可以增加其介面能量。因此，在隨後的退火製程期間，可以在接觸閘極介電質層17的部分中延遲晶粒的生長。
參見圖7E和圖8E，可以形成閘極電極21’。閘極電極21’可以包括非晶第一導電層圖案18’和第二導電層圖案20’。可以通過回蝕製程將非晶第一導電層18B和第二導電層20A凹陷來形成閘極電極21’。閘極電極21’可以位於比主動區14的上表面更低的水平處。結果，閘極電極21’可以位於閘極溝槽16的內部。在執行回蝕製程之前，可以預先執行使用化學機械拋光(CMP)的平坦化製程。CMP製程可以通過以硬遮罩層15作為結束點來執行。作為在第二導電層20A上執行CMP製程和回蝕製程的結果，可以執行第二導電層圖案20’。此外，非晶第一導電層圖案18’可以通過在非晶第一導電層18B上執行CMP製程和回蝕製程來形成。
閘極電極21’可以包括非晶第一導電層圖案18’和多晶第二導電層圖案20’。非晶第一導電層圖案18’可以覆蓋閘極介電質層17。多晶第二導電層圖案20’可以不接觸閘極介電質層17。
參見圖7F和圖8F，可以執行退火製程22。第二導電層圖案20’和非晶第一導電層圖案18’可以曝露於退火製程22。通過退火製程22，晶粒可以長大。換言之，可以通過退火製程22使第二導電層圖案20’和非晶第一導電層圖案18’結晶。可以在高溫下執行退火製程22。例如，可以在約300℃至約1100℃的 溫度下執行退火製程22。
通過退火製程22，閘極電極21’可以被轉換為多晶閘極電極21。例如，可以將非晶第一導電層圖案18’轉換為多晶材料，並且可以將第二導電層圖案20’轉換為具有更大晶粒尺寸的多晶材料。
如上所述，當非晶第一導電層圖案18’和第二導電層圖案20’曝露於退火製程22時，它們可以通過晶粒生長轉換為多晶材料。非晶第一導電層圖案18’可以具有比第二導電層圖案20’更慢的晶粒生長速度。
閘極電極21可以包括第一晶粒層18和第二晶粒層20。第一晶粒層18可以通過非晶第一導電層圖案18’的晶粒生長來形成。第二晶粒層20可以通過第二導電層圖案20’的晶粒生長來形成。第一晶粒層18可以覆蓋閘極介電質層17。第一晶粒層18可以覆蓋鰭區14F的上表面和側壁。第二晶粒層20可以填充第一晶粒層18之上的閘極溝槽16。第一晶粒層18可以設置在第二晶粒層20與閘極介電質層17之間。
第一晶粒層18可以包括多個第一晶粒18G。第二晶粒層20可以包括多個第二晶粒20G。第一晶粒18G可以對應於圖3A中所示的第一晶粒107G。第二晶粒20G可以對應於圖3A中所示的第二晶粒108G。例如，第一晶粒18G和第二晶粒20G可以是金屬晶粒或金屬氮化物晶粒。在一個實施例中，第一晶粒18G和第二晶粒20G可以是TiN晶粒。
由於第一晶粒18G產生自非晶第一導電層圖案18’，所以第一晶粒18G可以具有小的晶粒尺寸。由於第二晶粒20G產生自多晶第二導電層圖案20’，所以第二晶粒20G可以具有大的晶粒尺寸。因此，第一晶粒18G可以具有比第二晶粒20G更小的晶粒尺寸。
多晶第二導電層(圖7D的20A)可以包括在沉積製程期間產生的多個空隙20V。在第二晶粒20G通過退火製程22而生長的同時，空隙20V可以 生長或可以保持。因此，第二晶粒層20可以包括空隙20V。空隙20V可以具有相對較大的尺寸。
由於第一晶粒層18是通過非晶第一導電層圖案18’的晶粒的生長而形成的，所以第一晶粒層18可以大致上沒有任何空隙，或者如果存在任何空隙，則其尺寸與空隙20V的尺寸相比相對較小。如果存在的話，第一晶粒層18中的任何空隙的數量可能較小。
參見圖7G和圖8G，可以在閘極電極21之上形成覆蓋層23。覆蓋層23可以由任何適用的電介質材料形成。閘極溝槽16可以在閘極電極21之上填充有覆蓋層23。在一個實施例中，覆蓋層23可以由氮化矽形成。隨後，覆蓋層23可以以曝露出硬遮罩層15的上表面的方式被平坦化。根據本發明的另一個實施例，覆蓋層23可以由包括例如氧化矽的任何適用的材料形成。根據本發明的另一個實施例，覆蓋層23可以具有NON(氮化物-氧化物-氮化物)結構。
在形成覆蓋層23時，可以形成埋藏的閘極結構。埋藏的閘極結構可以包括閘極介電質層17、第一晶粒層18、第二晶粒層20和覆蓋層23。埋藏的閘極結構可以具有填充閘極溝槽16的一部分的凹陷形狀。埋藏的閘極結構可以位於比主動區14的最上表面更低的水平處。
隨後，可以形成第一摻雜區24和第二摻雜區25。第一摻雜區24和第二摻雜區25可以通過任何適用的摻雜製程(例如，離子植入製程)來形成。第一摻雜區24和第二摻雜區25可以具有相同的深度。根據本發明的另一個實施例，第一摻雜區24可以比第二摻雜區25更深。
如上所述，在根據第一示例的製造製程中，在第一導電層18A被沉積之後執行物理損傷製程19。為此，在執行退火製程22時，第一晶粒18G可以形成在與閘極介電質層17的介面上而沒有空隙。
圖9A至圖9D是圖示了用於製造根據本發明的一個實施例的半導 體裝置的方法的第二示例的截面圖。在下文中，圖9A至圖9D圖示了用於製造圖2A中所示的半導體裝置100的方法的第二示例。
首先，參見圖7A，可以在基板11之上形成從隔離層12至閘極介電質層17的結構。
參見圖9A，可以在閘極介電質層17之上形成第一導電層31A。第一導電層31A可以共形地形成在閘極介電質層17的表面上。第一導電層31A可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。第一導電層31A可以由氮化鈦(TiN)形成。第一導電層31A可以是多晶的。第一導電層31A可以由具有柱狀晶粒的氮化鈦形成。第一導電層31A可以以範圍從約30Å至約40Å的厚度形成。
第一導電層31A可以通過低溫製程31L形成。作為低溫製程31L的結果，第一導電層31A可以形成為具有小的晶粒尺寸。可以在比形成圖7B中所示的第一導電層18A的溫度更低的溫度下形成第一導電層31A。第一導電層31A可以在等於或低於約500℃的溫度下被沉積。約500℃或更低的溫度可以被稱為低溫LT。第一導電層31A可以由TiCl4和NH3形成。第一導電層31A可以由在低溫下被沉積的氮化鈦(LT-TiN)形成。第一導電層31A可以由通過原子層沉積(ALD)製程形成的氮化鈦(ALD-TiN)形成。ALD-TiN可以在範圍從約50℃至約500℃的溫度下被沉積。第一導電層31A可以包括LT-ALD-TiN。
如上所述，通過將第一導電層31A形成為具有小的晶粒尺寸，在後續退火製程期間，可以延遲在第一導電層31A與閘極介電質層17之間的介面上發生的結塊(agglomeration)。總之，可以在第一導電層31A與閘極介電質層17之間的介面上延遲第一導電層31A的晶粒的生長。
當通過低溫製程31L沉積第一導電層31A時，第一導電層31A的晶粒尺寸可以小於在中間溫度MT下被沉積的第一導電層18A(參見圖7B)的晶 粒尺寸。
參見圖9B，可以在第一導電層31A之上形成第二導電層32A。第一導電層31A之上的第二導電層32A可以填充閘極溝槽16。第二導電層32A和第一導電層31A可以由相同的材料形成。第二導電層32A可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。第二導電層32A可以由氮化鈦(TiN)形成。第二導電層32A可以是多晶的。第二導電層32A可以是具有柱狀晶粒的氮化鈦。
第二導電層32A可以通過高溫製程32H形成。第二導電層32A可以在比第一導電層31A被沉積的溫度更高的溫度下被沉積。當通過高溫製程32H沉積第二導電層32A時，通過高溫製程32H被沉積的第二導電層32A的晶粒尺寸可以大於在中溫MT下被沉積的第二導電層32A的晶粒尺寸。第二導電層32A可以形成為具有比第一導電層31A的晶粒尺寸更大的晶粒尺寸。第二導電層32A可以在大約600℃或更高的溫度下形成。約600℃或更高的溫度可以稱為高溫HT。第二導電層32A可以由TiCl4和NH3形成。第二導電層32A可以由在高溫下被沉積的氮化鈦(HT-TiN)形成。第二導電層32A可以由通過原子層沉積(ALD)製程形成的氮化鈦(ALD-TiN)形成。ALD-TiN可以在約600℃或更高的溫度下被沉積。第二導電層32A可以包括HT-ALD-TiN。
如上所述，由於第二導電層32A形成為具有較大的晶粒尺寸，所以可以減小電阻。
參見圖9C，可以形成閘極電極33’。閘極電極33’可以包括第一導電層圖案31’和第二導電層圖案32’。閘極電極33’可以通過回蝕製程將第一導電層31A和第二導電層32A凹陷而形成。閘極電極33’可以位於比主動區14的上表面更低的水平處。結果，閘極電極33’可以位於閘極溝槽16的內部，閘極電極的頂表面位於比閘極溝槽的頂部更低的水平處。在執行回蝕製程之前，可以預 先執行使用化學機械拋光(CMP)的平坦化製程。可以通過將硬遮罩層15作為結束點來執行CMP製程。
作為在第二導電層32A上執行CMP製程和回蝕製程的結果，可以執行第二導電層圖案33’。此外，可以通過在第一導電層31A上執行CMP製程和回蝕製程來形成第一導電層圖案31’。
閘極電極33’可以包括第一導電層圖案31’和第二導電層圖案32’。第一導電層圖案31’和第二導電層圖案32’可以是多晶的。第一導電層圖案31’可以包括具有小晶粒尺寸的晶粒。第二導電層圖案32’可以包括具有大晶粒尺寸的晶粒。第一導電層圖案31’可以包括LT-TiN。第二導電層圖案32’可以包括HT-TiN。第一導電層圖案31’可以覆蓋並接觸閘極介電質層17。第二導電層圖案32’可以不接觸閘極介電質層17。
參見圖9D，可以執行退火製程34。第二導電層圖案32’和第一導電層圖案31’可以曝露於退火製程34。通過退火製程34，晶粒可以長大。換言之，可以通過退火製程34使第二導電層圖案32’和第一導電層圖案31’結晶。可以在約300℃至約1100℃範圍內的溫度下執行退火製程34。
通過退火製程34，可以將閘極電極33’可以被轉變為具有生長晶粒的閘極電極33。閘極電極33可以包括第一晶粒層31和第二晶粒層32。第一晶粒層31可以隨著第一導電層圖案31’的晶粒長大而形成。第二晶粒層32可以隨著第二導電層圖案32’的晶粒長大而形成。第一晶粒層31可以覆蓋並接觸閘極介電質層17。第一晶粒層31可以覆蓋鰭區14F的上表面和側壁。第二晶粒層32可以填充第一晶粒層31之上的閘極溝槽16。第一晶粒層31可以設置在第二晶粒層32與閘極介電質層17之間。
第一晶粒層31可以包括多個第一晶粒31G。第二晶粒層32可以包括多個第二晶粒32G。第一晶粒31G可以對應於圖3A的第一晶粒107G。第二 晶粒32G可以對應於圖3A的第二晶粒108G。第一晶粒31G和第二晶粒32G可以是TiN晶粒。
由於第一晶粒31G產生自第一導電層圖案31’，所以第一晶粒31G可以具有小的晶粒尺寸。由於第二晶粒32G產生自第二導電層圖案32’，所以第二晶粒32G可以具有大的晶粒尺寸。因此，第一晶粒31G的晶粒尺寸可以小於第二晶粒32G的晶粒尺寸。
第一晶粒31G的晶粒尺寸可以大於第一導電層31A的晶粒尺寸。此外，第二晶粒32G的晶粒尺寸可以大於第二導電層32A的晶粒尺寸。沉積製程之後的晶粒尺寸與退火製程34之後的晶粒尺寸之間的差異可以源於通過退火製程34的晶粒的生長。
當具有小晶粒尺寸的第一導電層圖案31’曝露於退火製程34時，可以延遲在第一導電層圖案31’與閘極介電質層17之間的介面上發生的結塊。結果，第一導電層圖案31’的晶粒的生長可以在第一導電層31A與閘極介電質層17之間的介面上延遲。因此，接觸閘極介電質層17的第一晶粒31G可以以小的晶粒尺寸生長。相反地，不接觸閘極介電質層17的第二晶粒32G可以以大的晶粒尺寸生長。
第二導電層(圖9B的32A)可以包括在沉積製程期間產生的多個空隙32V。在第二晶粒32G通過退火製程34生長的同時，空隙32V可以生長或可以保持。因此，第二晶粒層32可以包括空隙32V。空隙32V可以具有相對較大的尺寸。
由於第一晶粒層31是通過第一導電層圖案31’的晶粒的生長而形成的，所以第一晶粒層31可以大致上沒有空隙。根據本發明的另一個實施例，在第一晶粒層31中可能存在一些空隙，然而，它們的尺寸和數量可以大致上小於32V空隙的尺寸和數量。
隨後，通過圖7G中所示的方法，可以順序地形成覆蓋層23、第一摻雜區24和第二摻雜區25。
圖10是圖示了根據本發明的一個實施例的半導體裝置200的截面圖。除了閘極電極207之外，半導體裝置200與圖2A的半導體裝置100相同。
半導體裝置200可以包括：基板101、閘極溝槽105、鰭區110、埋藏的閘極結構200G、第一摻雜區111和第二摻雜區112。埋藏的閘極結構200G可以包括閘極介電質層106、閘極電極207和覆蓋層109。儘管半導體裝置100的閘極電極BG1具有雙層結構，但是閘極電極207具有單層結構。換言之，用於形成閘極電極207的導電層可以在均勻的溫度下形成，而不改變沉積溫度或物理損傷製程。導電層能夠通過低溫製程或高溫製程來填充閘極溝槽105。
參見圖10，閘極電極207可以是多晶的。閘極電極207可以包括第一晶粒207G1和第二晶粒207G2。第一晶粒207G1可以具有小的晶粒尺寸。第二晶粒207G2可以具有比第一晶粒207G1更大的晶粒尺寸。
閘極電極207可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。根據本發明的實施例，閘極電極207可以由氮化鈦(TiN)形成。第一晶粒207G1和第二晶粒207G2可以是TiN晶粒。第一晶粒207G1可以是具有小的晶粒尺寸的第一TiN晶粒。第二晶粒207G2可以是具有比第一TiN晶粒更大的晶粒尺寸的第二TiN晶粒。第一晶粒207G1和第二晶粒207G2可以是在低溫下被沉積的TiN晶粒，即，從LT-TiN長大的TiN晶粒。根據本發明的另一個實施例，第一晶粒207G1和第二晶粒207G2可以是在高溫下被沉積的TiN晶粒，即，從HT-TiN長大的TiN晶粒。儘管TiN晶粒在低溫或高溫下被沉積，但是晶粒可以在晶粒與閘極介電質層106接觸的介面上和晶粒填充閘極溝槽105的部分中以不同的生長速度生長。因此，接觸閘極介電質層106的第一晶粒207G1的晶粒尺寸可以小於填充閘極溝槽105的第二晶粒207G2的晶粒尺寸。
如上所述，由於第一晶粒207G1，所以沒有空隙可以位於與閘極介電質層106的介面上。以這樣的方式，可以抑制分層。結果，第一晶粒207G1可以改善閘極電極207與閘極介電質層106之間的介面特性。此外，在第二晶粒207G2中可以存在空隙207V。
此外，由於大部分的閘極溝槽105填充有第二晶粒207G2，所以可能會降低閘極電極207的電阻。
圖11A至圖11D是圖示了用於製造根據圖10中所示的本發明實施例的半導體裝置200的方法的第一示例的截面圖。
首先，如圖7A中所示，可以在基板11之上形成從隔離層12至閘極介電質層17的結構。
隨後，參見圖11A，可以在閘極介電質層17之上形成導電層41A。閘極介電質層17之上的導電層41A可以完全填充閘極溝槽16。導電層41A可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。導電層41A可以由氮化鈦(TiN)形成。導電層41A可以是多晶層。導電層41A可以由柱狀晶粒的氮化鈦(TiN)形成。
可以通過低溫製程41L形成導電層41A。作為低溫製程41L的結果，導電層41A可以包括具有小的晶粒尺寸的晶粒。由於導電層41A形成為具有小的晶粒尺寸，因此可以在隨後的退火製程期間延遲導電層41A與閘極介電質層17之間的介面上的結塊。總之，導電層41A的晶粒的生長可以在導電層41A與閘極介電質層17之間的介面上延遲。
導電層41A可以在等於或低於約500℃的溫度下形成。導電層41A可以通過將TiCl4和NH3進行反應而形成。導電層41A可以由在低溫下被沉積的氮化鈦(LT-TiN)形成。導電層41A可以由通過原子層沉積(ALD)製程形成的氮化鈦(ALD-TiN)形成。ALD-TiN可以在約50℃至約500℃範圍內的 溫度下被沉積。導電層41A可以包括LT-ALD-TiN。
根據如上所述的本發明的實施例，通過低溫製程41L，閘極溝槽16可以完全地填充有導電層41A。
參見圖11B，可以執行後處理42。通過後處理42，可以去除導電層41A的雜質。例如，可以從導電層41A去除導電層41A中包含的諸如氯(Cl)的雜質。
可以在氫的氣氛中執行後處理42。後處理42可以包括快速熱退火(RTA)處理。後處理42可以包括氫快速熱退火(H-RTA)製程。根據本發明的另一個實施例，後處理42可以包括在氨(NH3)的氣氛中執行的快速熱退火(NH3-RTA)製程或者氦(He)電漿處理。
如上所述，通過對經由低溫製程41L沉積的導電層41A執行後處理42，可以從導電層41A去除雜質。當從導電層41A去除雜質時，可以在隨後的退火製程期間進一步延遲在導電層41A與閘極介電質層17之間的介面上的結塊。因此，可以在導電層41A與閘極介電質層17之間的介面上進一步延遲導電層41A的晶粒的生長。
參見圖11C，可以形成導電層圖案41’。導電層圖案41’可以通過回蝕製程將導電層41A凹陷而形成。導電層圖案41’可以位於比主動區14的上表面更低的水平處。結果，導電層圖案41’可以位於閘極溝槽16的內部，閘極電極的頂表面位於比閘極溝槽的頂部低的水平處。在執行回蝕製程之前，可以預先執行使用化學機械拋光(CMP)的平坦化製程。
參見圖11D，可以執行退火製程43。導電層圖案41’可以曝露於退火製程43。通過退火製程43，晶粒可以長大。換言之，可以通過退火製程43使導電層圖案41’結晶。可以在約300℃至約1100℃範圍內的溫度下執行退火製程43。
通過退火製程43，導電層圖案41’可以被轉換為多晶閘極電極41。閘極電極41可以包括第一晶粒41G1和第二晶粒41G2。第一晶粒41G1和第二晶粒41G2可以通過導電層圖案41’的晶粒的生長來形成。第一晶粒41G1能夠覆蓋並接觸閘極介電質層17。第一晶粒41G1能夠覆蓋鰭區14F的上表面和側壁。第二晶粒41G2是形成在第一晶粒41G1之上並且可以填充閘極溝槽16的晶粒。第一晶粒41G1可以位於第二晶粒41G2與閘極介電質層17之間。第一晶粒41G1和第二晶粒41G2可以是TiN晶粒。
第一晶粒41G1可以對應於圖10中所示的第一晶粒207G1。第二晶粒41G2可以對應於圖10中所示的第二晶粒207G2。
當在低溫下沉積的導電層圖案41’曝露於退火製程43時，可以延遲在導電層圖案41’與閘極介電質層17之間的介面上發生的結塊。結果，可以在導電層圖案41’與閘極介電質層17之間的介面上延遲導電層圖案41’的晶粒的生長。結果，接觸閘極介電質層17的第一晶粒41G可以以小的晶粒尺寸生長。相反，不接觸閘極介電質層17的第二晶粒42G可以以大的晶粒尺寸生長。
第二晶粒41G2可以包括空隙41V。第一晶粒41G1可以大致上沒有任何空隙。即使在第一晶粒41G1中存在一些空隙，它們的尺寸和數量也可以大致上小於第二晶粒41G2中的空隙41V的尺寸和數量。
隨後，通過圖7G中所示的方法，可以形成覆蓋層23、第一摻雜區24和第二摻雜區25。
圖12A至圖12D是圖示了用於製造根據圖10中所示的本發明實施例的半導體裝置200的方法的第二示例的截面圖。
首先，如圖7A中所示，可以在基板11之上形成從隔離層12至閘極介電質層17的結構。
隨後，參見圖12A，可以在閘極介電質層17之上形成導電層 51A。導電層51A可以形成在閘極介電質層17之上並且可以完全填充閘極溝槽16。導電層51A可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。導電層51A可以由氮化鈦(TiN)形成。導電層51A可以是多晶的。導電層51A可以由柱狀晶粒的氮化鈦(TiN)形成。
導電層51A可以通過高溫製程51H形成。當通過高溫製程51H沉積導電層51A時，可以減少導電層51A中的雜質的量。導電層51A可以在約600℃或更高的高溫HT下形成。導電層51A可以通過將TiCl4和NH3進行反應而形成。導電層51A可以由在高溫下沉積的氮化鈦(HT-TiN)形成。在HT-TiN中，可以減少雜質(如氯(Cl))的量。為了減少雜質的量，當使用TiCl4/NH3時，可以增加NH3的淨化量。導電層51A可以由通過原子層沉積(ALD)製程形成的氮化鈦(ALD-TiN)形成。ALD-TiN可以在約600℃或更高的溫度下被沉積。導電層51A可以包括HT-ALD-TiN。
因為導電層51A被形成為通過高溫製程51H而在導電層51A中具有減少的雜質量，所以可以在隨後的退火製程期間延遲在導電層51A與閘極介電質層17之間的介面上的結塊。
參見圖12B，可以執行後處理52。通過後處理52，可以去除導電層51A的剩餘雜質。例如，包含在導電層51A中的諸如氯(Cl)的雜質可以被排放至外部52A。
後處理52可以在氫的氣氛中執行。後處理52可以包括快速熱退火(RTA)製程。根據本發明的另一個實施例，後處理52可以包括在氨氣(NH3)的氣氛中執行的快速熱退火(NH3-RTA)製程或者氦(He)電漿處理。
如上所述，通過在導電層51A上執行高溫製程51H和後處理52，能夠從導電層51A去除雜質。當從導電層51A去除雜質時，可以在隨後的退火 製程期間進一步延遲在導電層51A與閘極介電質層17之間的介面上的結塊。因此，可以在導電層51A與閘極介電質層17之間的介面上進一步延遲導電層51A的晶粒的生長。
參見圖12C，可以形成導電層圖案51’。導電層圖案51’可以通過回蝕製程將導電層51A凹陷而形成。導電層圖案51’可以位於比主動區14的上表面更低的水平處。結果，導電層圖案51’可以位於閘極溝槽16內部，閘極電極的頂表面位於比閘極溝槽的頂部更低的水平處。在執行回蝕製程之前，可以預先執行使用化學機械拋光(CMP)的平坦化製程。
參見圖12D，可以執行退火製程53。導電層圖案51’可以曝露於退火製程53。通過退火製程53，晶粒可以長大。換言之，可以通過退火製程53使導電層圖案51’結晶。退火製程53可以在約300℃至約1100℃範圍內的溫度下執行。
通過退火製程53，導電層圖案51’可以被轉換為多晶閘極電極51。閘極電極51可以包括第一晶粒51G1和第二晶粒51G2。第一晶粒51G1和第二晶粒51G2可以通過導電層圖案51’的晶粒的生長而形成。第一晶粒51G1能夠覆蓋並接觸閘極介電質層17。第一晶粒51G1能夠覆蓋鰭區14F的上表面和側壁。第一晶粒51G1之上的第二晶粒51G2可以填充閘極溝槽16。第一晶粒51G1可以位於第二晶粒51G2與閘極介電質層17之間。
第一晶粒51G1可以對應於圖10中所示的第一晶粒207G1。第二晶粒51G2可以對應於圖10中所示的第二晶粒207G2。
當對其執行高溫製程51H和後處理52的導電層圖案51’曝露於退火製程53時，可以延遲在導電層圖案51’與柵極電介質層17之間的介面上發生的結塊。結果，可以在導電層圖案51’與閘極介電質層17之間的介面上延遲導電層圖案51’的晶粒的生長。終究，接觸閘極介電質層17的第一晶粒51G可以以小的 晶粒尺寸生長。相反，不接觸閘極介電質層17的第二晶粒52G可以以大的晶粒尺寸生長。
第二晶粒51G2可以包括空隙51V。第一晶粒51G1可以大致上沒有任何空隙。在另一個實施例中，即使在第一晶粒51G1中可能存在一些空隙，它們的尺寸和數量也可以大致上小於第二晶粒51G2中的空隙51V。隨後，通過圖7G中所示的方法，可以形成覆蓋層23、第一摻雜區24和第二摻雜區25。
圖13是圖示了根據本發明的第三實施例的半導體裝置300的截面圖。除了埋藏的閘極結構300G之外，根據本發明的第三實施例的半導體裝置300可以類似於圖2A的半導體裝置100。
參見圖13，半導體裝置300可以包括埋藏的閘極結構300G。埋藏的閘極結構300G可以形成在閘極溝槽105的內部。埋藏的閘極結構300G可以包括閘極介電質層106、結晶延遲層320、閘極電極308和覆蓋層109。
閘極介電質層106可以由包括例如氧化物的任何適用的電介質材料形成。在一個實施例中，閘極介電質層106可以由氧化矽形成。
結晶延遲層320可以包括含有高濃度氮的富氮層。結晶延遲層320可以包括富氮的氮氧化矽(N-rich SiON)或富氮的氮化矽。結晶延遲層320可以包括約30至40原子百分比的氮。
結晶延遲層320可以通過氮化閘極介電質層106的上表面而形成(參見圖14A至圖14E)。根據本發明的另一個實施例，結晶延遲層320可以通過原子層沉積(ALD)製程而形成(參見圖15A至15E)。
閘極電極308可以是多晶的。閘極電極308可以包括第一晶粒308G1和第二晶粒308G2。第一晶粒308G1可以具有比第二晶粒308G2更小的晶粒尺寸。
閘極電極308可以具有單層結構。換言之，用於形成閘極電極 308的導電層可以在均勻的溫度下形成，而不用改變沉積製程的溫度。導電層可以通過低溫製程、中溫製程或高溫製程來填充閘極溝槽105。
閘極電極308可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。根據本發明的實施例，閘極電極308可以由氮化鈦(TiN)形成。第一晶粒308G1和第二晶粒207G2可以是TiN晶粒。第一晶粒308G1可以是具有小的晶粒尺寸的TiN晶粒。第二晶粒308G2可以是具有大的晶粒尺寸的TiN晶粒。
可以通過利用結晶延遲層320來控制第一晶粒308G1的小晶粒尺寸。結晶延遲層320的高氮濃度可以增加介面陷阱電荷密度(Qit)和固定電荷密度(Qf)。隨著介面陷阱電荷密度(Qit)和固定電荷密度(Qf)增加，介面能量可以升高。高介面能可以延遲與結晶延遲層320接觸的第一晶粒308G1的晶粒的生長。
由於具有小的晶粒尺寸的第一晶粒308G1由結晶延遲層320形成，因此在閘極電極308與閘極介電質層106之間的介面上可以大致上沒有空隙。以這種方式，可以抑制分層。
此外，由於具有較大的晶粒尺寸的第二晶粒308G2填充了大部分的閘極溝槽105，所以可能會降低閘極電極308的電阻。
圖14A至圖14E是圖示了用於製造根據圖13所示的本發明第三實施例的半導體裝置300的方法的第一示例的截面圖。
首先，如圖7A所示，可以形成直到閘極介電質層17的結構。閘極介電質層17可以由包括例如氧化矽的任何適用的材料形成。
隨後，參見圖14A，可以在閘極介電質層17之上形成結晶延遲層61A。結晶延遲層61A可以包括含有高濃度氮的富氮層。結晶延遲層61A可以包括富氮的氮氧化矽(N-rich SiON)。富氮的氮氧化矽可以包括約30至40原子 百分比的氮。
結晶延遲層61A可以通過執行電漿氮化61P而形成。電漿氮化61P可以通過提高含氮氣體的流量來執行。結果，可以增加結晶延遲層61A的氮濃度。通過電漿氮化61P，閘極介電質層17的表面可以被氮化。因此，結晶延遲層61A可以形成在閘極介電質層17和硬遮罩層15之上。
參見圖14B，可以在結晶延遲層61A之上形成導電層62A。在結晶延遲層61A之上的導電層62A可以完全填充閘極溝槽16。導電層62A可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。導電層62A可以由氮化鈦(TiN)形成。導電層62A可以是多晶的。導電層62A可以由柱狀晶粒的氮化鈦(TiN)形成。導電層62A可以在為低溫製程、高溫製程或中溫製程的溫度下形成。導電層62A可以是由TiCl4和NH3形成的氮化鈦(ALD-TiN)。導電層62A可以包括LT-ALD TiN、MT-ALD TiN或HT-ALD TiN。
如上所述，由於導電層62A形成在結晶延遲層61A之上，所以可以在隨後的退火製程中延遲在導電層62A與結晶延遲層61A之間的介面上的結塊。總之，可以在導電層62A與結晶延遲層61A之間的介面上延遲導電層62A的晶粒的生長。
參見圖14C，可以形成導電層圖案62’。導電層圖案62’可以通過回蝕製程將導電層62A凹陷而形成。導電層圖案62’可以位於在比主動區14的上表面更低的水平處。結果，導電層圖案62’可以位於閘極溝槽16的內部，閘極電極的頂表面位於比閘極溝槽的頂部更低的水平處。在執行回蝕製程之前，可以預先執行使用化學機械拋光(CMP)的平坦化製程。
在用於形成導電層圖案62’的回蝕製程期間，閘極介電質層17可以由結晶延遲層61A保護。因此，可以保護閘極介電質層17免於在閘極溝槽16的上部的側壁上被損傷。
根據本發明的另一個實施例，在形成導電層圖案62’之後，結晶延遲層61A可以被凹陷。在這種情況下，結晶延遲層61A的上表面和導電層圖案62’的上表面可以位於相同的水平處。
參見圖14D，可以執行退火製程63。導電層圖案62’可以曝露於退火製程63。通過退火製程63，晶粒可以長大。換言之，可以通過退火製程63使導電層圖案62’結晶。退火製程63可以在約300℃至約1100℃範圍內的溫度下執行。
通過退火製程63，可以形成多晶閘極電極62。閘極電極62可以通過導電層圖案62’的晶粒的生長而形成。閘極電極62可以包括第一晶粒62G1和第二晶粒62G2。
第一晶粒62G1可以接觸結晶延遲層61A。第一晶粒62G1可以覆蓋並接觸結晶延遲層61A。在執行退火製程63的同時，結晶延遲層61A可以延遲晶粒的生長。因此，第一晶粒62G1可以形成為具有小的晶粒尺寸。第二晶粒62G2不接觸結晶延遲層61A，因此可以生長為具有比第一晶粒62G1更大的晶粒尺寸。
可以在第二晶粒62G2之間形成多個空隙62V。可以在用於形成導電層62A的沉積製程期間產生空隙62V。在晶粒生長的同時，空隙62V也可以生長或者可以保持。
在第一晶粒62G1之間可以大致上沒有形成空隙。或者，在一個實施例中，即使在第一晶粒62G1之間存在一些空隙，其尺寸和數量也可以大致上小於第二晶粒62G2之間的空隙。
閘極電極62可以填充閘極溝槽16的一部分。
參見圖14E，覆蓋層23可以形成在閘極電極62之上。覆蓋層23可以包括電介質材料。閘極溝槽16可以在閘極電極62之上填充有覆蓋層23。覆 蓋層23可以由包括例如氮化矽的任何適用的材料形成。隨後，覆蓋層23可以以可以曝露硬遮罩層15的上表面的方式被平坦化。根據本發明的另一個實施例，覆蓋層23可以由氧化矽形成。根據本發明的另一個實施例，覆蓋層23可以具有NON(氮化物-氧化物-氮化物)結構。
在覆蓋層23被平坦化之後，可以平坦化結晶延遲層61A。結果，結晶延遲層61可以位於閘極溝槽16的內部，閘極電極的頂表面位於比閘極溝槽的頂部更低的水平處。結晶延遲層61、覆蓋層23和硬遮罩層15的上表面可以位於相同的水平處。
埋藏的閘極結構可以通過形成覆蓋層23來完成。埋藏的閘極結構可以包括閘極介電質層17、結晶延遲層61、閘極電極62和覆蓋層23。埋藏的閘極結構可以具有填充閘極溝槽16的一部分的凹陷形狀。埋藏的閘極結構可以位於比主動區14的最上表面更低的水平處。
隨後，可以形成第一摻雜區24和第二摻雜區25。第一摻雜區24和第二摻雜區25可以通過任何適用的摻雜製程(例如，離子植入製程)而形成。第一摻雜區24和第二摻雜區25可以具有相同的深度。根據本發明的另一個實施例，第一摻雜區24可以比第二摻雜區25更深。
圖15A至圖15E是圖示了用於製造根據圖13中所示的本發明的第三實施例的半導體裝置300的方法的第二示例的截面圖。
首先，參見圖7A，可以在基板11之上形成從隔離層12至閘極介電質層17的結構。閘極介電質層17可以由包括例如氧化矽的任何適用的材料形成。
隨後，如圖15A所示，可以在閘極介電質層17之上形成結晶延遲層71A。結晶延遲層71A可以包括包含高濃度氮的富氮層。結晶延遲層71A可以包括富氮的氮化矽(N-rich SiN)。富氮的氮化矽可以包括約30至40原子百分 比的氮。
結晶延遲層71A可以通過原子層沉積(ALD)製程71D而形成。ALD製程71D可以使用矽來源氣體和氮來源氣體(例如，NH3)。ALD製程71D可以通過增加氮來源氣體的流量來執行。以這種方式，可以提高結晶延遲層71A的氮濃度。結晶延遲層71A可以以比約10Å更薄的厚度形成。在結晶延遲層71A厚時，隨後要執行的導電層的間隙填充性能變差。因此，使結晶延遲層71A形成得盡可能薄是適當的。
結晶延遲層71A可以通過與形成圖14A的結晶延遲層61A的方法不同的方法而形成。14A。而結晶延遲層61A通過電漿氮化61P形成，結晶延遲層71A通過ALD製程71D形成。
參見圖15B，可以在結晶延遲層71A之上形成導電層72A。在結晶延遲層71A之上的導電層72A可以完全填充閘極溝槽16。導電層72A可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。導電層72A可以由氮化鈦(TiN)形成。導電層72A可以是多晶的。導電層72A可以由柱狀晶粒的氮化鈦(TiN)形成。導電層72A可以在為低溫製程、高溫製程或中溫製程的溫度下形成。導電層72A可以是通過將TiCl4和NH3進行反應而形成的氮化鈦(ALD-TiN)。導電層72A可以包括LT-ALD TiN、MT-ALD TiN或HT-ALD TiN。
如上所述，由於導電層72A形成在結晶延遲層71A之上，所以可以在隨後的退火製程期間延遲導電層72A與結晶延遲層71A之間的介面上的結塊。總之，可以在導電層72A與結晶延遲層71A之間的介面上延遲導電層72A的晶粒的生長。
參見圖15C，可以形成導電層圖案72’。可以通過回蝕製程將導電層72A凹陷來形成導電層圖案72’。導電層圖案72’可以位於比主動區14的上表面更低的水平處。結果，導電層圖案72’可以位於閘極溝槽16的內部，閘極電極 的頂表面位於比閘極溝槽的頂部更低的水平處。在執行回蝕製程之前，可以預先執行使用化學機械拋光(CMP)的平坦化製程。
參見圖15D，可以執行退火製程73。導電層圖案72’可以曝露於退火製程73。通過退火製程73，晶粒可以長大。換言之，可以通過退火製程73使導電層圖案72’結晶。退火製程73可以在約300℃至約1100℃範圍內的溫度下執行。
通過退火製程73，可以形成多晶閘極電極72。閘極電極72可以通過導電層圖案72’的晶粒的生長而形成。閘極電極72可以包括第一晶粒72G1和第二晶粒72G2。
第一晶粒72G1可以接觸結晶延遲層71A。第一晶粒72G1可以覆蓋結晶延遲層71A。在執行退火製程73的同時，晶粒延伸層71A可以延遲晶粒的生長。因此，第一晶粒72G1可以通過結晶延遲層71A形成為具有小的晶粒尺寸。不接觸結晶延遲層71A的第二晶粒72G2可以具有比第一晶粒72G1更大的晶粒尺寸。
多個空隙72V可以形成在第二晶粒72G2之間。可以在用於形成導電層72A的沉積製程期間產生空隙72V。在晶粒生長的同時，空隙62V也可以生長或者可以保持。
在第一晶粒72G1之間可以大致上沒有形成空隙。即使在一個實施例中，在第一晶粒72G1中存在一些空隙，它們的尺寸和數量也可以大致上小於在第二晶粒之間形成的空隙62V的尺寸和數量。
閘極電極72可以填充閘極溝槽16的一部分。
參見圖15E，覆蓋層23可以形成在閘極電極72之上。覆蓋層23可以包括電介質材料。閘極溝槽16可以在閘極電極72之上填充有覆蓋層23。覆蓋層23可以由包括例如氮化矽的任何適用的材料形成。隨後，覆蓋層23可以採 用可以曝露硬遮罩層15的上表面的方式被平坦化。根據本發明的另一個實施例，覆蓋層23可以由氧化矽形成。根據本發明的另一個實施例，覆蓋層23可以具有NON(氮化物-氧化物-氮化物)結構。
在覆蓋層23被平坦化之後，可以平坦化結晶延遲層61A。結果，結晶延遲層71A可以位於閘極溝槽16內部，閘極電極的頂表面位於比閘極溝槽的頂部更低的水平處。結晶延遲層71、覆蓋層23和硬遮罩層15的上表面可以位於相同的水平處。
埋藏的閘極結構可以通過形成覆蓋層23來完成。埋藏的閘極結構可以包括閘極介電質層17、結晶延遲層71、閘極電極72和覆蓋層23。埋藏的閘極結構可以具有填充閘極溝槽16的一部分的凹陷形狀。埋藏的閘極結構可以位於比主動區14的最上表面更低的水平處。
隨後，可以形成第一摻雜區24和第二摻雜區25。第一摻雜區24和第二摻雜區25可以通過任何適用的摻雜製程(例如，離子植入製程)形成。第一摻雜區24和第二摻雜區25可以具有相同的深度。根據本發明的另一個實施例，第一摻雜區24可以比第二摻雜區25更深。
圖16是圖示了根據本發明第三實施例的修改示例的半導體裝置的截面圖。
參見圖16，半導體裝置300M可以包括埋藏的閘極結構300G’。埋藏的閘極結構300G’可以形成在閘極溝槽105內部。埋藏的閘極結構300G’可以包括閘極介電質層106、介面層321、結晶延遲層320、閘極電極308和覆蓋層109。
閘極介電質層106可以由包括例如氧化物的任何適用的電介質材料形成。閘極介電質層106可以包括例如氧化矽。
介面層321可以是含氮層。介面層321可以通過氮化閘極介電質 層106的上表面而形成。介面層321和結晶延遲層320可以具有不同的氮濃度。結晶延遲層320可以形成為具有高的氮濃度，並且介面層321可以形成為具有比結晶延遲層320的氮濃度更低的氮濃度。介面層321可以通過電漿氮化形成。
結晶延遲層320可以包括包含高濃度氮的富氮層。結晶延遲層320可以包括富氮的氮化矽。結晶延遲層320可以包括約30至40原子百分比的氮。結晶延遲層320可以通過原子層沉積(ALD)製程形成。
閘極電極308可以與圖13的閘極電極308相同。
閘極電極308可以是多晶的。閘極電極308可以包括第一晶粒308G1和第二晶粒308G2。第一晶粒308G1可以具有比第二晶粒308G2更小的晶粒尺寸。
閘極電極308可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。根據本發明的實施例，閘極電極308可以由氮化鈦(TiN)形成。第一晶粒308G1可以是具有小的晶粒尺寸的TiN晶粒。第二晶粒308G2可以是具有大的晶粒尺寸的TiN晶粒。
可以通過利用結晶延遲層320來控制第一晶粒308G1的小的晶粒尺寸。結晶延遲層320的高的氮濃度可以增加介面陷阱電荷密度(Qit)和固定電荷密度(Qf)。隨著介面陷阱電荷密度(Qit)和固定電荷密度(Qf)增加，介面能量可以升高。高的介面能量可以延遲第一晶粒308G1的晶粒的生長。
如上所述，由於具有小的晶粒尺寸的第一晶粒308G1由結晶延遲層320形成，所以在閘極電極308與閘極介電質層106之間的介面上大致上沒有空隙。以這種方式，可以抑制分層。
此外，由於具有較大的晶粒尺寸的第二晶粒308G2填充了大部分的閘極溝槽105，所以可以降低閘極電極308的電阻。
圖17A至圖17F是圖示了用於製造根據圖16中所示的本發明的第 三實施例的修改示例的半導體裝置300M的方法的示例的截面圖。
首先，如圖7A所示，可以形成從隔離層12至閘極介電質層17的結構。閘極介電質層17可以由包括例如氧化矽的任何適用的材料形成。
隨後，參見圖17A，介面層81可以形成在閘極介電質層17之上。介面層81可以包括氮氧化矽(SiON)。
介面層81可以通過電漿氮化81P形成。閘極介電質層17的上表面可以通過電漿氮化81P而被氮化。可以在與圖15A的電漿氮化61P的條件不同的條件下執行電漿氮化81P。電漿氮化81P可以在氮濃度不高的條件下執行。例如，電漿氮化81P可以在比圖15A的電漿氮化61P更低的氮濃度下執行。因此，介面層81可以具有比圖15A的結晶延遲層61A更低的氮濃度。由於形成介面層81，因此可以改善閘極介電質層17的電特性。
參見圖17B，結晶延遲層82A可以形成在介面層81之上。結晶延遲層82A可以包括包含高濃度氮的富氮層。結晶延遲層82A可以包括富氮的氮化矽(N-rich SiN)。富氮的氮化矽可以包括約30至40原子百分比的氮。
結晶延遲層82A可以通過ALD製程82D形成。可以使用矽來源氣體和氮來源氣體(例如，NH3)來執行ALD製程82D。可以通過增加氮來源氣體的流量來執行ALD製程71D。以這種方式，可以提高結晶延遲層82A的氮濃度。結晶延遲層82A可以以比約10Å更薄的厚度形成。在結晶延遲層82A為厚的時，隨後要執行的導電層的間隙填充性能變差。因此，使結晶延遲層71A形成得盡可能薄是適當的。
參見圖17C，可以在結晶延遲層82A之上形成導電層83A。在結晶延遲層82A之上的導電層83A可以完全填充閘極溝槽16。導電層83A可以由包括金屬、金屬氮化物或其組合的任何適用的材料形成。導電層83A可以由氮化鈦(TiN)形成。導電層83A可以是多晶的。導電層83A可以由柱狀晶粒的氮化 鈦(TiN)形成。導電層83A可以在低溫製程、高溫製程或中溫製程的溫度下形成。導電層83A可以是通過將TiCl4和NH3進行反應而形成的氮化鈦(ALD-TiN)。導電層83A可以包括LT-ALD TiN、MT-ALD TiN或者HT-ALD TiN。
如上所述，由於導電層83A形成在結晶延遲層82A之上，所以可以在隨後的退火製程期間延遲在導電層83A與結晶延遲層82A之間的介面上的結塊。總之，可以在導電層83A與結晶延遲層82A之間的介面上延遲導電層83A的晶粒的生長。
參見圖17D，可以形成導電層圖案83’。可以通過回蝕製程將導電層83A凹陷來形成導電層圖案83’。導電層圖案83’可以位於比主動區14的上表面更低的水平處。結果，導電層圖案83’可以位於在閘極溝槽16內部，閘極電極的頂表面位於比閘極溝槽的頂部更低的水平處。在執行回蝕製程之前，可以預先執行使用化學機械拋光(CMP)的平坦化製程。
參見圖17E，可以執行退火製程84。導電層圖案83’可以曝露於退火製程84。通過退火製程84，晶粒可以長大。換言之，可以通過退火製程84使導電層圖案83’結晶。可以在約300℃至約1100℃範圍內的溫度下執行退火製程84。
通過退火製程84，導電層圖案83’可以被轉換為多晶閘極電極83。閘極電極83可以包括第一晶粒83G1和第二晶粒83G2。第一晶粒83G1和第二晶粒83G2可以通過導電層圖案83’的晶粒的生長來形成。第一晶粒83G1可以接觸結晶延遲層82A。第一晶粒83G1能夠覆蓋鰭區14F的上表面和側壁。第一晶粒83G1之上的第二晶粒83G2可以填充閘極溝槽16。第一晶粒83G1可以位於第二晶粒83G2與閘極介電質層17之間。
第一晶粒83G1可以對應於圖16中所示的第一晶粒308G1。第二晶粒83G2可以對應於圖16中所示的第二晶粒308G2。第一晶粒83G1和第二晶粒 83G2可以是TiN晶粒。
在執行退火製程84的同時，晶粒延伸層82A可以延遲晶粒的生長。因此，由於結晶延遲層82A，第一晶粒83G1可以長大，以具有小的晶粒尺寸。不接觸結晶延遲層82A的第二晶粒83G2可以具有比第一晶粒83G1更大的晶粒尺寸。
可以在第二晶粒83G2之間形成多個空隙83V。可以在用於形成導電層83A的沉積製程期間產生空隙83V。在晶粒生長的同時，空隙83V也可以生長或者可以保持。
在第一晶粒83G1之間可以大致上沒有形成空隙。即使有空隙，空隙的尺寸和數量也可以很小。
參見圖17F，覆蓋層23可以形成在閘極電極83之上。覆蓋層23可以包括電介質材料。閘極溝槽16可以在閘極電極83之上填充有覆蓋層23。覆蓋層23可以由包括例如氮化矽的任何適用的電介質材料形成。隨後，覆蓋層23可以採用可以曝露硬遮罩層15的上表面的方式被平坦化。根據本發明的另一個實施例，覆蓋層23可以由氧化矽形成。根據本發明的又一個實施例，覆蓋層23可以具有NON(氮化物-氧化物-氮化物)結構。
在覆蓋層23被平坦化之後，結晶延遲層82A和介面層81A可以被平坦化。結果，介面層81和結晶延遲層82可以位於閘極溝槽16內部，閘極電極的頂表面位於比閘極溝槽的頂部更低的水平處。介面層81、結晶延遲層82、覆蓋層23和硬遮罩層15的上表面可以位於相同的水平處。
可以通過形成覆蓋層23來完成埋藏的閘極結構。埋藏的閘極結構可以包括：閘極介電質層17、介面層81、結晶延遲層82、閘極電極83和覆蓋層23。埋藏的閘極結構可以具有填充閘極溝槽16的一部分的凹陷形狀。埋藏的閘極結構可以位於比主動區14的最上表面更低的水平處。
隨後，可以形成第一摻雜區24和第二摻雜區25。第一摻雜區24和第二摻雜區25可以通過任何適用的摻雜製程(例如，離子植入製程)形成。第一摻雜區24和第二摻雜區25可以具有相同的深度。根據本發明的另一個實施例，第一摻雜區24可以比第二摻雜區25更深。
圖18是根據本發明實施例的應用示例的半導體裝置的截面圖。圖18圖示了應用了圖2A的半導體裝置100的記憶體單元400。
參見圖18，圖示了記憶體單元400。單元400可以包括單元電晶體410、位元線420和記憶體元件430。單元電晶體410可以根據圖2A的半導體裝置100來配置。單元電晶體410可以包括：埋藏字元線結構BWL、通道區110、第一摻雜區111和第二摻雜區112。第一摻雜區111可以通過第一接觸插塞421電連接至位元線420。第二摻雜區112可以通過第二接觸插塞431電連接至記憶體元件430。埋藏字元線結構BWL可以與圖2A的埋藏的閘極結構100G相同。埋藏字元線結構BWL可以形成在閘極溝槽105內部。埋藏字元線結構BWL可以包括：閘極介電質層106、字元線WL和覆蓋層109。字元線WL可以包括第一晶粒層107和第二晶粒層108。第一晶粒層107可以包括小的晶粒尺寸的第一晶粒(參見圖3A的附圖標記“107G”)。第二晶粒層108可以包括大的晶粒尺寸的第二晶粒(參見圖3A的附圖標記“108G”)。
單元電晶體410的埋藏字元線結構BWL可以由根據實施例及其修改示例的埋藏的閘極結構100G、200G、300G或300G’來代替。
記憶體元件430可以包括電容器。記憶體元件430可以包括接觸第二接觸插塞431的儲存節點(未示出)。儲存節點可以是圓柱形或柱形。電容器電介質層可以形成在儲存節點的表面上。電容器電介質層可以包括：從包括氧化鋯、氧化鋁和氧化鉿的組中選擇的至少一個。例如，電容器電介質層可以具有層疊了第一氧化鋯、氧化鋁和第二氧化鋯的ZAZ(ZrO2/Al2O3/ZrO2) 結構。板節點可以形成在電容器電介質層之上。儲存節點和板節點可以包括含金屬材料。
根據本發明的另一個實施例，記憶體元件430可以包括可變電阻材料。可變電阻材料可以包括相變材料。相變材料可以包括：從包括硫族元素的碲(Te)和硒(Se)的組中選擇的至少一個。根據本發明的另一個實施例，可變電阻材料可以包括過渡金屬氧化物。根據本發明的又一個實施例，可變電阻材料可以包括磁隧道結(MTJ)。
如上所述，記憶體單元400可以包括埋藏字元線結構BWL，埋藏字元線結構BWL包括第一晶粒層107和第二晶粒層108。當記憶體單元400被應用於動態隨機存取記憶體(DRAM)裝置時，DRAM裝置的刷新特性可以得到改善。此外，可以防止關閉洩漏，從而提高了保留時間。
根據本發明實施例的半導體裝置可以應用於電子裝置。電子裝置可以包括多個半導體裝置。例如，電子裝置可以包括選自根據本發明的實施例的半導體裝置100、200、300和300’以及記憶體單元400中的至少一個。
包括在電子裝置中的半導體裝置中的至少一個半導體裝置可以包括形成在閘極溝槽內部的埋藏的閘極結構。埋藏的閘極結構可以包括第一晶粒和第二晶粒。第一晶粒可以接觸閘極介電質層，而第二晶粒可以不接觸閘極介電質層。第一晶粒的晶粒尺寸可以小於第二晶粒的晶粒尺寸。由於第一晶粒形成為小的晶粒尺寸，因此可以提高閘極介電質層與閘極電極之間的介面特性。因此，可以在小型化的電子裝置中實現快速操作速率。
根據本發明的實施例，可以通過形成覆蓋並接觸閘極介電質層的小的晶粒尺寸的晶粒來防止空隙形成和分層。結果，可以改善閘極介電質層與閘極電極之間的介面的特性。
此外，根據本發明的實施例，可以通過形成填充大部分的閘極 溝槽的大的晶粒尺寸的晶粒來提高閘極電極的電阻。
此外，根據本發明的實施例，可以通過隨後的製程去除雜質來提高閘極電極的電阻。
儘管已經參照具體的實施例描述了本發明，但是對於本領域的技術人員來說顯而易見的是，可以在不脫離如所請求項中限定的本發明的精神和範圍的情況下進行各種改變和修改。

Claims (38)

  1. 一種半導體裝置，其包括：閘極溝槽，其形成在半導體基板中；閘極介電質層，其形成在閘極溝槽中，以覆蓋閘極溝槽的內表面；閘極電極，其設置在閘極介電質層之上，以填充閘極溝槽的下部；以及覆蓋層，其形成在閘極溝槽內部的閘極電極上，以填充閘極溝槽的上部，其中，閘極電極包括：第二晶粒，其形成在閘極溝槽中；以及第一晶粒，其設置在第二晶粒與閘極介電質層之間，並且具有比第二晶粒小的晶粒尺寸。
  2. 根據請求項1所述的半導體裝置，其中，第一晶粒和第二晶粒是相同材料的晶粒。
  3. 根據請求項1所述的半導體裝置，其中，第一晶粒和第二晶粒包括金屬晶粒或金屬氮化物晶粒。
  4. 根據請求項1所述的半導體裝置，其中，第一晶粒和第二晶粒分別包括氮化鈦TiN晶粒。
  5. 根據請求項1所述的半導體裝置，還包括：鰭區，其形成在閘極溝槽的底表面上，並且包括由閘極介電質層覆蓋的上表面和側壁，其中，第一晶粒覆蓋鰭區的上表面和側壁。
  6. 根據請求項1所述的半導體裝置，其中，第一晶粒覆蓋閘極介電質層，並且第二晶粒不接觸閘極介電質層。
  7. 根據請求項1所述的半導體裝置，還包括：第一摻雜區和第二摻雜區，第一摻雜區和第二摻雜區形成在半導體基板內部，以通過閘極溝槽彼此隔離；位元線，其耦接至第一摻雜區；以及記憶體元件，其耦接至第二摻雜區。
  8. 根據請求項1所述的半導體裝置，還包括：結晶延遲層，其設置在閘極介電質層與閘極電極之間。
  9. 根據請求項8所述的半導體裝置，其中，結晶延遲層包括具有高固定電荷密度和高介面陷阱電荷密度的材料。
  10. 根據請求項8所述的半導體裝置，其中，結晶延遲層包括富氮的氮氧化矽或富氮的氮化矽。
  11. 根據請求項8所述的半導體裝置，還包括：介面層，其設置在結晶延遲層與閘極介電質層之間。
  12. 根據請求項11所述的半導體裝置，其中，介面層包括通過對閘極介電質層的表面進行電漿氮化而形成的氮化物。
  13. 根據請求項11所述的半導體裝置，其中，介面層和結晶延遲層包括含氮材料，並且結晶延遲層包括比介面層高的氮濃度。
  14. 根據請求項11所述的半導體裝置，其中，介面層包括氮氧化矽，而結晶延遲層包括富氮的氮化矽。
  15. 根據請求項1所述的半導體裝置，其中，第一晶粒和第二晶粒由金屬氮化物或金屬形成。
  16. 一種用於製造半導體裝置的方法，其包括：在半導體基板中形成閘極溝槽；在閘極溝槽的底表面和側壁之上形成閘極介電質層；形成包括第二晶粒和第一晶粒的閘極電極，其中第二晶粒設置在閘極介電質層之上，以填充閘極溝槽，而第一晶粒設置在第二晶粒與閘極介電質層之間，並且具有比第二晶粒小的晶粒尺寸；以及形成覆蓋層在閘極溝槽內部的閘極電極上。
  17. 根據請求項16所述的方法，其中，第一晶粒形成為接觸閘極介電質層，並且第二晶粒形成為不接觸閘極介電質層。
  18. 根據請求項16所述的方法，其中，形成閘極電極包括：在閘極介電質層之上形成第一導電層；將第一導電層非晶化；在非晶第一導電層之上形成第二導電層；將非晶第一導電層和第二導電層凹陷，以形成設置在閘極溝槽內部的非晶第一導電層圖案和第二導電層圖案；以及將非晶第一導電層圖案和第二導電層圖案曝露於退火製程，以形成第一晶粒和第二晶粒。
  19. 根據請求項18所述的方法，其中，將第一導電層非晶化包括：執行反應離子刻蝕製程。
  20. 根據請求項18所述的方法，其中，將第一導電層非晶化包括：執行植入製程。
  21. 根據請求項20所述的方法，其中，通過使用氮N、碳C、氟F或氨NH3作為摻雜劑來執行植入製程。
  22. 根據請求項16所述的方法，其中，形成閘極電極包括：在低溫下在閘極介電質層之上形成第一導電層；在高溫下在第一導電層之上形成第二導電層；將第一導電層和第二導電層凹陷，以形成設置在閘極溝槽內部的第一導電層圖案和第二導電層圖案；以及將第一導電層圖案和第二導電層圖案曝露於退火製程，以形成第一晶粒和第二晶粒。
  23. 根據請求項22所述的方法，其中，第一導電層在比約600℃低的溫度下被沉積，而第二導電層在比約600℃高的溫度下被沉積。
  24. 根據請求項16所述的方法，其中，形成閘極電極包括：在低溫下在閘極介電質層之上形成導電層，以填充閘極溝槽；執行後處理，以從導電層去除雜質；將導電層凹陷，以形成設置在閘極溝槽內部的導電層圖案；以及將導電層圖案曝露於退火製程，以形成第一晶粒和第二晶粒。
  25. 根據請求項24所述的方法，其中，導電層在比約500℃低的溫度下被沉積。
  26. 根據請求項24所述的方法，其中，後處理包括在氫的氣氛中執行的氫快速熱退火(H-RTA)製程、在氨(NH3)的氣氛中執行的快速熱退火(NH3-RTA)製程或者氦(He)電漿處理。
  27. 根據請求項16所述的方法，其中，形成閘極電極包括：在高溫下在閘極介電質層之上形成導電層，以填充閘極溝槽；執行後處理，以從導電層去除雜質；將後處理的導電層凹陷，以形成設置在閘極溝槽內部的導電層圖案；以及將導電層圖案曝露於退火製程，以形成第一晶粒和第二晶粒。
  28. 根據請求項27所述的方法，其中，導電層在比約600℃高的溫度下被沉積。
  29. 根據請求項27所述的方法，其中，後處理包括在氫的氣氛中執行的氫快速熱退火(H-RTA)製程、在氨(NH3)的氣氛中執行的快速熱退火(NH3-RTA)製程或者氦(He)電漿處理。
  30. 根據請求項27所述的方法，其中，退火製程在範圍從約300℃至約1100℃的溫度下執行。
  31. 根據請求項16所述的方法，其中，閘極電極包括金屬或金屬氮化物，並且第一晶粒和第二晶粒分別包括金屬晶粒或金屬氮化物晶粒。
  32. 根據請求項16所述的方法，還包括：在形成閘極溝槽之後，在閘極溝槽的底表面上形成具有上表面和側壁的鰭區，其中，第一晶粒覆蓋鰭區的上表面和側壁。
  33. 根據請求項16所述的方法，還包括：在形成閘極電極之後，在半導體基板中形成第一摻雜區和第二摻雜區，以通過閘極溝槽彼此隔離；在半導體基板的上部中形成耦接至第一摻雜區的位元線；以及在半導體基板的上部中形成耦接至第二摻雜區的記憶體元件。
  34. 根據請求項16的方法，還包括：在形成閘極介電質層之後，在閘極介電質層之上形成結晶延遲層。
  35. 根據請求項34所述的方法，其中，形成結晶延遲層包括：在閘極介電質層之上形成富氮層。
  36. 根據請求項34所述的方法，其中，形成結晶延遲層包括：在高濃度氮的氣氛中，將閘極介電質層的上表面電漿氮化。
  37. 根據請求項34所述的方法，其中，形成結晶延遲層包括：經由原子層沉積(ALD)製程，在閘極介電質層上沉積高濃度含氮層。
  38. 根據請求項34所述的方法，還包括：在形成結晶延遲層之前，通過將閘極介電質層的上表面電漿氮化來形成介面層，其中，結晶延遲層具有比介面層高的氮濃度。
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