KR102661684B1 - 도전 구조물을 갖는 반도체 구조물 및 그를 제조하기 위한 방법 - Google Patents

도전 구조물을 갖는 반도체 구조물 및 그를 제조하기 위한 방법 Download PDF

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KR102661684B1
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후-카이 양
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Abstract

반도체 구조물들 및 이를 제조하기 위한 방법들이 제공된다. 반도체 구조물을 제조하기 위한 방법은 기판 위에 게이트 구조물을 형성하는 단계 및 게이트 구조물을 덮도록 마스크층을 형성하는 단계를 포함한다. 이 방법은 기판 위에 게이트 구조물에 인접하게 소스/드레인 구조물을 형성하는 단계 및 소스/드레인 구조물 위에 콘택트를 형성하는 단계를 또한 포함한다. 이 방법은 콘택트 및 마스크층 위에 유전체층을 형성하는 단계 및 게이트 구조물 위에 유전체층 및 마스크층을 통해 제1 트렌치를 형성하는 단계를 또한 포함한다. 이 방법은 제1 트렌치에 제1 도전 구조물을 형성하는 단계 및 제1 도전 구조물의 상부 부분을 제거하는 단계를 또한 포함한다. 이 방법은 유전체층을 통해 제2 도전 구조물을 형성하는 단계 및 콘택트 및 제1 도전 구조물을 덮는 단계를 또한 포함한다.

Description

도전 구조물을 갖는 반도체 구조물 및 그를 제조하기 위한 방법{SEMICONDUCTOR STRUCTURE WITH CONDUCTIVE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
[우선권 주장 및 상호 참조]
본 출원은 2021년 3월 9일에 출원된 미국 가출원 제63/158,489호의 이익을 주장하며, 이 미국 가출원 전체는 본 명세서에 참고로 포함된다.
전자 산업은 보다 많은 수의 점점 더 복잡하고 정교한 기능들을 수행할 수 있는 보다 작고 보다 빠른 전자 디바이스들에 대한 계속 증가하는 수요를 경험하고 있다. 그에 따라, 반도체 산업에서는 저비용, 고성능, 및 저전력 집적 회로(IC)를 제조하는 추세가 계속되고 있다. 지금까지, 이러한 목표들은 대부분 반도체 IC 치수(예를 들면, 최소 피처 크기)를 축소시킴으로써 생산 효율성을 개선시키고 관련 비용을 낮추는 것에 의해 달성되었다. 그렇지만, 그러한 소형화는 반도체 제조 프로세스에 보다 많은 복잡도를 도입하였다. 따라서, 반도체 IC 및 디바이스의 지속적인 발전을 실현하는 것은 반도체 제조 프로세스 및 기술의 유사한 발전을 필요로 한다.
최근에는, 게이트 채널 커플링(gate-channel coupling)을 증가시키는 것에 의해 게이트 제어를 개선시키고, 오프 상태 전류를 감소시키며, 단채널 효과(SCE)를 감소시키기 위해 다중 게이트 디바이스가 도입되었다. 그렇지만, 다중 게이트 디바이스의 제조의 통합은 어려울 수 있다.
본 개시의 양태들은 첨부 도면들과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처들이 일정한 축척으로 그려져 있지 않음에 유의해야 한다. 실제로, 논의의 명확성을 위해 다양한 피처들의 치수가 임의로 증가되거나 감소될 수 있다.
도 1a 내지 도 1e는 일부 실시예들에 따른 반도체 구조물을 제조하는 중간 스테이지들의 사시도들을 예시한다.
도 2aa 내지 도 2pa는 일부 실시예들에 따른 도 1e에서의 라인 A-A'을 따라 도시된 반도체 구조물을 제조하는 다양한 스테이지들의 단면 표현들을 예시한다.
도 2ab 내지 도 2pb는 일부 실시예들에 따른 도 1e에서의 라인 B-B'을 따라 도시된 반도체 구조물을 제조하는 다양한 스테이지들의 단면 표현들을 예시한다.
도 3은 일부 실시예들에 따른 반도체 구조물을 제조하는 다른 중간 스테이지의 단면도를 예시한다.
도 4는 일부 실시예들에 따른 반도체 구조물을 제조하는 다른 중간 스테이지의 단면도를 예시한다.
도 5는 일부 실시예들에 따른 반도체 구조물의 단면도를 예시한다.
도 6aa, 도 6ab, 도 6ba 및 도 6bb는 일부 실시예들에 따른 반도체 구조물을 제조하는 단면도들을 예시한다.
도 7은 일부 실시예들에 따른 반도체 구조물의 단면도를 예시한다.
도 8은 일부 실시예들에 따른 반도체 구조물의 단면도를 예시한다.
도 9는 일부 실시예들에 따른 반도체 구조물의 단면도를 예시한다.
도 10은 일부 실시예들에 따른 반도체 구조물(100e)의 단면도를 예시한다.
도 11a 및 도 11b는 일부 실시예들에 따른 반도체 구조물을 제조하는 단면도들을 예시한다.
도 12a 및 도 12b는 일부 실시예들에 따른 반도체 구조물을 제조하는 단면도들을 예시한다.
이하의 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 기술된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 미치지 않는다.
실시예들의 일부 변형들이 기술된다. 다양한 도면들 및 예시적인 실시예들에 걸쳐, 유사한 요소들을 표기하기 위해 유사한 참조 번호들이 사용된다. 방법 이전, 동안, 및 이후에 추가적인 동작들이 제공될 수 있고, 방법의 다른 실시예들의 경우 기술된 동작들 중 일부가 대체되거나 제거될 수 있다는 점이 이해되어야 한다.
아래에서 기술되는 게이트 올 어라운드(gate all around, GAA) 트랜지스터 구조물들은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 이 구조물들은, 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 프로세스들을 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스들은 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 획득 가능한 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 스페이서들이 패터닝된 희생층과 나란히 형성된다. 희생층이 이어서 제거되고, 남아 있는 스페이서들은 이어서 GAA 구조물을 패터닝하는 데 사용될 수 있다.
아래에서 기술되는 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은, 이중 패터닝 또는 다중 패터닝 프로세스들을 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스들은 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 획득 가능한 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 스페이서들이 패터닝된 희생층과 나란히 형성된다. 희생층이 이어서 제거되고, 남아 있는 스페이서들은 이어서 핀을 패터닝하는 데 사용될 수 있다.
반도체 구조물들 및 이를 형성하는 방법들의 실시예들이 제공된다. 반도체 구조물들은 기판 위에 형성되는 게이트 구조물 및 게이트 구조물에 인접하게 형성되는 소스/드레인 구조물을 포함할 수 있다. 소스/드레인 구조물 위에 콘택트가 형성될 수 있고, 콘택트와 게이트 구조물을 연결시키기 위해 도전 구조물이 형성될 수 있다. 콘택트와 게이트 구조물이 상이한 높이를 가질 수 있기 때문에, 도전 구조물의 형성은 먼저 게이트 구조물 위에 제1 부분을 형성하는 것 및 이어서 제1 부분과 콘택트 위에 제2 부분을 형성하는 것을 포함할 수 있다. 게이트 구조물 위에 형성되는 도전 구조물의 제1 부분은 콘택트와 상대적으로 작은 높이 차이를 가질 수 있으며, 따라서 큰 높이 차이로 인한 게이트 구조물과 콘택트 사이의 단절이 방지될 수 있다.
도 1a 내지 도 1e는 일부 실시예들에 따른 반도체 구조물(100)을 제조하는 중간 스테이지들의 사시도들을 예시한다. 도 1a에 도시된 바와 같이, 일부 실시예들에 따르면 기판(102) 위에 제1 반도체 물질층들(106)과 제2 반도체 물질층들(108)이 형성된다.
기판(102)은 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수 있다. 대안적으로 또는 추가적으로, 기판(102)은 원소 반도체 물질들, 화합물 반도체 물질들 및/또는 합금 반도체 물질들을 포함할 수 있다. 원소 반도체 물질들은 결정 실리콘, 다결정 실리콘, 비정질 실리콘, 게르마늄 및/또는 다이아몬드를 포함할 수 있지만 이에 제한되지 않는다. 화합물 반도체 물질들은 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함할 수 있지만 이에 제한되지 않는다. 합금 반도체 물질들은 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함할 수 있지만 이에 제한되지 않는다.
일부 실시예들에서, 제1 반도체 물질층들(106)과 제2 반도체 물질층들(108)이 기판(102) 위에 교대로 적층된다. 일부 실시예들에서, 제1 반도체 물질층들(106)과 제2 반도체 물질층들(108)은 상이한 반도체 물질로 제조된다. 일부 실시예들에서, 제1 반도체 물질층들(106)은 SiGe로 제조되고, 제2 반도체 물질층들(108)은 실리콘으로 제조된다. 3개의 제1 반도체 물질층(106) 및 3개의 제2 반도체 물질층(108)이 형성되지만, 반도체 구조물이 더 많거나 더 적은 제1 반도체 물질층들(106) 및 제2 반도체 물질층들(108)을 포함할 수 있다는 점에 유의해야 한다. 예를 들어, 반도체 구조물은 2개 내지 5개의 제1 반도체 물질층(106) 및 제2 반도체 물질층을 포함할 수 있다.
제1 반도체 물질층들(106)과 제2 반도체 물질층들(108)은 저압 화학적 기상 퇴적(LPCVD), 에피택셜 성장 프로세스, 다른 적합한 방법 또는 이들의 조합을 사용하여 형성될 수 있다. 일부 실시예들에서, 에피택셜 성장 프로세스는 분자 빔 에피택시(MBE), 금속 유기 화학적 기상 퇴적(MOCVD) 또는 기상 에피택시(VPE)를 포함한다.
제1 반도체 물질층들(106)과 제2 반도체 물질층들(108)이 기판(102) 위에 반도체 물질 스택으로서 형성된 후에, 일부 실시예들에 따르면 도 1b에 도시된 바와 같이, 반도체 물질 스택이 핀 구조물(104)을 형성하도록 패터닝된다. 일부 실시예들에서, 핀 구조물(104)은 베이스 핀 구조물(base fin structure)(104B) 및 제1 반도체 물질층들(106)과 제2 반도체 물질층들(108)의 반도체 물질 스택을 포함한다.
일부 실시예들에서, 패터닝 프로세스는 반도체 물질 스택 위에 마스크 구조물(110)을 형성하는 단계, 및 마스크 구조물(110)을 통해 반도체 물질 스택 및 아래에 놓인 기판(102)을 에칭하는 것을 포함한다. 일부 실시예들에서, 마스크 구조물(110)은 패드 산화물층(112) 및 패드 산화물층(223) 위에 형성되는 질화물층(114)을 포함하는 다층 구조물이다. 패드 산화물층(112)은 열 산화 또는 CVD에 의해 형성되는 실리콘 산화물로 제조될 수 있고, 질화물층(114)은 LPCVD 또는 PECVD(plasma-enhanced CVD)와 같은 CVD에 의해 형성되는 실리콘 질화물로 제조될 수 있다.
핀 구조물(104)이 형성된 후에, 일부 실시예들에 따르면 도 1c에 도시된 바와 같이, 핀 구조물(104) 주위에 격리 구조물(116)이 형성되고, 마스크 구조물(110)이 제거된다. 일부 실시예들에 따르면 격리 구조물(116)은 반도체 구조물(100)의 활성 영역들(예를 들면, 핀 구조물(104))을 전기적으로 격리시키도록 구성되며, 얕은 트렌치 격리(STI) 피처라고도 지칭된다.
격리 구조물(116)은 핀 구조물(104)이 격리 구조물(116)로부터 돌출되도록 기판(102) 위에 절연층을 퇴적시키고 절연층을 리세싱하는 것에 의해 형성될 수 있다. 일부 실시예들에서, 격리 구조물(116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), 다른 적합한 절연 물질, 또는 이들의 조합으로 제조된다. 일부 실시예들에서, 격리 구조물(116)이 형성되기 전에 유전체 라이너(도시되지 않음)가 형성되고, 유전체 라이너는 실리콘 질화물로 제조되며 유전체 라이너 위에 형성되는 격리 구조물은 실리콘 산화물로 제조된다.
격리 구조물(116)이 형성된 후에, 일부 실시예들에 따르면 도 1d에 도시된 바와 같이, 더미 게이트 구조물들(118)이 핀 구조물(104)을 가로질러 형성되고 격리 구조물(116) 위로 연장된다. 더미 게이트 구조물들(118)은 결과적인 반도체 구조물(100)의 소스/드레인 영역들 및 채널 영역들을 규정하는 데 사용될 수 있다.
일부 실시예들에서, 더미 게이트 구조물들(118)은 더미 게이트 유전체층들(120) 및 더미 게이트 전극층들(122)을 포함한다. 일부 실시예들에서, 더미 게이트 유전체층들(120)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), HfO2, HfZrO, HfSiO, HfTiO, HfAlO, 또는 이들의 조합과 같은, 하나 이상의 유전체 물질로 제조된다. 일부 실시예들에서, 더미 게이트 유전체층들(120)은 열 산화, CVD, ALD, 물리적 기상 퇴적(PVD), 다른 적합한 방법, 또는 이들의 조합을 사용하여 형성된다.
일부 실시예들에서, 도전 물질은 다결정 실리콘(poly-Si), 다결정 실리콘 게르마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 또는 이들의 조합을 포함한다. 일부 실시예들에서, 더미 게이트 전극층들(122)은 CVD, PVD 또는 이들의 조합을 사용하여 형성된다.
일부 실시예들에서, 하드 마스크층들(124)은 더미 게이트 구조물들(118) 위에 형성된다. 일부 실시예들에서, 하드 마스크층들(124)은, 산화물층 및 질화물층과 같은, 다수의 층들을 포함한다. 일부 실시예들에서, 산화물층은 실리콘 산화물이고, 질화물층은 실리콘 질화물이다.
더미 게이트 구조물들(118)의 형성은 유전체 물질을 더미 게이트 유전체층들(120)로서 컨포멀하게 형성하는 것을 포함할 수 있다. 그 후에, 더미 게이트 전극층들(122)로서 유전체 물질 위에 도전 물질이 형성되고, 도전 물질 위에 하드 마스크층(124)이 형성될 수 있다. 다음으로, 더미 게이트 구조물들(118)을 형성하기 위해 유전체 물질 및 도전 물질이 하드 마스크층(124)을 통해 패터닝될 수 있다.
더미 게이트 구조물들(118)이 형성된 후에, 일부 실시예들에 따르면 도 1e에 도시된 바와 같이, 더미 게이트 구조물(118)을 따라 그의 양측 측벽들을 덮도록 게이트 스페이서들(126)이 형성되고, 핀 구조물(104)의 소스/드레인 영역들을 따라 그의 양측 측벽들을 덮도록 핀 스페이서들(128)이 형성된다.
게이트 스페이서들(126)은 소스/드레인 구조물들을 더미 게이트 구조물(118)로부터 분리시키고 더미 게이트 구조물(118)을 지지하도록 구성될 수 있으며, 핀 스페이서들(128)은 후속적으로 형성되는 소스/드레인 구조물의 측방 성장을 제약하고 핀 구조물(104)을 지지하도록 구성될 수 있다.
일부 실시예들에서, 게이트 스페이서들(126) 및 핀 스페이서들(128)은, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산화질화물(SiON), 실리콘 탄화질화물(SiCN), 실리콘 산화물 탄화질화물(SiOCN) 및/또는 이들의 조합과 같은, 유전체 물질로 제조된다. 게이트 스페이서들(126) 및 핀 스페이서들(128)의 형성은 더미 게이트 구조물(118), 핀 구조물(104) 및 기판(102) 위의 격리 구조물(116)을 덮도록 유전체 물질을 컨포멀하게 퇴적시키는 것, 및 더미 게이트 구조물(118), 핀 구조물(104) 및 격리 구조물(116)의 부분들의 상단 표면들을 덮는 유전체층을 제거하기 위해, 건식 플라스마 에칭과 같은, 이방성 에칭 프로세스를 수행하는 것을 포함할 수 있다.
도 2aa 내지 도 2pa는 일부 실시예들에 따른 도 1e에서의 라인 A-A'을 따라 도시된 반도체 구조물(100)을 제조하는 다양한 스테이지들의 단면 표현들을 예시한다. 도 2ab 내지 도 2pb는 일부 실시예들에 따른 도 1e에서의 라인 B-B'을 따라 도시된 반도체 구조물(100)을 제조하는 다양한 스테이지들의 단면 표현들을 예시한다. 보다 구체적으로는, 도 2aa는 일부 실시예들에 따른 도 1e에서의 라인 A-A'을 따라 도시된 단면 표현을 예시하고 도 2ab는 일부 실시예들에 따른 도 1e에서의 라인 B-B'을 따라 도시된 단면 표현을 예시한다.
게이트 스페이서들(126) 및 핀 스페이서들(128)이 형성된 후에, 일부 실시예들에 따르면 도 2ba 및 도 2bb에 도시된 바와 같이, 소스/드레인 리세스들(130)을 형성하기 위해 핀 구조물(104)의 소스/드레인 영역들이 리세싱된다. 보다 구체적으로는, 일부 실시예들에 따르면 더미 게이트 구조물들(118) 및 게이트 스페이서들(126)에 의해 덮이지 않은 제1 반도체 물질층들(106) 및 제2 반도체 물질층들(108)이 제거된다. 추가적으로, 일부 실시예들에 따르면 도 2ba에 도시된 바와 같이, 만곡된 상단 표면들을 형성하기 위해 베이스 핀 구조물(104B)의 일부 부분들이 또한 리세싱된다.
일부 실시예들에서, 핀 구조물(104)은 에칭 프로세스를 수행하는 것에 의해 리세싱된다. 에칭 프로세스는, 건식 플라스마 에칭과 같은, 이방성 에칭 프로세스일 수 있으며, 더미 게이트 구조물들(118) 및 게이트 스페이서들(126)은 에칭 프로세스 동안 에칭 마스크들로서 사용된다. 일부 실시예들에서, 핀 스페이서들(128)이 또한 낮아진 핀 스페이서들(128')을 형성하도록 리세싱된다.
소스/드레인 리세스들(130)이 형성된 후에, 일부 실시예들에 따르면 도 2ca 및 도 2cb에 도시된 바와 같이, 소스/드레인 리세스들(130)에 의해 노출된 제1 반도체 물질층들(106)은 노치들(132)을 형성하도록 측방으로 리세싱된다.
일부 실시예들에서, 소스/드레인 리세스들(130)로부터 핀 구조물(104)의 제1 반도체 물질층들(106)을 측방으로 리세싱하기 위해 반도체 구조물(100)에 대해 에칭 프로세스가 수행된다. 일부 실시예들에서, 에칭 프로세스 동안, 제1 반도체 물질층들(106)은 제2 반도체 물질층들(108)보다 더 큰 에칭 속도(또는 에칭 양)를 가지며, 이에 의해 인접한 제2 반도체 물질층들(108) 사이에 노치들(132)을 형성한다. 일부 실시예들에서, 에칭 프로세스는 건식 화학적 에칭, 원격 플라스마 에칭, 습식 화학적 에칭, 다른 적합한 기술 및/또는 이들의 조합과 같은 등방성 에칭이다.
다음으로, 일부 실시예들에 따르면 도 2da 및 도 2db에 도시된 바와 같이, 제2 반도체 물질층들(108) 사이의 노치들(132)에 내부 스페이서들(134)이 형성된다. 일부 실시예들에 따르면 내부 스페이서들(134)은 후속 제조 프로세스들에서 형성되는 소스/드레인 구조물들과 게이트 구조물들을 분리시키도록 구성된다. 일부 실시예들에서, 내부 스페이서들(134)은, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산화질화물(SiON), 실리콘 탄화질화물(SiCN), 실리콘 산화물 탄화질화물(SiOCN) 및/또는 이들의 조합과 같은, 유전체 물질로 제조된다.
내부 스페이서들(134)이 형성된 후에, 일부 실시예들에 따르면 도 2ea 및 도 2eb에 도시된 바와 같이, 소스/드레인 구조물들(136)이 소스/드레인 리세스들(130)에 형성된다. 일부 실시예들에서, 소스/드레인 구조물들(136)은, MBE, MOCVD, VPE, 다른 적용 가능한 에피택셜 성장 프로세스, 또는 이들의 조합과 같은, 에피택셜 성장 프로세스를 사용하여 형성된다. 일부 실시예들에서, 소스/드레인 구조물들(136)은, Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, SiC, SiCP 또는 이들의 조합과 같은, 임의의 적용 가능한 물질로 제조된다.
일부 실시예들에서, 소스/드레인 구조물들(136)은 에피택셜 성장 프로세스 동안 인시츄(in-situ) 도핑된다. 예를 들어, 소스/드레인 구조물들(136)은 붕소(B)로 도핑된 에피택셜적으로 성장된 SiGe일 수 있다. 예를 들어, 소스/드레인 구조물들(136)은 실리콘:탄소(Si:C) 소스/드레인 피처들을 형성하기 위해 탄소로 도핑된 에피택셜적으로 성장된 Si일 수 있거나, 실리콘:인(Si:P) 소스/드레인 피처들을 형성하기 위해 인으로 도핑된 에피택셜적으로 성장된 Si일 수 있거나, 또는 실리콘 탄소 인(SiCP) 소스/드레인 피처들을 형성하기 위해 탄소와 인 둘 모두로 도핑된 에피택셜적으로 성장된 Si일 수 있다. 일부 실시예들에서, 소스/드레인 구조물들(136)은 에피택셜 성장 프로세스 이후에 하나 이상의 주입 프로세스에서 도핑된다.
소스/드레인 구조물들(136)이 형성된 후에, 일부 실시예들에 따르면 도 2fa 및 도 2fb에 도시된 바와 같이, 콘택트 에칭 정지층(CESL)(138)이 소스/드레인 구조물들(136)을 덮도록 컨포멀하게 형성되고, 콘택트 에칭 정지층(138) 위에 층간 유전체(ILD)층(140)이 형성된다.
일부 실시예들에서, 콘택트 에칭 정지층(138)은, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 다른 적합한 유전체 물질 또는 이들의 조합과 같은, 유전체 물질로 제조된다. 콘택트 에칭 정지층(138)을 위한 유전체 물질은 CVD, ALD, 다른 적용 가능한 방법들, 또는 이들의 조합을 수행하는 것에 의해 반도체 구조물 위에 컨포멀하게 퇴적될 수 있다.
층간 유전체층(140)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG) 및/또는 다른 적용 가능한 로우 k(low-k) 유전체 물질들과 같은, 다수의 유전체 물질들로 제조되는 다중층들을 포함할 수 있다. 층간 유전체층(140)은 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD) 또는 다른 적용 가능한 프로세스들에 의해 형성될 수 있다.
콘택트 에칭 정지층(138) 및 층간 유전체층(140)이 퇴적된 후에, 일부 실시예들에 따르면 도 2fa에 도시된 바와 같이, 더미 게이트 구조물들(118)의 게이트 전극층들(120)이 노출될 때까지 CMP 또는 에치백 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
다음으로, 일부 실시예들에 따르면 도 2ga 및 도 2gb에 도시된 바와 같이, 더미 게이트 구조물들(118)이 게이트 구조물(142)로 대체된다. 보다 구체적으로는, 일부 실시예들에 따르면 제2 반도체 물질층들(108)을 갖는 나노구조물들(108')을 형성하기 위해 더미 게이트 구조물들(118) 및 제1 반도체 물질층들(106)이 제거된다. 제거 프로세스는 하나 이상의 에칭 프로세스를 포함할 수 있다. 예를 들어, 더미 게이트 전극층들(122)이 폴리실리콘일 때, 더미 게이트 전극층들(122)을 선택적으로 제거하기 위해 테트라메틸암모늄 하이드록사이드(TMAH) 용액과 같은 습식 에천트가 사용될 수 있다. 그 후에, 더미 게이트 유전체층들(120)이 플라스마 건식 에칭, 건식 화학적 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. APM(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물) 에칭 프로세스와 같은, 선택적 습식 에칭 프로세스를 수행하는 것에 의해 제1 반도체 물질층들(106)이 제거될 수 있다. 예를 들어, 습식 에칭 프로세스는 수산화 암모늄(NH4OH), TMAH, 에틸렌디아민 피로카테콜(EDP) 및/또는 수산화 칼륨(KOH) 용액들과 같은 에천트들을 사용한다. 일부 실시예들에서, 게이트 스페이서들(126)의 상부 부분들이 또한 제거된다.
나노구조물들(108')이 형성된 후에, 일부 실시예들에 따르면 도 2ga 및 도 2gb에 도시된 바와 같이, 게이트 구조물들(142)이 나노구조물들(108') 주위를 감싸도록 형성된다. 일부 실시예들에 따르면 게이트 올 어라운드 트랜지스터 구조물들을 형성하기 위해 게이트 구조물들(142)이 나노구조물들(108') 주위를 감싼다. 일부 실시예들에서, 게이트 구조물(142)은 계면층(144), 게이트 유전체층(146) 및 게이트 전극층(148)을 포함한다.
일부 실시예들에서, 계면층들(144)은 나노구조물들(108') 주위에 및 베이스 핀 구조물(104B)의 상단에 형성되는 산화물층들이다. 일부 실시예들에서, 계면층들(144)은 열 프로세스를 수행하는 것에 의해 형성된다.
일부 실시예들에서, 나노구조물들(108')이 게이트 유전체층들(146)에 의해 둘러싸이도록(예를 들면, 감싸지도록), 게이트 유전체층들(146)이 계면층들(144) 위에 형성된다. 추가적으로, 일부 실시예들에 따르면 게이트 유전체층들(146)은 또한 게이트 스페이서들(126) 및 내부 스페이서들(134)의 측벽들을 덮는다. 일부 실시예들에서, 게이트 유전체층들(146)은, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이 k(high-k) 유전체 물질, 또는 이들의 조합과 같은, 하나 이상의 유전체 물질층으로 제조된다. 일부 실시예들에서, 게이트 유전체층들(146)은 CVD, ALD, 다른 적용 가능한 방법 또는 이들의 조합을 사용하여 형성된다.
일부 실시예들에서, 게이트 전극층들(148)은 게이트 유전체층(146) 상에 형성된다. 일부 실시예들에서, 게이트 전극층들(148)은, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적합한 물질 또는 이들의 조합과 같은, 하나 이상의 도전 물질층으로 제조된다. 일부 실시예들에서, 게이트 전극층들(148)은 CVD, ALD, 전기 도금, 다른 적용 가능한 방법, 또는 이들의 조합을 사용하여 형성된다. 일함수 금속층들과 같은, 다른 도전층들이 또한 게이트 구조물들(142)에 형성될 수 있지만, 도면들에는 도시되어 있지 않다. 계면층들(144), 게이트 유전체층들(146) 및 게이트 전극층들(148)이 형성된 후에, 층간 유전체층(140)이 노출될 때까지 CMP 또는 에치백 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
그 후에, 일부 실시예들에 따르면 도 2ga 및 도 2gb에 도시된 바와 같이, 게이트 구조물들(142)의 상부 부분을 제거하기 위해 에치백 프로세스가 수행되고, 게이트 구조물들(142) 위에 캡층들(150) 및 마스크층들(152)이 형성된다. 보다 구체적으로는, 일부 실시예들에 따르면 층간 유전체층(140)에 리세스를 형성하기 위해 게이트 구조물들(142)의 상부 부분이 제거되고 리세스에 캡층들(150) 및 마스크층들(152)이 형성된다.
일부 실시예들에서, 캡층들(150)은 W, Ti, Co, Ru, Ni 등으로 제조된다. 캡층들(150)은 CVD, ALD, 전기 도금, 다른 적용 가능한 방법, 또는 이들의 조합을 사용하여 형성될 수 있다. 일부 실시예들에서, 캡층들(150)은 게이트 구조물들(142) 위에 선택적으로 형성된다. 일부 실시예들에서, 마스크층들(152)은 SiO2, Si3N4, SiON, SiOCN, SiOCH 등으로 제조된다. 마스크층들(152)은 CVD, ALD, 전기 도금, 다른 적용 가능한 방법, 또는 이들의 조합을 사용하여 형성될 수 있다.
마스크층들(152)이 형성된 후에, 일부 실시예들에 따르면 도 2ha 및 도 2hb에 도시된 바와 같이, 콘택트 에칭 정지층(138) 및 층간 유전체층(140)을 통해 콘택트 개구들이 형성되고, 소스/드레인 구조물들(136) 위에 실리사이드층들(154) 및 콘택트들(156)이 형성된다. 일부 실시예들에서, 콘택트들(156) 주위에 라이너들(158) 및 장벽층들(160)이 형성된다.
보다 구체적으로는, 소스/드레인 구조물들(136)의 상단 표면들을 노출시키기 위해 콘택트 에칭 정지층(138) 및 층간 유전체층(140)을 통해 콘택트 개구들이 형성될 수 있고, 콘택트 개구들에 실리사이드층들(154) 및 콘택트들(156)이 형성될 수 있다. 콘택트 개구들은 포토 리소그래피 프로세스 및 에칭 프로세스를 사용하여 형성될 수 있다. 추가적으로, 콘택트 개구들에 의해 노출되는 소스/드레인 구조물들(136)의 일부 부분들이 또한 에칭 프로세스 동안 에칭될 수 있다.
콘택트 개구들이 형성된 후에, 소스/드레인 구조물들(136)의 상단 표면들 위에 금속층을 형성하는 것 및 금속층이 소스/드레인 구조물들(136)과 반응하여 실리사이드층들(160)을 형성하도록 금속층을 어닐링하는 것에 의해 실리사이드층들(154)이 형성될 수 있다. 실리사이드층들(154)이 형성된 후에 반응되지 않은 금속층이 제거될 수 있다.
그 후에, 일부 실시예들에 따르면 도 2ha 및 도 2hb에 도시된 바와 같이, 라이너들(158), 장벽층들(160) 및 콘택트들(156)이 콘택트 개구들에서 실리사이드층들(154) 위에 형성되고 폴리싱 프로세스가 수행된다. 도 2ha에 도시된 바와 같이, 일부 실시예들에 따르면 콘택트(156)의 상단 표면은 마스크층(152)의 상단 표면과 실질적으로 수평을 이룬다(substantially level).
일부 실시예들에서, 콘택트들(156)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 티타늄 질화물(TiN), 코발트, 탄탈 질화물(TaN), 니켈 실리사이드(NiS), 코발트 실리사이드(CoSi), 구리 실리사이드, 탄탈 탄화물(TaC), 탄탈 실리사이드 질화물(TaSiN), 탄탈 탄화물 질화물(TaCN), 티타늄 알루미나이드(TiAl), 티타늄 알루미늄 질화물(TiAlN), 다른 적용 가능한 도전 물질들 또는 이들의 조합을 포함한 도전 물질로 제조된다. 일부 실시예들에서, 라이너(158)는 실리콘 질화물로 제조되지만, 임의의 다른 적용 가능한 유전체가 대안으로서 사용될 수 있다. 일부 실시예들에서, 장벽층(160)은 탄탈 질화물로 제조되지만, 탄탈, 티타늄, 티타늄 질화물 등과 같은, 다른 물질들이 또한 사용될 수 있다. 라이너들(158), 장벽층들(160) 및 콘택트들(156)은 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 플라스마 강화 CVD(PECVD), 플라스마 강화 물리적 기상 퇴적(PEPVD), 원자층 퇴적(ALD) 또는 임의의 다른 적용 가능한 퇴적 프로세스들과 같은 프로세스를 사용하여 형성될 수 있다.
일부 실시예들에서, 콘택트(156)의 상단 표면은 게이트 구조물(142)의 상단 표면보다 높고 마스크층(152)과 실질적으로 수평을 이룬다. 일부 실시예들에서, 콘택트(156)와 게이트 구조물(142) 사이의 높이 차이는 마스크층(152)의 높이와 실질적으로 수평을 이룬다.
콘택트들(156)이 형성된 후에, 일부 실시예들에 따르면 도 2ia 및 도 2ib에 도시된 바와 같이, 콘택트들(156) 및 마스크층들(152) 위에 에칭 정지층(162)이 형성되고, 에칭 정지층(162) 위에 유전체층(164)이 형성된다.
일부 실시예들에서, 에칭 정지층(162)은, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 다른 적합한 유전체 물질 또는 이들의 조합과 같은, 유전체 물질로 제조된다. 콘택트 에칭 정지층(162)을 위한 유전체 물질은 CVD, ALD, 다른 적용 가능한 방법들, 또는 이들의 조합을 수행하는 것에 의해 반도체 구조물 위에 컨포멀하게 퇴적될 수 있다.
유전체층(164)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG) 및/또는 다른 적용 가능한 로우 k(low-k) 유전체 물질들과 같은, 다수의 유전체 물질들로 제조되는 다중층들을 포함할 수 있다. 유전체층(164)은 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD) 또는 다른 적용 가능한 프로세스들에 의해 형성될 수 있다.
유전체층(164)이 형성된 후에, 일부 실시예들에 따르면 도 2ja 및 도 2jb에 도시된 바와 같이, 마스크층(152), 에칭 정지층(162) 및 유전체층(164)을 통해 제1 트렌치(166)가 형성된다. 일부 실시예들에서, 제1 트렌치(166)를 형성할 때 캡층(150)의 상부 부분이 또한 에칭된다. 제1 트렌치(166)는, 건식 에칭 프로세스들 및/또는 습식 에칭 프로세스들을 포함한, 하나 이상의 에칭 프로세스를 수행하는 것에 의해 형성될 수 있다.
다음으로, 일부 실시예들에 따르면 도 2ka 및 도 2kb에 도시된 바와 같이, 제1 트렌치(166)에 도전 물질들(168)이 형성된다. 일부 실시예들에서, 도전 물질(168)은 W, Ru, Mo 등이다. 일부 실시예들에서, 도전 물질(168)은 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD), 또는 다른 적용 가능한 프로세스들을 수행하는 것에 의해 형성된다.
일부 실시예들에서, 도전 물질(168)은 상향식(bottom-up) 퇴적 프로세스를 수행하는 것에 의해 형성된다. 상향식 퇴적 프로세스는 일반적으로 아래에서 위로(from bottom to top) 개구를 충전하는 퇴적 프로세스를 지칭한다. 상향식 퇴적 프로세스를 사용하는 것에 의해, 제1 트렌치(166)에 에어 갭이 생성되지 하지 않으면서 제1 트렌치(166)가 충전될 수 있다. 일부 실시예들에서, 상향식 퇴적 프로세스는 도전 물질(168)이 캡층(150) 위에 선택적으로 퇴적되는 선택적 CVD 프로세스이다.
일부 실시예들에서, 도전 물질(168)은 Ru이고, 상향식 퇴적 프로세스에서 사용되는 전구체 가스는 Ru(CO)5, Ru3(CO)12, RuCl3,Ru(od)3, Bis(시클로펜타디에닐)루테늄(II), Ru(CO)3C6H8, Ru(CO)2(tmhd)2, Ru(EtCp)2, Ru(CO)2(acac)2, Ru(C6H6)(C6H8), Ru(DMBD)(CO)3, 이들의 조합 등을 포함한다. 일부 실시예들에서, 도전 물질(168)은 W이고, 상향식 퇴적 프로세스에서 사용되는 전구체 가스는 W(CO)6, W(F)6 등을 포함한다. 일부 실시예들에서, 도전 물질(168)은 Mo이고, 상향식 퇴적 프로세스에서 사용되는 전구체 가스는 MoF6, Mo(CO)6, MoCl5, MoOxCly 등을 포함한다.
그 후에, 일부 실시예들에 따르면 도 2la 및 도 2lb에 도시된 바와 같이, 제1 트렌치(166)에서 게이트 구조물(142) 위에 도전 구조물(170)을 형성하기 위해 폴리싱 프로세스가 수행된다. 일부 실시예들에서, 도전 구조물(170)의 상단 표면이 유전체층(164)의 상단 표면과 실질적으로 수평을 이루도록 도전 물질(168)을 폴리싱하기 위해 CMP 프로세스가 수행된다.
다음으로, 일부 실시예들에 따르면 도 2ma 및 도 2mb에 도시된 바와 같이, 도전 구조물(170)이 단축되어 단축된 도전 구조물(171)을 형성한다. 보다 구체적으로는, 일부 실시예들에 따르면 단축된 도전 구조물(171)의 상단 표면이 에칭 정지층(162)의 상단 표면과 실질적으로 수평을 이루도록, 도전 구조물(170)의 상부 부분이 에치백된다.
일부 실시예들에서, 단축된 도전 구조물(171)의 높이(H1)는 약 10nm 내지 약 50nm의 범위에 있다. 일부 실시예들에서, 트렌치(167)의 깊이(D1)(예를 들면, 도전 구조물(170)의 제거할 상부 부분의 높이)는 약 30nm 내지 약 70nm의 범위에 있다. 일부 실시예들에서, 깊이(D1)에 대한 높이(H1)의 비는 약 0.6 내지 약 7의 범위에 있다.
도전 구조물(170)이 단축된 후에, 일부 실시예들에 따르면 도 2na 및 도 2nb에 도시된 바와 같이, 콘택트(156)의 상단 표면 및 단축된 도전 구조물(171)의 상단 표면 둘 모두를 노출시키기 위해 유전체층(164) 및 에칭 정지층(162)을 통해 제2 트렌치(172)가 형성된다. 제2 트렌치(172)는 에칭 프로세스를 수행하는 것에 의해 형성될 수 있다. 에칭 프로세스 동안, 일부 실시예들에 따르면 콘택트(156) 및 단축된 도전 구조물(171)이 서로 마주하는 둥근 모서리들을 갖도록, 콘택트(156)의 모서리 및 단축된 도전 구조물(171)의 모서리가 둘 모두 에칭된다.
일부 실시예들에서, 제2 트렌치(172)가 마스크층(142) 내로 연장되는 연장 부분(173)을 갖도록, 마스크층(152)의 일 부분이 또한 제거된다. 일부 실시예들에서, 제2 트렌치(172)의 연장 부분(173)의 최하단 부분은 콘택트(156)의 상단 표면보다 낮다. 추가적으로, 일부 실시예들에 따르면 단축된 도전 구조물(171)의 측벽의 상부 부분이 제2 트렌치(172)의 연장 부분(173)에 의해 노출된다.
다음으로, 일부 실시예들에 따르면 도 2oa 및 도 2ob에 도시된 바와 같이, 제2 트렌치(172)에 도전 물질(174)이 형성된다. 단축된 도전 구조물(171)의 모서리가 에칭되기 때문에, 일부 실시예들에 따르면 단축된 도전 구조물(171) 및 도전 물질(174)은 곡선 계면을 갖는다.
일부 실시예들에서, 도전 물질(174)은 W, Ru, Mo, Cu 등이다. 일부 실시예들에서, 도전 물질(174)과 도전 물질(168)은 동일한 금속이다. 일부 실시예들에서, 도전 물질(174)과 도전 물질(168)은 상이한 금속들이다.
일부 실시예들에서, 도전 물질(174)은 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD), 또는 다른 적용 가능한 프로세스들을 수행하는 것에 의해 형성된다. 일부 실시예들에서, 도전 물질(174)은 상향식 퇴적 프로세스를 수행하는 것에 의해 형성된다. 도전 물질(174)을 형성하기 위해 사용되는 상향식 퇴적 프로세스는 도전 물질(168)을 형성하기 위한 것과 동일하거나 유사할 수 있으며 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 도전 물질(174)과 도전 물질(168)에 대한 퇴적 프로세스들(예를 들면, 전구체 가스)은 동일하다.
단축된 도전 구조물(171)이 먼저 형성되기 때문에, 제2 트렌치(172)의 상이한 영역들(예를 들면, 콘택트(156) 위의 영역과 게이트 구조물(142) 위의 영역)의 높이 차이는 상대적으로 작을 수 있다. 그에 따라, 도전 물질(174)은 콘택트(156)와 게이트 구조물(142) 사이의 개선된 연결을 갖는 상향식 퇴적 프로세스를 수행하는 것에 의해 형성될 수 있다.
일부 실시예들에서, 도전 물질(174)에서 제2 트렌치(173)의 연장 부분(173)에 보이드(176)가 형성된다. 일부 실시예들에서, 보이드(176)는 콘택트(156)와 단축된 도전 구조물(171) 사이에 개재되고 마스크층(152) 바로 위에 있다.
그 후에, 일부 실시예들에 따르면 도 2pa 및 도 2pb에 도시된 바와 같이, 반도체 구조물(100)에 도전 구조물(176)을 형성하기 위해 폴리싱 프로세스가 수행된다. 일부 실시예들에서, 도전 구조물(176)의 상단 표면이 유전체층(164)의 상단 표면과 실질적으로 수평을 이루도록 도전 물질(174)을 폴리싱하기 위해 CMP 프로세스가 수행된다.
일부 실시예들에서, 단축된 도전 구조물(171)과 콘택트(156) 사이의 높이 차이(H2)는 10nm보다 작다. 단축된 도전 구조물(171)과 콘택트(156) 사이의 높이 차이(H2)가 상대적으로 작기 때문에, 도전 구조물(178)이 더 잘 형성될 수 있다. 즉, 게이트 구조물(142)과 콘택트(156) 사이의 높이 차이로 인한 게이트 구조물(142)과 콘택트(156)의 단절 위험이 감소될 수 있다. 일부 실시예들에서, 콘택트(156)와 게이트 구조물(142)의 높이 차이(H3)에 대한 단축된 도전 구조물(171)과 콘택트(156) 사이의 높이 차이(H2)의 비는 약 0.2 내지 약 0.5의 범위에 있다.
도 2pa에 도시된 바와 같이, 도전 구조물(178)은 상이한 부분들에서 상이한 두께들을 가질 수 있다. 일부 실시예들에서, 도전 구조물(178)은 콘택트(156) 위의 제1 부분을 가지며, 제1 부분의 두께(T1)는 약 35nm 내지 약 90nm의 범위에 있다. 일부 실시예들에서, 도전 구조물(178)은 단축된 도전 구조물(171) 위의 제2 부분을 가지며, 제2 부분의 두께(T2)는 약 30nm 내지 약 70nm의 범위에 있다. 일부 실시예들에서, 두께(T1)에 대한 두께(T2)의 비는 약 0.5 내지 약 3의 범위에 있다.
일부 실시예들에서, 도전 구조물(178)은 제1 부분과 제2 부분 사이의 제3 부분을 가지며, 제3 부분의 두께(T3)는 약 38nm 내지 약 100nm의 범위에 있다. 보다 구체적으로는, 도전 구조물(178)은 단축된 도전 구조물(171)과 콘택트(156) 사이에 개재되는 연장 부분을 가지며, 연장 부분의 두께(T4)는 약 3nm 내지 약 10nm의 범위에 있다.
일부 실시예들에서, 도전 구조물(178)의 최하단 부분(예를 들면, 도전 구조물(178)의 연장 부분의 최하단 부분)은 단축된 도전 구조물(171), 콘택트(156), 마스크층(152) 및 에칭 정지층(162)의 최상단 부분들(예를 들면, 상단 표면들)보다 낮다. 추가적으로, 도전 구조물(178)의 최하단 부분은 단축된 도전 구조물(171), 콘택트(156) 및 마스크층(152)의 최하단 표면들보다 높다.
도 2pa 및 도 2pb에 도시된 단면도들이 방법을 참조하여 기술되어 있지만, 구조물들이 이 방법으로 제한되지 않고 오히려 이 방법과 별도로 독립적일 수 있다는 것이 이해된다.
도 3은 일부 실시예들에 따른 반도체 구조물(100)을 제조하는 다른 중간 스테이지의 단면도를 예시한다. 일부 실시예들에 따르면 제1 트렌치에 형성되는 도전 물질(168-1)이 도 2ka에 도시된 도전 물질(168)보다 얇을 수 있다는 점을 제외하고는, 위에서 기술된 반도체 구조물(100)을 제조하기 위한 프로세스들이 수행될 수 있다.
보다 구체적으로는, 일부 실시예들에 따르면 마스크층(152), 에칭 정지층(162) 및 유전체층(164)을 통해 제1 트렌치(예를 들면, 제1 트렌치(166))를 형성하기 위해 도 1a 내지 도 1e, 도 2aa 내지 도 2ja 및 도 2ab 내지 도 2jb에 도시된 프로세스들이 수행된다. 그 후에, 일부 실시예들에 따르면 도 3에 도시된 바와 같이, 제1 트렌치에 도전 물질(168-1)이 형성된다. 도전 물질(168-1)이 유전체층(164)의 상단 표면을 덮지 않는다는 것을 제외하고는, 도전 물질(168-1)은 도전 물질(168)과 유사할 수 있다. 도전 물질(168-1)을 형성하기 위한 프로세스들 및 물질들은 도전 물질(168)을 형성하기 위한 것들과 유사하거나 동일할 수 있으며 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 제1 트렌치가 도전 물질(168-1)로 완전히 충전되지는 않도록, 도전 물질(168-1)의 상단 표면은 유전체층(164)의 상단 표면보다 낮다. 도전 물질(168-1)이 형성된 후에, 일부 실시예들에 따르면 게이트 구조물(142) 위에 도전 구조물을 형성하기 위해 폴리싱 프로세스가 수행된다. 폴리싱 프로세스 동안, 일부 실시예들에 따르면 결과적인 도전 구조물 및 유전체층(164)이 여전히 실질적으로 평평한 상단 표면들(도 2la 및 도 2lb에 도시된 것과 유사함)을 가질 수 있도록, 도전 물질(168-1)의 상부 부분과 유전체층(164)의 상부 부분이 제거된다. 그 후에, 반도체 구조물(100)을 형성하기 위해 도 2ma 내지 도 2pa 및 도 2mb 내지 도 2pb에 도시된 프로세스들이 수행될 수 있다.
도 4는 일부 실시예들에 따른 반도체 구조물(100)을 제조하는 다른 중간 스테이지의 단면도를 예시한다. 일부 실시예들에 따르면 도전 물질(168-2) 및 추가적인 도전 물질(169)이 형성되는 것을 제외하고는, 위에서 기술된 반도체 구조물(100)을 제조하기 위한 프로세스들이 수행될 수 있다.
보다 구체적으로는, 일부 실시예들에 따르면 마스크층(152), 에칭 정지층(162) 및 유전체층(164)을 통해 제1 트렌치(예를 들면, 제1 트렌치(166))를 형성하기 위해 도 1a 내지 도 1e, 도 2aa 내지 도 2ja 및 도 2ab 내지 도 2jb에 도시된 프로세스들이 수행된다. 그 후에, 일부 실시예들에 따르면 도 4에 도시된 바와 같이, 제1 트렌치에 도전 물질(168-2)이 형성되고, 도전 물질(168-2) 위에 도전 물질(169)이 형성된다. 도전 물질(168-2)을 형성하기 위한 프로세스들 및 물질들은 도전 물질(168)을 형성하기 위한 것들과 유사하거나 동일할 수 있으며 본 명세서에서 반복되지 않는다.
도전 물질(168-1)과 유사하게, 일부 실시예들에 따르면 제1 트렌치가 도전 물질(168-2)로 완전히 충전되지는 않도록, 도전 물질(168-2)의 상단 표면은 유전체층(164)의 상단 표면보다 낮다. 추가적으로, 일부 실시예들에 따르면 제1 트렌치의 상부 부분은 도전 물질(169)로 충전되고 유전체층(164)의 상단 표면은 도전 물질(169)에 의해 덮인다.
일부 실시예들에서, 도전 물질(168-2)과 도전 물질(169)은 동일한 물질로 제조되지만 상이한 프로세스들에 의해 형성된다. 일부 실시예들에서, 도전 물질(169)은 CVD 프로세스를 수행하는 것에 의해 형성된다.
도전 물질(169)이 형성된 후에, 일부 실시예들에 따르면 게이트 구조물(142) 위에 도전 구조물을 형성하기 위해 폴리싱 프로세스가 수행된다. 일부 실시예들에서, 결과적인 도전 구조물이 완전히 도전 물질(168-2)로 제조되도록, 도전 물질(169)이 폴리싱 프로세스 동안 완전히 제거된다. 일부 실시예들에서, 도전 물질(168-2)의 상부 부분과 유전체층(164)의 상부 부분이 또한 폴리싱 프로세스 동안 제거된다. 제1 트렌치의 상부 부분이 도전 물질(169)로 충전되고 유전체층(164)의 상단 표면이 도전 물질(169)에 의해 덮이기 때문에, 폴리싱 프로세스의 균일성이 개선될 수 있다. 그 후에, 반도체 구조물(100)을 형성하기 위해 도 2ma 내지 도 2pa 및 도 2mb 내지 도 2pb에 도시된 프로세스들이 수행될 수 있다.
도 5는 일부 실시예들에 따른 반도체 구조물(200)의 단면도를 예시한다. 일부 실시예들에 따르면 반도체 구조물(200)이 FinFET 구조물인 것을 제외하고는, 반도체 구조물(200)을 도 2pa 및 도 2pb에 도시된 반도체 구조물(100)과 유사할 수 있다. 반도체 구조물(200)을 제조하기 위한 물질들 및 프로세스들은 위에서 기술된 반도체 구조물(100)을 제조하기 위한 것들과 유사하거나 동일할 수 있으며 본 명세서에서 반복되지 않는다.
보다 구체적으로는, 일부 실시예들에 따르면 도 5에 도시된 바와 같이, 핀 구조물(204)이 기판(102)으로부터 돌출하게 형성되고 게이트 구조물(242)이 핀 구조물(204)을 가로질러 형성된다. 일부 실시예들에 따르면 게이트 구조물(242)을 계면층(244), 게이트 유전체층(246) 및 게이트 전극층(248)을 포함한다. 계면층(244), 게이트 유전체층(246) 및 게이트 전극층(248)을 형성하기 위한 프로세스들 및 물질들은 계면층(144), 게이트 유전체층(146) 및 게이트 전극층(148)을 형성하기 위한 것들과 동일하며 본 명세서에서 반복되지 않는다. 도 2pa 및 도 2pb에 도시된 것들과 유사하게, 일부 실시예들에 따르면 도 5에 도시된 바와 같이, 단축된 도전 구조물(171)은 게이트 구조물(242) 위에 형성되고 도전 구조물(178)은 콘택트(156) 및 게이트 구조물(242) 위의 단축된 도전 구조물(171) 둘 모두를 덮는다.
도 6aa, 도 6ab, 도 6ba 및 도 6bb는 일부 실시예들에 따른 반도체 구조물(100a)을 제조하는 단면도들을 예시한다. 일부 실시예들에 따르면 콘택트와 단축된 도전 구조물의 형상들이 상이한 것을 제외하고는, 반도체 구조물(100a)은 반도체 구조물(100)과 동일할 수 있다. 반도체 구조물(100a)을 제조하기 위한 물질들 및 프로세스들은 위에서 기술된 반도체 구조물(100)을 제조하기 위한 것들과 유사하거나 동일할 수 있으며 본 명세서에서 반복되지 않는다.
보다 구체적으로는, 도 6aa 및 도 6ba는 핀 방향을 따라 도시된 단면도들이고, 도 6ab 및 도 6bb는 게이트 방향을 따라 도시된 단면도들이다. 반도체 구조물(100)을 형성하기 위한 것들과 유사하게, 일부 실시예들에 따르면 단축된 도전 구조물(171a)을 형성하기 위해 도 1a 내지 도 1e, 도 2aa 내지 도 2ma, 및 도 2ab 내지 도 2mb에 도시된 프로세스들이 수행된다. 그 후에, 일부 실시예들에 따르면 도 6aa 및 도 6ba에 도시된 바와 같이, 유전체층(164) 및 에칭 정지층(162)을 통해 제2 트렌치(172a)를 형성하기 위해 에칭 프로세스가 수행된다. 에칭 프로세스 동안, 콘택트(156a)와 단축된 도전 구조물(171a)의 형상들이 실질적으로 유지될 수 있도록, 에천트는 도전 물질들과 유전체 물질들 사이에 양호한 에칭 선택도를 갖도록 선택될 수 있다.
다음으로, 일부 실시예들에 따르면 도 6ba 및 도 6bb에 도시된 바와 같이, 반도체 구조물(100a)에 도전 구조물(178a)을 형성하기 위해 도 2oa, 도 2ob, 도 2pa 및 도 2pb에 도시되고 이전에 기술된 프로세스들이 수행된다. 추가적으로, 일부 실시예들에 따르면 보이드(176a)가 도전 구조물(178a)에 형성되고 또한 단축된 도전 구조물(171a)과 콘택트(156a) 사이에 개재된다. 콘택트(156a), 단축된 도전 구조물(171a) 및 도전 구조물(178a)을 형성하기 위한 프로세스들 및 물질들은 위에서 기술된 콘택트(156), 단축된 도전 구조물(171) 및 도전 구조물(178)을 형성하기 위한 것들과 동일할 수 있으며 본 명세서에서 반복되지 않는다.
도 7은 일부 실시예들에 따른 반도체 구조물(100b)의 단면도를 예시한다. 일부 실시예들에 따르면 반도체 구조물(100b)의 캡층(150b)이 게이트 스페이서들(126) 위로 연장되는 것을 제외하고는, 반도체 구조물(100b)은 도 2pa 및 도 2pb에 도시된 반도체 구조물(100)과 동일할 수 있다. 반도체 구조물(100b)을 제조하기 위한 물질들 및 프로세스들은 위에서 기술된 반도체 구조물(100)을 제조하기 위한 것들과 유사하거나 동일할 수 있으며 본 명세서에서 반복되지 않는다.
보다 구체적으로는, 일부 실시예들에 따르면 캡층(150b)은 단축된 도전 구조물(171b)과 게이트 구조물(142) 사이에 개재되고 또한 마스크층(152)과 게이트 스페이서(126) 사이에 개재된다. 일부 실시예들에서, 캡층(150b)은 콘택트들(156) 주위에서 라이너(158)와 직접 접촉한다. 일부 실시예들에서, 캡층(150b)은 도전 구조물(178b) 내의 보이드(176b)와 수직으로 중첩한다.
일부 실시예들에서, 캡층들(150b)은 W, Ti, Co, Ru, Ni 등으로 제조된다. 캡층들(150b)은 CVD, ALD, 전기 도금, 다른 적용 가능한 방법 또는 이들의 조합을 사용하여 형성될 수 있다. 단축된 도전 구조물(171b) 및 도전 구조물(178b)을 형성하기 위한 프로세스들 및 물질들은 위에서 기술된 단축된 도전 구조물(171) 및 도전 구조물(178)을 형성하기 위한 것들과 동일할 수 있으며 본 명세서에서 반복되지 않는다.
도 8은 일부 실시예들에 따른 반도체 구조물(100c)의 단면도를 예시한다. 일부 실시예들에 따르면 도전 구조물(178c) 주위에 장벽층(179)이 형성되는 것을 제외하고는, 반도체 구조물(100c)은 도 2pa 및 도 2pb에 도시된 반도체 구조물(100)과 동일할 수 있다. 반도체 구조물(100c)을 제조하기 위한 물질들 및 프로세스들은 위에서 기술된 반도체 구조물(100)을 제조하기 위한 것들과 유사하거나 동일할 수 있으며 본 명세서에서 반복되지 않는다.
보다 구체적으로는, 제2 트렌치(예를 들면, 도 2na 및 도 2nb에 도시된 바와 같은 제2 트렌치(172))가 형성된 후에, 일부 실시예들에 따르면 도 8에 도시된 바와 같이, 장벽층(179)이 제2 트렌치를 라이닝하도록 형성되고 장벽층(179) 위에 도전 구조물(178c)이 형성된다. 일부 실시예들에서, 장벽층(179)은 탄탈 질화물로 제조되지만, 탄탈, 티타늄, 티타늄 질화물 등과 같은, 다른 물질들이 또한 사용될 수 있다. 장벽층들(179)은 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 플라스마 강화 CVD(PECVD), 플라스마 강화 물리적 기상 퇴적(PEPVD), 원자층 퇴적(ALD) 또는 임의의 다른 적용 가능한 퇴적 프로세스들과 같은 프로세스를 사용하여 형성될 수 있다.
일부 실시예들에서, 장벽층(179)의 일 부분은 단축된 도전 구조물(171c)과 콘택트(156) 사이에 개재된다. 일부 실시예들에서, 장벽층(179)은 콘택트(156), 마스크층(152) 및 단축된 도전 구조물(171c)과 직접 접촉한다. 일부 실시예들에서, 장벽층(179)의 최하단 부분은 마스크층(152)의 최상단 부분, 콘택트(156)의 최상단 부분 및 단축된 도전 구조물(171c)의 최상단 부분보다 낮다. 단축된 도전 구조물(171c) 및 도전 구조물(178c)을 형성하기 위한 프로세스들 및 물질들은 위에서 기술된 단축된 도전 구조물(171) 및 도전 구조물(178)을 형성하기 위한 것들과 동일할 수 있으며 본 명세서에서 반복되지 않는다.
도 9는 일부 실시예들에 따른 반도체 구조물(100d)의 단면도를 예시한다. 일부 실시예들에 따르면 도전 구조물(178d)에 보이드가 형성되지 않는 것을 제외하고는, 반도체 구조물(100d)은 도 2pa 및 도 2pb에 도시된 반도체 구조물(100)과 동일할 수 있다. 반도체 구조물(100d)을 제조하기 위한 물질들 및 프로세스들은 위에서 기술된 반도체 구조물(100)을 제조하기 위한 것들과 유사하거나 동일할 수 있으며 본 명세서에서 반복되지 않는다.
보다 구체적으로는, 제2 트렌치(예를 들면, 도 2na 및 도 2nb에 도시된 제2 트렌치(171))가 형성된 후에, 일부 실시예들에 따르면 도 9에 도시된 바와 같이, 제2 트렌치는 도전 구조물(178d)로 완전히 충전된다. 단축된 도전 구조물(171d) 및 도전 구조물(178d)을 형성하기 위한 프로세스들 및 물질들은 위에서 기술된 단축된 도전 구조물(171) 및 도전 구조물(178)을 형성하기 위한 것들과 동일할 수 있으며 본 명세서에서 반복되지 않는다.
도 10은 일부 실시예들에 따른 반도체 구조물(100e)의 단면도를 예시한다. 일부 실시예들에 따르면 도전 구조물(178e)과 마스크층(152) 사이에 보이드(176e)가 형성되는 것을 제외하고는, 반도체 구조물(100e)은 도 2pa 및 도 2pb에 도시된 반도체 구조물(100)과 동일할 수 있다. 반도체 구조물(100e)을 제조하기 위한 물질들 및 프로세스들은 위에서 기술된 반도체 구조물(100)을 제조하기 위한 것들과 유사하거나 동일할 수 있으며 본 명세서에서 반복되지 않는다.
보다 구체적으로는, 제2 트렌치가 형성된 후에, 일부 실시예들에 따르면 도 10에 도시된 바와 같이, 보이드(176e)가 형성되도록, 제2 트렌치의 연장 부분(예를 들면, 도 2na에 도시된 연장 부분(173))의 하단 부분이 도전 구조물(178e)로 충전되지 않는다. 일부 실시예들에서, 단축된 도전 구조물(171e)의 측벽 및 마스크층(152)의 상단 표면은 보이드(176e)에 의해 노출된다. 일부 실시예들에서, 보이드(176e)의 최하단 영역은 도전 구조물(178e)의 최하단 부분보다 낮다. 단축된 도전 구조물(171e) 및 도전 구조물(178e)을 형성하기 위한 프로세스들 및 물질들은 위에서 기술된 단축된 도전 구조물(171) 및 도전 구조물(178)을 형성하기 위한 것들과 동일할 수 있으며 본 명세서에서 반복되지 않는다.
도 11a 및 도 11b는 일부 실시예들에 따른 반도체 구조물(100f)을 제조하는 단면도들을 예시한다. 일부 실시예들에 따르면 반도체 구조물(100f)의 단축된 도전 구조물(171f)이 단축된 도전 구조물(171)보다 높다는 점을 제외하고는, 반도체 구조물(100f)은 반도체 구조물(100)과 동일할 수 있다. 반도체 구조물(100f)을 제조하기 위한 물질들 및 프로세스들은 위에서 기술된 반도체 구조물(100)을 제조하기 위한 것들과 유사하거나 동일할 수 있으며 본 명세서에서 반복되지 않는다.
보다 구체적으로는, 도전 구조물(예를 들면, 도 2la에 도시된 도전 구조물(170))을 형성하기 위해 도 1a 내지 도 1e, 도 2aa 내지 도 2la 및 도 2ab 내지 도 2lb에 도시된 프로세스들이 수행될 수 있다. 다음으로, 일부 실시예들에 따르면 도 11a에 도시된 바와 같이, 도전 구조물이 단축되어 단축된 도전 구조물(171f)을 형성하고, 단축된 도전 구조물(171f)의 상단 표면은 에칭 정지층(162)의 상단 표면보다 높다.
다음으로, 일부 실시예들에 따르면 도 11b에 도시된 바와 같이, 반도체 구조물(100f)에 도전 구조물(178f)을 형성하기 위해 도 2na 내지 도 2pa 및 도 2nb 내지 도 2pb에 도시되고 이전에 기술된 프로세스들이 수행된다. 추가적으로, 일부 실시예들에 따르면 보이드(176f)가 도전 구조물(178f)에 형성되고 단축된 도전 구조물(171f)과 콘택트(156) 사이에 개재된다. 에칭 정지층(162)의 측벽이 단축된 도전 구조물(171f)에 의해 완전히 덮이기 때문에, 제2 트렌치를 형성하기 위한 에칭 프로세스 동안 에칭 정지층(162)이 보호될 수 있으며, 따라서 도전 구조물(178f)과 이웃하는 콘택트(156)(예를 들면, 도 11b에 도시된 우측의 콘택트) 사이의 단락의 위험이 감소될 수 있다.
단축된 도전 구조물(171f) 및 도전 구조물(178f)을 형성하기 위한 프로세스들 및 물질들은 위에서 기술된 단축된 도전 구조물(171) 및 도전 구조물(178)을 형성하기 위한 것들과 동일할 수 있으며 본 명세서에서 반복되지 않는다.
도 12a 및 도 12b는 일부 실시예들에 따른 반도체 구조물(100g)을 제조하는 단면도들을 예시한다. 일부 실시예들에 따르면 반도체 구조물(100g)의 단축된 도전 구조물(171g)이 단축된 도전 구조물(171)보다 낮다는 점을 제외하고는, 반도체 구조물(100g)은 반도체 구조물(100)과 동일할 수 있다. 반도체 구조물(100g)을 제조하기 위한 물질들 및 프로세스들은 위에서 기술된 반도체 구조물(100)을 제조하기 위한 것들과 유사하거나 동일할 수 있으며 본 명세서에서 반복되지 않는다.
보다 구체적으로는, 도전 구조물(예를 들면, 도 2la에 도시된 도전 구조물(170))을 형성하기 위해 도 1a 내지 도 1e, 도 2aa 내지 도 2la 및 도 2ab 내지 도 2lb에 도시된 프로세스들이 수행될 수 있다. 다음으로, 일부 실시예들에 따르면 도 12a에 도시된 바와 같이, 도전 구조물이 단축되어 단축된 도전 구조물(171g)을 형성하고, 단축된 도전 구조물(171g)의 상단 표면은 에칭 정지층(162)의 상단 표면보다 낮다.
다음으로, 일부 실시예들에 따르면 도 12b에 도시된 바와 같이, 반도체 구조물(100g)에 도전 구조물(178g)을 형성하기 위해 도 2na 내지 도 2pa 및 도 2nb 내지 도 2pb에 도시되고 이전에 기술된 프로세스들이 수행된다. 추가적으로, 일부 실시예들에 따르면 보이드(176g)가 도전 구조물(178g)에 형성되고 또한 단축된 도전 구조물(171g)과 콘택트(156) 사이에 개재된다. 에칭 정지층(162)의 측벽이 단축된 도전 구조물(171g)에 의해 부분적으로 덮이기 때문에, 에칭 정지층(162)이 여전히 에칭 프로세스 동안 보호될 수 있고 에칭 정지층(162)의 측방 에칭이 감소될 수 있다.
단축된 도전 구조물(171g) 및 도전 구조물(178g)을 형성하기 위한 프로세스들 및 물질들은 위에서 기술된 단축된 도전 구조물(171) 및 도전 구조물(178)을 형성하기 위한 것들과 동일할 수 있으며 본 명세서에서 반복되지 않는다.
위에서 기술된 단축된 도전 구조물(171a 내지 171g) 및 도전 구조물(178a 내지 178g)을 갖는 반도체 구조물들(100a 내지 100g)이, 비록 도면에 도시되어 있지는 않지만, 도 5에 도시된 것과 유사한, FinFET 구조물들에도 적용될 수 있다는 것이 이해되어야 한다.
일반적으로, 게이트 구조물과 S/D 구조물 위의 콘택트를 연결시키기 위해 도전 구조물이 형성될 수 있다. 그렇지만, 디바이스 크기가 축소됨에 따라, 도전 구조물이 상대적으로 작은 트렌치에 형성될 필요가 있을 수 있다. 일부 경우들에서, 트렌치에 보다 적은 에어 갭들이 형성되도록, 작은 트렌치에서 도전 물질을 충전하기 위해 상향식 퇴적이 수행될 수 있다. 그렇지만, 콘택트가 게이트 구조물보다 훨씬 더 높을 수 있기 때문에, 트렌치에 도전 물질들이 형성될 때, 콘택트 위에 형성되는 도전 물질이 먼저 트렌치의 개구를 차단할 수 있음으로써, (즉, 트렌치의 더 깊은 부분에 있는) 게이트 구조물 위의 도전 물질이 아직 완전히 충전되지는 않을 수 있다. 즉, 콘택트와 게이트 구조물이 잘 연결되지 않을 수 있다.
그에 따라, 일부 실시예에 따르면, 먼저 게이트 구조물(142) 위에 제1 도전 구조물(예를 들면, 도전 구조물(170))이 형성되고, 단축된 도전 구조물(예를 들면, 단축된 도전 구조물(171, 및 171a 내지 171g))을 형성하기 위해 도전 구조물의 상부 부분이 제거된다. 단축된 도전 구조물을 형성하는 것에 의해, 위에서 기술된 상대적으로 큰 높이 차이로 인한 차단 문제를 걱정하지 않으면서, 이후에 형성되는 제2 도전 구조물(예를 들면, 도전 구조물(178 및 178a 내지 178g))이 상향식 퇴적에 의해 형성될 수 있다. 추가적으로, 단축된 도전 구조물과 이후에 형성되는 제2 도전 구조물이 둘 모두 상향식 퇴적들을 수행하는 것에 의해 형성될 수 있기 때문에, 트렌치의 충전이 개선될 수 있고 따라서 결과적인 반도체 구조물(예를 들면, 반도체 구조물(100, 100a 내지 100g 및 200))의 성능도 개선될 수 있다.
도 1a 내지 도 12b에서의 동일한 요소들이 동일한 번호들에 의해 표기될 수 있고 유사하거나 동일한 물질들을 포함할 수 있으며 유사하거나 동일한 프로세스들에 의해 형성될 수 있고; 따라서 그러한 중복적인 세부 사항들이 간략함을 위해 생략된다는 점에 유의해야 한다. 추가적으로, 도 1a 내지 도 12b가 방법과 관련하여 기술되어 있지만, 도 1a 내지 도 12b에 개시된 구조물들이 방법으로 제한되지 않고 방법과 독립적인 구조물들로서 독자적일 수 있음이 이해될 것이다. 유사하게, 도 1a 내지 도 12b에 도시된 방법들이 개시된 구조물들로 제한되지 않고 구조물들과 독립적으로 독자적일 수 있다. 게다가, 일부 실시예들에 따르면 위에서 기술된 나노구조물들은 나노와이어, 나노시트, 또는 다른 적용 가능한 나노구조물들을 포함할 수 있다.
또한, 개시된 방법들이 일련의 행위들 또는 이벤트들로서 아래에서 예시되고 기술되지만, 그러한 행위들 또는 이벤트들의 예시된 순서가 일부 다른 실시예들에서 변경될 수 있음이 이해될 것이다. 예를 들어, 일부 행위들은 위에서 예시되고/되거나 기술된 것들 이외의 다른 행위들 또는 이벤트들과 상이한 순서들로 그리고/또는 동시에 발생할 수 있다. 추가적으로, 상기 설명의 하나 이상의 양태 또는 실시예를 구현하는 데 예시된 행위들 전부가 요구되는 것은 아닐 수 있다. 게다가, 위에서 묘사된 행위들 중 하나 이상이 하나 이상의 별개의 행위 및/또는 단계에서 수행될 수 있다.
게다가, 위에서 기술된 용어들 "대략(approximately)", "실질적으로(substantially)", "실질적인(substantial)" 및 "약(about)"은 작은 변동들을 고려하며 상이한 기술들에서 변화될 수 있고, 본 기술 분야의 통상의 기술자에 의해 이해되는 편차 범위 내에 있을 수 있다. 예를 들어, 이벤트 또는 상황과 관련하여 사용될 때, 이 용어들은 이벤트 또는 상황이 정확하게 발생하는 경우들은 물론 이벤트 또는 상황이 가까운 근사치로 발생하는 경우들도 지칭할 수 있다.
반도체 구조물들을 형성하기 위한 실시예들이 제공될 수 있다. 반도체 구조물은 게이트 구조물, 게이트 구조물에 인접한 소스/드레인 구조물, 및 소스/드레인 구조물 위의 콘택트를 형성하는 것을 포함할 수 있다. 게이트 구조물 위에 제1 도전 구조물이 형성될 수 있고, 제1 도전 구조물의 상부 부분이 이후에 제거될 수 있다. 콘택트 및 제1 도전 구조물 위에 제2 도전 구조물이 형성될 수 있다. 단축된 제1 도전 구조물과 콘택트 사이의 높이 차이가 상대적으로 작기 때문에, 제2 도전 구조물이 더 잘 형성될 수 있고 반도체 구조물의 성능이 개선될 수 있다.
일부 실시예들에서, 반도체 구조물을 제조하기 위한 방법이 제공된다. 반도체 구조물을 제조하기 위한 방법은 기판 위에 게이트 구조물을 형성하는 단계 및 게이트 구조물을 덮도록 마스크층을 형성하는 단계를 포함한다. 반도체 구조물을 제조하기 위한 방법은 기판 위에 게이트 구조물에 인접하게 소스/드레인 구조물을 형성하는 단계 및 소스/드레인 구조물 위에 콘택트를 형성하는 단계를 또한 포함한다. 반도체 구조물을 제조하기 위한 방법은 콘택트 및 마스크층 위에 유전체층을 형성하는 단계 및 게이트 구조물 위에 유전체층 및 마스크층을 통해 제1 트렌치를 형성하는 단계를 또한 포함한다. 반도체 구조물을 제조하기 위한 방법은 제1 트렌치에 제1 도전 구조물을 형성하는 단계 및 제1 도전 구조물의 상부 부분을 제거하는 단계를 또한 포함한다. 반도체 구조물을 제조하기 위한 방법은 유전체층을 통해 제2 도전 구조물을 형성하는 단계 및 콘택트 및 제1 도전 구조물을 덮는 단계를 또한 포함한다.
일부 실시예들에서, 반도체 구조물을 제조하기 위한 방법이 제공된다. 반도체 구조물을 제조하기 위한 방법은 기판 위에 나노구조물들을 형성하는 단계 및 나노구조물들 주위를 감싸는 게이트 구조물을 형성하는 단계를 포함한다. 반도체 구조물을 제조하기 위한 방법은 게이트 구조물에 인접하게 나노구조물들에 부착되는 소스/드레인 구조물을 형성하는 단계 및 소스/드레인 구조물 상에 랜딩하는 콘택트를 형성하는 단계를 또한 포함한다. 반도체 구조물을 제조하기 위한 방법은 콘택트 및 게이트 구조물 위에 유전체층을 형성하는 단계 및 게이트 구조물을 덮도록 유전체층을 통해 제1 도전 구조물을 형성하는 단계를 또한 포함한다. 반도체 구조물을 제조하기 위한 방법은 제1 도전 구조물의 상단 표면이 유전체층의 상단 표면보다 낮게 되도록 제1 도전 구조물의 상부 부분을 에칭하는 단계 및 콘택트와 제1 도전 구조물 둘 모두를 덮도록 유전체층을 통해 제2 도전 구조물을 형성하는 단계를 또한 포함한다.
일부 실시예들에서, 반도체 구조물이 제공된다. 반도체 구조물은 기판 및 기판 위에 형성되는 게이트 구조물을 포함한다. 반도체 구조물은 게이트 구조물 위에 형성되는 마스크층 및 기판 위에 게이트 구조물에 인접하게 형성되는 소스/드레인 구조물을 또한 포함한다. 반도체 구조물은 소스/드레인 구조물 위에 형성되는 콘택트 및 마스크층을 통해 형성되고 게이트 구조물 상에 랜딩하는 제1 도전 구조물을 또한 포함한다. 반도체 구조물은 제1 도전 구조물 및 콘택트를 덮는 제2 도전 구조물을 또한 포함한다. 추가적으로, 제2 도전 구조물은 제1 도전 구조물의 상부 부분과 콘택트의 상부 부분 사이에 개재되는 연장 부분을 포함한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하는 것 및/또는 동일한 장점들을 달성하는 것을 위해 다른 프로세스들 및 구조물들을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성들이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경들, 대체들 및 수정들을 행할 수 있음을 또한 인식할 것이다.
<부기>
1. 반도체 구조물을 제조하기 위한 방법으로서,
기판 위에 게이트 구조물을 형성하는 단계;
상기 게이트 구조물을 덮는 마스크층을 형성하는 단계;
상기 기판 위에 상기 게이트 구조물에 인접하게 소스/드레인 구조물을 형성하는 단계;
상기 소스/드레인 구조물 위에 콘택트를 형성하는 단계;
상기 콘택트 및 상기 마스크층 위에 유전체층을 형성하는 단계;
상기 게이트 구조물 위에 상기 유전체층 및 상기 마스크층을 관통해 제1 트렌치를 형성하는 단계;
상기 제1 트렌치 내에 제1 도전 구조물을 형성하는 단계;
상기 제1 도전 구조물의 상부 부분을 제거하는 단계; 및
상기 유전체층을 관통해 제2 도전 구조물을 형성하고 상기 콘택트 및 상기 제1 도전 구조물을 덮는 단계
를 포함하는, 반도체 구조물을 제조하기 위한 방법.
2. 제1항에 있어서, 상기 제1 도전 구조물의 상부 부분을 제거하는 단계 이후에, 상기 제1 도전 구조물의 상단 표면은 상기 유전체층의 상단 표면보다 낮은, 반도체 구조물을 제조하기 위한 방법.
3. 제1항에 있어서,
상기 유전체층을 관통해 제2 트렌치를 형성하는 단계 - 상기 콘택트 및 상기 제1 도전 구조물은 상기 제2 트렌치에 의해 노출됨 -
를 더 포함하는, 반도체 구조물을 제조하기 위한 방법.
4. 제3항에 있어서,
상기 제2 트렌치가 상기 마스크층 내로 연장되도록, 상기 마스크층을 부분적으로 제거하는 단계
를 더 포함하는, 반도체 구조물을 제조하기 위한 방법.
5. 제4항에 있어서, 상기 제2 도전 구조물은 상기 제2 트렌치 내에 형성되는, 반도체 구조물을 제조하기 위한 방법.
6. 제1항에 있어서,
상기 제1 트렌치의 상부 부분 내에서 상기 제1 도전 구조물 위에 제3 도전 구조물을 형성하는 단계; 및
상기 제2 도전 구조물을 형성하기 전에 상기 제3 도전 구조물을 제거하는 단계
를 더 포함하는, 반도체 구조물을 제조하기 위한 방법.
7. 제1항에 있어서, 상기 제2 도전 구조물의 최하단 부분은 상기 마스크층의 상단 표면보다 낮은, 반도체 구조물을 제조하기 위한 방법.
8. 반도체 구조물을 제조하기 위한 방법으로서,
기판 위에 나노구조물들을 형성하는 단계;
상기 나노구조물들 주위를 감싸는 게이트 구조물을 형성하는 단계;
상기 게이트 구조물에 인접하게 상기 나노구조물들에 부착되는 소스/드레인 구조물을 형성하는 단계;
상기 소스/드레인 구조물 상에 랜딩하는 콘택트를 형성하는 단계;
상기 콘택트 및 상기 게이트 구조물 위에 유전체층을 형성하는 단계;
상기 유전체층을 관통해 제1 도전 구조물을 형성하고 상기 게이트 구조물을 덮는 단계;
상기 제1 도전 구조물의 상단 표면이 상기 유전체층의 상단 표면보다 낮도록 상기 제1 도전 구조물의 상부 부분을 에칭하는 단계; 및
상기 콘택트와 상기 제1 도전 구조물 둘 다를 덮도록 상기 유전체층을 관통해 제2 도전 구조물을 형성하는 단계
를 포함하는, 반도체 구조물을 제조하기 위한 방법.
9. 제8항에 있어서, 상기 제2 도전 구조물 내에 보이드가 형성되는, 반도체 구조물을 제조하기 위한 방법.
10. 제8항에 있어서,
상기 게이트 구조물 위에 마스크층을 형성하는 단계 - 상기 마스크층의 상단 표면은 상기 콘택트의 상단 표면과 실질적으로 수평을 이룸 -
를 더 포함하는, 반도체 구조물을 제조하기 위한 방법.
11. 제10항에 있어서,
상기 콘택트의 상단 표면과 상기 마스크층의 상단 표면을 덮는 에칭 정지층을 형성하는 단계; 및
상기 유전체층, 상기 에칭 정지층, 및 상기 마스크층을 관통해 제1 트렌치를 형성하는 단계
를 더 포함하며,
상기 제1 도전 구조물은 상기 제1 트렌치 내에 형성되는, 반도체 구조물을 제조하기 위한 방법.
12. 제11항에 있어서,
상기 제1 도전 구조물의 상부 부분을 에칭하는 단계 이후에 상기 콘택트를 노출시키는 제2 트렌치를 형성하기 위해 상기 유전체층 및 상기 에칭 정지층을 에칭하는 단계;
상기 제2 트렌치 내에 도전 물질을 형성하는 단계; 및
상기 제2 트렌치 내에 상기 제2 도전 구조물을 형성하기 위해 상기 도전 물질을 폴리싱하는 단계
를 더 포함하는, 반도체 구조물을 제조하기 위한 방법.
13. 제12항에 있어서,
상기 제2 트렌치 내에 도전 물질을 형성하는 단계 이전에 상기 제1 도전 구조물의 모서리 부분을 제거하는 단계
를 더 포함하는, 반도체 구조물을 제조하기 위한 방법.
14. 제11항에 있어서, 상기 제1 도전 구조물의 상부 부분을 에칭하는 단계 이후에 상기 제1 도전 구조물의 상단 표면은 상기 에칭 정지층의 상단 표면보다 낮은, 반도체 구조물을 제조하기 위한 방법.
15. 반도체 구조물로서,
기판;
상기 기판 위에 형성되는 게이트 구조물;
상기 게이트 구조물 위에 형성되는 마스크층;
상기 기판 위에 상기 게이트 구조물에 인접하게 형성되는 소스/드레인 구조물;
상기 소스/드레인 구조물 위에 형성되는 콘택트;
상기 마스크층을 관통해 형성되고 상기 게이트 구조물 상에 랜딩하는 제1 도전 구조물; 및
상기 제1 도전 구조물 및 상기 콘택트를 덮는 제2 도전 구조물 - 상기 제2 도전 구조물은, 상기 제1 도전 구조물의 상부 부분과 상기 콘택트의 상부 부분 사이에 개재되는 연장 부분을 포함함 -
을 포함하는, 반도체 구조물.
16. 제15항에 있어서, 상기 제2 도전 구조물의 최하단 부분은 상기 제1 도전 구조물의 상단 표면보다 낮은, 반도체 구조물.
17. 제15항에 있어서, 상기 제2 도전 구조물 내에 보이드가 매립되어 있는, 반도체 구조물.
18. 제17항에 있어서, 상기 보이드는 상기 제1 도전 구조물의 상부 부분과 상기 콘택트의 상부 부분 사이에 개재되는, 반도체 구조물.
19. 제15항에 있어서,
상기 마스크층 및 상기 콘택트 위에 형성되는 유전체층
을 더 포함하며,
상기 제2 도전 구조물은 상기 유전체층을 관통하고, 상기 제2 도전 구조물의 연장 부분은 상기 마스크층 내로 연장되는, 반도체 구조물.
20. 제15항에 있어서,
상기 제2 도전 구조물의 연장 부분을 둘러싸는 장벽층 - 상기 장벽층은 상기 제1 도전 구조물, 상기 콘택트, 및 상기 마스크층과 직접 접촉함 -
을 더 포함하는, 반도체 구조물.

Claims (10)

  1. 반도체 구조물을 제조하기 위한 방법으로서,
    기판 위에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물을 덮는 마스크층을 형성하는 단계;
    상기 기판 위에 상기 게이트 구조물에 인접하게 소스/드레인 구조물을 형성하는 단계;
    상기 소스/드레인 구조물 위에 콘택트를 형성하는 단계;
    상기 콘택트 및 상기 마스크층 위에 유전체층을 형성하는 단계;
    상기 게이트 구조물 위에 상기 유전체층 및 상기 마스크층을 관통해 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 제1 도전 구조물을 형성하는 단계;
    상기 제1 도전 구조물의 상부 부분을 제거하는 단계; 및
    상기 유전체층을 관통하고 상기 콘택트 및 상기 제1 도전 구조물을 덮는 제2 도전 구조물을 형성하는 단계
    를 포함하는, 반도체 구조물을 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 도전 구조물의 상기 상부 부분을 제거하는 단계 이후 및 상기 제2 도전 구조물을 형성하는 단계 이전에 상기 유전체층을 관통해 제2 트렌치를 형성하는 단계 - 상기 콘택트 및 상기 제1 도전 구조물은 상기 제2 트렌치에 의해 노출됨 -
    를 더 포함하고,
    상기 제2 도전 구조물은 상기 제2 트렌치 내에 형성되는, 반도체 구조물을 제조하기 위한 방법.
  3. 반도체 구조물을 제조하기 위한 방법으로서,
    기판 위에 나노구조물들을 형성하는 단계;
    상기 나노구조물들 주위를 감싸는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물에 인접한 상기 나노구조물들에 부착되는 소스/드레인 구조물을 형성하는 단계;
    상기 소스/드레인 구조물 상에 랜딩하는 콘택트를 형성하는 단계;
    상기 콘택트 및 상기 게이트 구조물 위에 유전체층을 형성하는 단계;
    상기 유전체층을 관통하고 상기 게이트 구조물을 덮는 제1 도전 구조물을 형성하는 단계;
    상기 제1 도전 구조물의 상단 표면이 상기 유전체층의 상단 표면보다 낮도록 상기 제1 도전 구조물의 상부 부분을 에칭하는 단계; 및
    상기 콘택트와 상기 제1 도전 구조물 둘 다를 덮기 위해 상기 유전체층을 관통하는 제2 도전 구조물을 형성하는 단계
    를 포함하는, 반도체 구조물을 제조하기 위한 방법.
  4. 제3항에 있어서,
    상기 소스/드레인 구조물을 형성하는 단계 이후 및 상기 콘택트를 형성하는 단계 이전에 상기 게이트 구조물 위에 마스크층을 형성하는 단계 - 상기 마스크층의 상단 표면은 상기 콘택트의 상단 표면과 수평을 이룸 -
    를 더 포함하고,
    상기 제1 도전 구조물은 상기 마스크층을 관통하는, 반도체 구조물을 제조하기 위한 방법.
  5. 반도체 구조물로서,
    기판;
    상기 기판 위에 형성되는 게이트 구조물;
    상기 게이트 구조물 위에 형성되는 마스크층;
    상기 기판 위에 상기 게이트 구조물에 인접하게 형성되는 소스/드레인 구조물;
    상기 소스/드레인 구조물 위에 형성되는 콘택트;
    상기 마스크층을 관통해 형성되고 상기 게이트 구조물 상에 랜딩하는 제1 도전 구조물; 및
    상기 제1 도전 구조물 및 상기 콘택트를 덮는 제2 도전 구조물 - 상기 제2 도전 구조물은, 상기 제1 도전 구조물의 상부 부분과 상기 콘택트의 상부 부분 사이에 개재되는 연장 부분을 포함함 -
    을 포함하는, 반도체 구조물.
  6. 제5항에 있어서, 상기 제2 도전 구조물의 최하단 부분은 상기 제1 도전 구조물의 상단 표면보다 낮은, 반도체 구조물.
  7. 제5항에 있어서, 상기 제2 도전 구조물 내에 보이드가 매립되어 있는, 반도체 구조물.
  8. 제7항에 있어서, 상기 보이드는 상기 제1 도전 구조물의 상부 부분과 상기 콘택트의 상부 부분 사이에 개재되는, 반도체 구조물.
  9. 제5항에 있어서,
    상기 마스크층 및 상기 콘택트 위에 형성되는 유전체층
    을 더 포함하며,
    상기 제2 도전 구조물은 상기 유전체층을 관통하고, 상기 제2 도전 구조물의 연장 부분은 상기 마스크층 내로 연장되는, 반도체 구조물.
  10. 제5항에 있어서,
    상기 제2 도전 구조물의 연장 부분을 둘러싸는 장벽층 - 상기 장벽층은 상기 제1 도전 구조물, 상기 콘택트, 및 상기 마스크층과 직접 접촉함 -
    을 더 포함하는, 반도체 구조물.
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