TWI722056B - 用於形成具有改進的對準及電容降低的導電特徵的技術 - Google Patents

用於形成具有改進的對準及電容降低的導電特徵的技術 Download PDF

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Abstract

揭露用於形成具有改進的對準及電容降低之導電特徵的技術。依據某些實施例，個別導電特徵可藉由金屬鑲嵌製程而被形成於半導體基底之上。針對既定特徵，第一及第二障壁層(共形的或其他的)可被配置沿著其側壁，而頭盔狀硬遮罩體可被配置於其頂部表面之上。額外導電特徵可被形成於現存的特徵之間，使用該些障壁層作為對準間隔物，藉此將特徵節距減半(或者減少)。另一硬遮罩材料之層可被配置於額外形成的特徵之上。該層及該些頭盔狀硬遮罩體可有不同的材料組成，以提供相對於彼此的蝕刻選擇性。額外層可被形成於所得的形貌之上，利用硬遮罩蝕刻選擇性以形成用於相鄰積體電路層之互連。

Description

用於形成具有改進的對準及電容降低的導電特徵的技術
本發明係有關用於形成具有改進的對準及電容降低的導電特徵的技術。
於積體電路之製造中，互連可使用銅為基的金屬鑲嵌製程而被形成於半導體基底之上。此一製程通常開始以一特徵，諸如溝槽或穿孔，其被蝕刻入絕緣體層並填充銅，導致銅線或穿體通孔(TBV)。絕緣體材料之額外層及銅填充特徵可被加入，導致多層積體電路。利用適當對準，相鄰積體電路層可藉由此等互連特徵而被電連接。
100,101,102,104,105‧‧‧積體電路(IC)
102‧‧‧半導體基底
104‧‧‧電介質層
104a‧‧‧特徵
106‧‧‧導電特徵
106a‧‧‧導電特徵
106b‧‧‧導電特徵
108‧‧‧障壁層
110‧‧‧硬遮罩層
112‧‧‧障壁層
114a‧‧‧特徵
114b‧‧‧特徵
116‧‧‧硬遮罩層
118‧‧‧電介質層
118a‧‧‧特徵
118b‧‧‧特徵
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1-6為製造依據本發明之實施例的積體電路(IC)之製程流程。
圖7闡明依據本發明之另一實施例而組態的IC之橫斷面視圖。
圖8闡明依據本發明之另一實施例而組態的IC之橫斷面視圖。
圖9闡明IC的橫斷面視圖，在形成硬遮罩層之後，依據本發明之實施例。
圖10闡明依據本發明之另一實施例而組態的IC之橫斷面視圖。
圖11闡明依據本發明之另一實施例而組態的IC之橫斷面視圖。
圖11’闡明依據本發明之另一實施例而組態的IC之橫斷面視圖。
圖12-17，配合圖1-2，闡明製造依據本發明之另一實施例的IC之製程流程。
圖18闡明依據本發明之另一實施例而組態的IC之橫斷面視圖。
圖19闡明依據本發明之另一實施例而組態的IC之橫斷面視圖。
圖20-28闡明製造依據本發明之另一實施例的IC之製程流程。
圖29闡明一種以積體電路結構或裝置所實施的計算系統，該些結構或裝置係使用依據一範例實施例之揭露技術來形成。
本實施例之這些或其他特徵將藉由閱讀以下詳細描述(配合文中所述之圖形)而被更佳地瞭解。於圖形中，於各個圖形中所顯示之各相同或幾乎相同的組件可由類似的 數字代表。為了簡潔之目的，並非每一組件可被標示於每一圖形中。再者，如所將理解者，圖形不一定依比例而繪製或用來限制所描述的實施例於所顯示的特定組態。例如，雖然某些圖形一般性地指示直線、直角、及平滑表面，但本技術之實際實施方式可具有較不完美的直線及直角，且某些特徵可具有表面形貌或者另為製造程序之非平滑的、給定的真實世界限制。簡言之，圖形僅被提供以顯示範例結構。
【發明內容及實施方式】
揭露用於形成具有改進的對準及電容降低之導電特徵的技術。該些技術可被實施以金屬鑲嵌製程或消去製程。更詳細地，且依據某些實施例，複數導電特徵可藉由金屬鑲嵌製程而被形成於半導體基底之上，其中該些個別特徵被直接地形成於電介質層(其被接著凹陷)內。於其他實施例中，複數導電特徵可藉由消去圖案化製程而被形成於半導體基底之上，其中導電材料層被圖案化入個別特徵中。於任一情況下，針對既定特徵，第一及第二障壁層(其可為共形的或其他的)可被配置沿著其側壁，而頭盔狀(或者帽子狀)硬遮罩體可被配置於其頂部表面之上。依據某些實施例，額外導電特徵可被形成於現存特徵之間，使用障壁層為對準間隔物。以此方式，則配置於基底之上的特徵之節距可被減半(或者降低)。於某些情況下，另一硬遮罩材料之層可被配置於額外形成的特徵之 上。依據某些實施例，第二硬遮罩層及頭盔狀硬遮罩體可有不同的材料組成，以致其展現相對於彼此的蝕刻選擇性。額外層可被形成於所得的形貌之上，利用硬遮罩材料之蝕刻選擇性於形成針對相鄰積體電路層之互連，如針對既定目標應用或終端使用所欲者。各種組態及變異將根據此說明書而清楚明白。
一般性概述
用以處理短路容限及電容之現存方式係遭受關於降低缺陷、保存圖案保真度、及最小化蝕刻期間對於金屬結構之損害等等挑戰。隨著裝置尺寸持續縮小，互連特徵變得更窄且更緊密地形成在一起，其惡化了這些和其他重要問題。
因此，且依據本發明之某些實施例，揭露用於形成具有改進的對準及電容降低之導電特徵的技術。依據某些實施例，複數導電特徵可藉由以下之任一製程而被形成於半導體基底之上：金屬鑲嵌製程，其中個別特徵被直接地形成於其被接著凹陷的電介質層內；或消去圖案化製程，其中導電材料層被圖案化入個別特徵。於任一情況下，針對既定特徵，第一及第二障壁層(其可為共形的或其他的)可被配置沿著其側壁，而頭盔狀或者帽子狀硬遮罩體可被配置於其頂部表面之上。依據某些實施例，額外導電特徵可被形成於現存特徵之間，使用障壁層為對準間隔物。以此方式，則配置於基底之上的特徵之節距可被減半(或者 降低)。於某些情況下，另一硬遮罩材料之層可被配置於額外形成的特徵之上。依據某些實施例，第二硬遮罩層及頭盔狀硬遮罩體可有不同的材料組成，以致其展現相對於彼此的蝕刻選擇性。額外層可被形成於所得的形貌之上，利用硬遮罩材料之蝕刻選擇性於形成針對相鄰積體電路層之互連，如針對既定目標應用或終端使用所欲者。
依據某些實施例，所揭露的技術可被使用(例如)於一次地形成第一複數(例如，第一半或其他子集)導電特徵，並接著一次地形成第二複數(例如，第二半或其他子集)導電特徵。介於圖案化該些個別複數之間，文中所述之間隔物和硬遮罩沈積製程可被利用以提供具有高蝕刻選擇性、優先對準(或兩者)之特徵的架構。如根據本說明書所將被理解：所揭露之技術可針對任何寬廣範圍的導電特徵組態而被利用，包括(例如)互連、溝槽、通孔、及插塞切割，僅舉一些例子。
於某些情況下，所揭露之技術可提供改進的圖案保真度，其可藉由降低短路至錯誤的導線之風險而導致改進的短路容限。於某些情況下，圖案化交替的導電特徵(例如，以2x之節距而非x之節距)如文中所述，可減少短路至錯誤的導電特徵之風險。再者，於某些例子中，將如文中所述而組態的硬遮罩層保留於導電特徵的頂部表面之上可用以增加針對上覆層之導電特徵(例如，上方層中之通孔或其他互連)的短路容限。於某些情況下，所揭露之技術可被利用(例如)於以具有改進的蝕刻布局誤差 (EPE)之緊密節距來圖案化互連。於某些情況下，所揭露之技術可用以降低針對金屬(或其他導電材料)沈積之高寬比，因為額外的硬遮罩可被圖案化在第一組導電特徵之後。於某些情況下，所揭露之技術可提供於交錯導電特徵之高度(例如，交替線或溝槽)，其可用以降低主機IC之電容，如相較於傳統架構。
依據某些實施例，所揭露之技術的使用可(例如)藉由以下之任一者(或組合)而被檢測：掃描電子顯微鏡(SEM)、穿透電子顯微鏡(TEM)、或者既定積體電路之其他適當檢驗或具有以下之任一者(或組合)的其他半導體結構：(1)多數間隔物材料之存在，其間隔物可被垂直地及/或水平地定向，於最終互連堆疊中；及(2)不同高度之交替導電特徵(例如，線或溝槽)。
金屬鑲嵌技術及結構
圖1-6闡明製造依據本發明之實施例的積體電路(IC)100之製程流程。此製程可開始如圖1，其闡明一依據本發明之實施例而組態的IC 100之橫斷面視圖。如圖所示，IC 100包括半導體基底102，其可具有寬廣範圍的組態之任一者。例如，半導體基底102可組態成大塊半導體基底、絕緣體上半導體(XOI，其中X代表半導體材料)結構(諸如矽絕緣體(SOI))、半導體晶圓、及多層結構之任一者(或組合)。依據某些實施例，半導體基底102可被形成自諸如矽(Si)、鍺(Ge)、及矽鍺 (SiGe)等等半導體材料之任一者(或組合)。於某些情況下，半導體基底102可包括配置於其中之一或更多導電特徵(例如，互連)。應注意：基底102完全無須被形成自半導體，於某些實施例中。用於半導體基底102之其他適當材料及組態將取決於既定應用且將根據本說明書而清楚明白。
IC 100亦包括配置於半導體基底102之上的電介質層104。電介質層104可被形成自廣泛範圍的電介質材料之任一者。例如，於某些實施例中，電介質層104可被形成自氧化物或摻碳(C)氧化物，諸如氧化矽(SiO2)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、或氧化鑭(La2O3)，等等。於某些實施例中，電介質層104可被形成自氮化物，諸如氮化矽(Si3N4)、或氧氮化物，諸如氧氮化矽(SiON)、碳化物，諸如碳化矽(SiC)、或氧碳氮化物，諸如氧碳氮化矽(SiOCN)。於某些實施例中，電介質層104可被形成自任何前述材料之組合。於某些實施例中，電介質層104可為同質電介質結構(例如，僅包含單一電介質材料)；而於其他實施例中，電介質層102可為異質電介質結構(例如，包含不同電介質材料組成之部分)。於某些情況下，電介質層104可組態成(至少部分地)作用為IC 100之層間電介質(ILD)。於某些例子中，電介質層104可組態成提供IC 100之淺溝槽隔離(STI)。
電介質層104可經由任何適當的標準、習慣、或專屬技術而被形成於半導體基底102之上，如根據此說明書所將清楚明白者。依據某些實施例，電介質層104可經由物理氣相沈積(PVD)製程(諸如濺射沈積)、旋塗式沈積(SOD)製程、及化學氣相沈積(CVD)製程(諸如電漿加強CVD(PECVD))之任一者(或組合)而被形成。電介質層104之尺寸可被客製化，如針對既定目標應用或終端使用所欲者。於某些情況下，電介質層104可具有厚度於約50-150nm(例如，約50-100nm、約100-150nm、或約50-150nm之範圍內的任何其他子範圍)之範圍內。用於電介質層104之其他適當材料、形成技術、及組態將取決於既定應用且將根據本說明書而清楚明白。
依據某些實施例，電介質層104可被圖案化以一或更多特徵104a，其可為寬廣範圍的組態之任一者。例如，於某些情況下，既定特徵104a可為溝槽(單金屬鑲嵌或雙金屬鑲嵌)、插塞切割、或其他開口或凹陷，其僅延伸通過電介質層104之整個厚度的部分(例如，以致其著陸於下方半導體基底102之上方(而非於下方半導體基底102上))。於其他情況下，既定特徵104a可為穿孔或者其他開口或凹陷，其延伸通過電介質層104之整個厚度(例如，以致其著陸於下方半導體基底102上)。既定特徵104a可經由任何適當的標準、習慣、或專屬微影和蝕刻技術而被形成，如根據此說明書所將清楚明白者。依據某些實施例，既定特徵104a可經由蝕刻並清潔製程而被 形成，該蝕刻並清潔製程可涉及濕式蝕刻或乾式蝕刻(或兩者)，其蝕刻化學物可(至少部分地)根據電介質層104及半導體基底102之材料組成而被客製化。既定特徵104a之尺寸及幾何可被客製化，如針對既定目標應用或終端使用所欲者。於某些情況下，既定特徵104a可具有實質上垂直的側壁(例如，於垂直地筆直之約2°內)。於其他例子中，既定特徵104a可具有錐形的側壁(例如，於垂直地筆直之約2°以外)。相鄰特徵104a之節距或其他間隔可被客製化。如圖所示，特徵104a可被圖案化(例如)以2x之節距，依據某些實施例。用於特徵104a之其他適當組態及形成將取決於既定應用且將根據本說明書而清楚明白。
依據某些實施例，導電特徵106可被配置於電介質層104之既定特徵104a內。於某些情況下，既定導電特徵106可被形成於半導體基底102之上，以致其與半導體基底102之上表面接觸或者被配置於半導體基底102之上表面之上。於某些其他情況下，既定導電特徵106可被形成至少部分地於半導體基底102內，以致其至少部分地延伸於半導體基底102之上表面底下。於某些又其他情況下，既定導電特徵106可被形成於半導體基底102之上以及至少部分地於半導體基底102內兩者，以致其係至少部分地與半導體基底102之上表面接觸或者配置於半導體基底102之上表面之上且至少部分地延伸於半導體基底102之上表面底下。各種組態及變異將根據此說明書而清楚明 白。
既定導電特徵106可被形成自廣泛範圍的導電材料之任一者。例如，於某些實施例中，既定導電特徵106可被形成自諸如銅(Cu)、鋁(Al)、鎢(W)、鎳(Ni)、鈷(Co)、銀(Ag)、金(Au)、鈦(Ti)、及鉭(Ta)等等導電金屬之任一者(或組合)。既定導電特徵106可經由任何適當的標準、習慣、或專屬技術而被形成，如根據此說明書所將清楚明白者。依據某些實施例，既定導電特徵106可經由電鍍製程、無電沈積製程、原子層沈積(ALD)製程、PVD製程、及CVD製程等等之任一者(或組合)而被形成。
既定導電特徵106之尺寸及幾何可被客製化，如針對既定目標應用或終端使用所欲者；而於某些情況下可至少部分地取決於既定主機特徵104a之尺寸及幾何。於某些情況下，既定導電特徵106可為一般矩形或方形橫斷面幾何。於某些其他情況下，既定導電特徵106可為一般梯形橫斷面幾何。於某些例子中，既定導電特徵106可具有一或更多曲線表面(頂部、側壁、或其他)。於某些例子中，既定導電特徵106可具有斜角的或錐形的側壁；而於某些其他例子中，既定導電特徵106可具有實質上筆直的、垂直的側壁。相鄰導電特徵106之節距(P1)或其他間隔可被客製化並可至少部分地取決於其他主機特徵104a之節距。用於導電特徵106之其他適當材料、形成技術、及組態將取決於既定應用且將根據本說明書而清楚 明白。
此製程可繼續如圖2，其闡明在凹陷電介質層104後之圖1的IC 100之橫斷面視圖，依據本發明之實施例。電介質層104可經由任何適當的標準、習慣、或專屬技術而被凹陷，如根據此說明書所將清楚明白者。於某些情況下，電介質層104之凹陷可經由等向蝕刻製程及各向異性蝕刻製程之任一者(或組合)而被履行。既定蝕刻製程可涉及濕式蝕刻或乾式蝕刻(或兩者)，而由既定的應用蝕刻製程所利用的特定蝕刻化學物可被客製化，如針對既定目標應用或終端使用所欲者。於一範例情況中，空氣間隙蝕刻製程可被利用以凹陷電介質層104。電介質層104之凹陷的深度及程度可被控制以提供既定量的對稱/非對稱及等向/各向異性，如所欲。
注意：如一般於圖2中所示，至少一導電特徵106(例如，中間所示的導電特徵106)具有與其側壁接觸的電介質層104之電介質材料，而至少一其他導電特徵106(例如，最左邊及/或最右邊所示的導電特徵106)不具有與其側壁接觸的電介質層104之電介質材料。此可(至少於某些情況下)導因於任何兩個導電特徵106可被彼此地交錯於下方半導體基底102之上，依據某些實施例。考量圖1，其中至少一導電特徵106是在相對於半導體基底102之不同高度上，相較於至少一其他導電特徵106。依據某些實施例，電介質層104之凹陷可被最佳化(或者客製化)，針對介於相鄰導電特徵106間之既定的交錯量。 依據某些實施例，電介質層104可被凹陷(例如)直到達到既定導電特徵106之底部，諸如圖2中一般所示者。依據一實施例，電介質層104之凹陷可被履行以致其既定特徵104a著陸於溝槽停止上，其可改進蝕刻控制。至該端，於某些情況下，電介質層104可被形成為多層結構(例如，雙層、三層、或其他數量的組分層)，其中該些組分層有不同的材料組成，其中一者係組態成作用為蝕刻停止層。
此製程可繼續如圖3，其闡明在形成障壁層108後之圖2的IC 100之橫斷面視圖，依據本發明之實施例。障壁層108可組態(依據某些實施例)成(至少部分地)作用為IC 100(或其他主機IC)之間隔物層。至該端，障壁層108之材料組成可被客製化，如針對既定目標應用或終端使用所欲者。於某些情況下，障壁層108可被形成自諸如(例如)氧化矽(SiO2)、氧化鋁(Al2O3)、及氧化鈦(TiO2)等等之任一者(或組合)。更一般性地，且依據某些實施例，障壁層108可被形成(部分地或整體地)自具有小於或等於約5.0之電介質常數(k)的任何適當的低k金屬氧化物。
障壁層108可經由任何適當的標準、習慣、或專屬技術而被形成，如根據此說明書所將清楚明白者。依據某些實施例，障壁層108可經由化學氣相沈積(CVD)製程(諸如電漿加強CVD(PECVD)製程)、及原子層沈積(ALD)製程等等之任一者(或組合)而被形成。障壁層 108之尺寸及幾何可被客製化，如針對既定目標應用或終端使用所欲者；並可(至少部分地)取決於導電特徵106之節距P1及障壁層112之尺寸的至少一者(討論於下)。於某些情況下，障壁層108可具有厚度(例如)於約0.25-0.5乘以節距P1之x(例如，約0.25-0.375乘以x、約0.375-0.5乘以x、或約0.25-0.5乘以x之範圍內的任何其他子範圍)之範圍內。於某些例子中，障壁層108可具有實質上均勻的厚度於其由電介質層104及導電特徵106所提供的形貌之上；而於某些其他例子中，障壁層108可具有非均勻的或者變化的厚度於此形貌之上(例如，障壁層108之第一部分可具有第一範圍內之厚度，而其第二部分可具有第二、不同的範圍內之厚度)。於某些例子中，障壁層108可實質上共形於其下方形貌(例如，於電介質層104之上並延伸上側壁以及於導電特徵106的頂部表面之上)。用於障壁層108之其他適當材料、形成技術、及組態將取決於既定應用且將根據本說明書而清楚明白。
此製程可繼續如圖4，其闡明在形成硬遮罩層110後之圖3的IC 100之橫斷面視圖，依據本發明之實施例。硬遮罩層110之材料組成可被客製化，如針對既定目標應用或終端使用所欲者。於某些實施例中，硬遮罩層110可被形成自氮化鈦(TiN)、氮化矽(Si3N4)、二氧化矽(SiO2)、碳氮化矽(SiCN)、及氧氮化矽(SiOxNy)等等之任一者(或組合)。
硬遮罩層110可經由任何適當的標準、習慣、或專屬技術而被形成，如根據此說明書所將清楚明白者。依據某些實施例，硬遮罩層110可經由非共形沈積製程，諸如(例如)PVD製程(諸如濺射沈積製程)、及CVD製程等等之任一者(或組合)而被形成。如根據本說明書所將理解：非共形製程之使用可致使硬遮罩材料實質上(例如，僅僅、大部分地、或者主要地)沈積於導電特徵106之頂部之上而非於其之間。於某些情況下，既定硬遮罩體可延伸超越(例如，伸出)下方導電特徵106之頂部表面直達下方障壁層108之全厚度(或少於全厚度)(例如，諸如一般可見於圖4、13、及23中)。於某些情況下，既定硬遮罩體可延伸超越(例如，伸出)下方導電特徵106之頂部表面(例如)以少於其寬度之約25%、少於其寬度之約20%、少於其寬度之約15%、少於其寬度之約10%、少於其寬度之約5%、或少於其寬度之約1%。於某些其他情況下，既定硬遮罩體可不延伸超越(例如，可不伸出)下方導電特徵106之頂部表面。於形成硬遮罩層110時，一或更多蝕刻並清潔製程選擇性地可被利用，依據某些實施例。於一範例情況中，濕式清潔製程可被用以確保其無硬遮罩材料殘留於相鄰導電特徵106之間的空間之底部上。
硬遮罩層110之尺寸及幾何可被客製化，如針對既定目標應用或終端使用所欲者。於某些情況下，硬遮罩層110可具有厚度(例如)於約0.25-0.5乘以節距P1之x (例如，約0.25-0.375乘以x、約0.375-0.5乘以x、或約0.25-0.5乘以x之範圍內的任何其他子範圍)之範圍內。於某些情況下，硬遮罩層110可具有厚度(例如)於約5-20nm(例如，約5-10nm、約10-15nm、約15-20nm、或約5-20nm之範圍內的任何其他子範圍)之範圍內。於某些例子中，硬遮罩層110可具有實質上均勻的厚度於其下方形貌之上；而於某些其他例子中，硬遮罩層110可具有非均勻的或者變化的厚度於此形貌之上(例如，硬遮罩層110之第一部分可具有第一範圍內之厚度，而其第二部分可具有第二、不同的範圍內之厚度)。如從圖4可見，依據某些實施例，硬遮罩層110可被形成以致其包含一或更多組分硬遮罩體。於某些情況下，既定硬遮罩體可組態成通常頭盔狀(或者帽狀)部分，其被配置於由障壁層108及導電特徵106之下方部分所提供的形貌之上。於某些情況下，硬遮罩層110之既定組分硬遮罩體可為一般矩形或方形橫斷面幾何。於某些其他情況下，硬遮罩層110之既定組分硬遮罩體可為一般梯形橫斷面幾何。於某些例子中，硬遮罩層110之既定組分硬遮罩體可具有一或更多曲線表面(頂部、側壁、或其他)。於某些例子中，硬遮罩層110之既定組分硬遮罩體可具有斜角的或錐形的側壁；而於某些其他例子中，硬遮罩層110之既定組分硬遮罩體可具有實質上筆直的、垂直的側壁。
於某些情況下，硬遮罩層110之組分硬遮罩體(例如，頭盔狀硬遮罩體)可被形成以致容許其為漏電的。然 而，於其他情況下，此等硬遮罩體可被形成以致其不是(或者是僅可忽略地)漏電的。用於硬遮罩層110之其他適當材料、形成技術、及組態將取決於既定應用且將根據本說明書而清楚明白。
此製程可繼續如圖5，其闡明在形成障壁層112後之圖4的IC 100之橫斷面視圖，依據本發明之實施例。障壁層112可組態(依據某些實施例)成(至少部分地)作用為IC 100(或其他主機IC)之間隔物層。如根據本說明書所將理解者，障壁層112可被形成以如上所討論之範例材料、技術、及組態的任一者，例如，針對障壁層108。於某些實施例中，障壁層112可為與障壁層108不同的材料組成。於某些實施例中，障壁層112可具有厚度(例如)於約0.1-0.25乘以節距P1之x(例如，約0.1-0.2乘以x、約0.15-0.25乘以x、或約0.1-0.25乘以x之範圍內的任何其他子範圍)之範圍內。於某些例子中，障壁層112可具有實質上均勻的厚度於其由硬遮罩層110及障壁層108所提供的形貌之上；而於某些其他例子中，障壁層112可具有非均勻的或者變化的厚度於此形貌之上(例如，障壁層112之第一部分可具有第一範圍內之厚度，而其第二部分可具有第二、不同的範圍內之厚度)。於某些例子中，障壁層112可為實質上共形於其下方形貌。
於形成障壁層112時，可能希望移除其沈積在硬遮罩層110之上的部分，以確保其硬遮罩層110之組分硬遮罩 體的上表面保持暴露。同時，可能希望移除其沈積在介於相鄰導電特徵106之間的障壁層108之部分之上的障壁層112之部分。至這些端，障壁層112之部分移除可經由任何適當的標準、習慣、或專屬方向性蝕刻技術而被履行，如根據此說明書所將清楚明白者。
如從圖5可見，例如，障壁層112可被形成(依據某些實施例)以延伸自障壁層108，沿著導電特徵106之側壁，及沿著硬遮罩層110之組分硬遮罩體的側壁。於某些例子中，障壁層112可向上延伸障壁層108及硬遮罩層110之全高度，而於某些其他例子中，障壁層可向上延伸少於其全高度。如從圖5進一步可見，特徵114a可存在於相鄰導電特徵106之間，由於此等導電特徵106之間的障壁層112與108的特定介面。用於障壁層112之其他適當材料、形成技術、及組態將取決於既定應用且將根據本說明書而清楚明白。
此製程可繼續如圖6，其闡明在從既定特徵114a形成特徵114b後之圖5的IC 100之橫斷面視圖，依據本發明之實施例。如圖可見，既定特徵114a可經歷額外圖案化，例如，以提供特徵114b。於某些情況下，複數特徵114b可被形成，以提供第二組導電特徵106(例如，第一組被形成如以上參考圖1所討論者)。至這些端，既定特徵114b可被形成以如上(例如)針對特徵104a所討論的範例技術及組態之任一者，依據某些實施例。於某些情況下，既定特徵114b可被形成以一路向下延伸至下方半導 體基底102之頂部表面，通過障壁層108及電介質層104之各者的全局部厚度，舉例而言。既定特徵114b可被形成為(例如)溝槽、穿孔、插塞切割、通孔、或任何其他特徵，如針對既定目標應用或終端使用所欲者。依據某些實施例，特徵114b(及114a，討論於上)可被圖案化於交替的溝槽上，以致其IC 100之節距P1約被減半(例如，如一般參考圖7而討論於下者)。既定特徵114b(及114a)之尺寸及幾何可(至少部分地)取決於障壁層112及108之尺寸，其可定義此等特徵114b(及114a)之尺寸侷限。例如，鄰接第一導電特徵106之側壁的障壁層112之第一部分及鄰接相鄰導電特徵106之側壁的障壁層112之第二部分可作用以保護IC 100之那些部分，而同時提供既定特徵114b(或114a)之方向性形成於IC 100之上。
於製程流程之此刻，針對如何繼續製造有廣泛的選擇。例如，考量圖7，其闡明一依據本發明之實施例而組態的IC 101之橫斷面視圖。如於此可見，IC 100之特徵114a及114b的全部(或某子集)可被填充以導電材料，依據某些實施例。如此一來，所得的IC 100可具有節距P2之導電特徵106，該節距P2可為IC 100之原始節距P1的部分。於一範例情況中，節距P2可為節距P1之約一半(例如，假如P1=2x，則P2=x)。於某些情況下，新形成的導電特徵106可為如先前所形成之原始導電特徵106的相同材料組成。於其他情況下，不同的導電材料可 被利用，以致IC 101係控制第一材料組成之一或更多導電特徵106及第二、不同的材料組成之一或更多導電特徵106。
於某些情況下，在填充特徵114a及114b之全部(或某子集)後，IC 101選擇性地可經歷化學機制平坦化(CMP)製程及蝕刻並清潔製程之任一者(或組合)，例如，用以移除障壁層112、硬遮罩層110、和障壁層108之任何不要的部分、以及其可能存在之任何過量(例如，超載)的導電特徵106。然而，於其他情況下，硬遮罩層110可被容許留存於IC 101之上。
於其他情況下，在填充特徵114a及114b之全部(或某子集)後，IC 101選擇性地可經歷凹陷製程，其中導電特徵106被凹陷至低於障壁層112及硬遮罩層110之高度。例如，考量圖8，其闡明一依據本發明之實施例而組態的IC 102之橫斷面視圖。導電特徵106之凹陷可經由任何適當的標準、習慣、或專屬蝕刻並清潔技術而被履行，如根據此說明書所將清楚明白者。
於某些情況下，在凹陷導電特徵106如圖8中之後，IC 102選擇性地可經歷一或更多額外製程。例如，考量圖9，其闡明在形成硬遮罩層116後的IC 102之橫斷面視圖，依據本發明之實施例。如圖可見，硬遮罩層116可被形成於任何一或更多所欲的特徵114a及114b內，在導電特徵106之上，依據某些實施例。如根據本說明書所將理解者，硬遮罩層116可被形成以如上所討論之範例材料、 技術、及組態的任一者，例如，針對硬遮罩層110，依據某些實施例。於某些情況下，硬遮罩層116與硬遮罩層110可有不同的材料組成，提供針對彼此的蝕刻選擇性。
依據某些實施例，在形成硬遮罩層之後，IC 102可經歷電介質層118之形成、其硬遮罩層110和116之任一(或兩者)的部分之選擇性移除、以及既定導電特徵106之進一步形成。例如，考量圖10，其闡明一依據本發明之實施例而組態的IC 102之橫斷面視圖。如根據本說明書所將理解者，電介質層118可被形成以如上所討論之範例材料、技術、及組態的任一者，例如，針對電介質層104，依據某些實施例。如圖10中於此可見，電介質層118可被圖案化以一或更多特徵118a，其尺寸及幾何可被客製化，如針對既定目標應用或終端使用所欲者。於某些情況下，既定特徵118a可被形成以著陸(至少部分地)於硬遮罩層116的一部分及下方的導電特徵106之上。在圖案化此一特徵118a之後，下方硬遮罩層116之一部分可被選擇性地移除(例如，選擇性地蝕刻掉)，以暴露(例如)由特徵114b所控制的下方導電特徵106。依據一實施例，額外導電材料可被沈積於新暴露的導電特徵106之上，其容許所得的導電特徵106a向上延伸通過電介質層118中之圖案化特徵118a。於一範例情況中，下一上覆層之通孔(或其他導電特徵)可被著陸(部分地或整體地)於導電特徵106之上，導致橫跨兩IC層之導電特徵106a。
圖11闡明依據本發明之另一實施例而組態的IC 102之橫斷面視圖。圖11’闡明依據本發明之另一實施例而組態的IC 102之橫斷面視圖。如根據本說明書所將理解：圖11’提供IC 100之演示，其係代表某更為真實世界的結構特徵和組態，而文中針對圖11所提供之說明同樣可應用於圖11’。如從這些圖形可見，電介質層118額外地(或替代地)可被圖案化以一或更多特徵118b，其尺寸及幾何可被客製化，如針對既定目標應用或終端使用所欲者。於某些情況下，既定特徵118b可被形成以著陸(至少部分地)於硬遮罩層110的一部分及下方的導電特徵106之上。在圖案化此一特徵118b之後，下方硬遮罩層110之一部分可被選擇性地移除(例如，選擇性地蝕刻掉)，以暴露(例如)由特徵114a所控制的下方導電特徵106。依據一實施例，額外導電材料可被沈積於新暴露的導電特徵106之上，其容許所得的導電特徵106b向上延伸通過電介質層118中之圖案化特徵118b。於一範例情況中，下一上覆層之通孔(或其他導電特徵)可被著陸(部分地或整體地)於導電特徵106之上，導致橫跨兩IC層之導電特徵106b。如圖11及11’之各者中所示，導電特徵106a選擇性地可同樣存在於IC 102中，雖然IC 102無須具有此一組態。
如一般地從圖10-11’可見，於某些情況下，所揭露的技術之使用可容許增進的蝕刻布局錯誤(EPE)容限，依據某些實施例。如進一步從圖10-11’可見，硬遮罩層110 (例如，頭盔狀硬遮罩體)及硬遮罩層116可展現蝕刻選擇性，依據某些實施例。
圖1-2及12-17闡明製造依據本發明之另一實施例的IC 104之製程流程。該製程可開始如圖1及2，如以上所討論。此製程可開始如圖12，其闡明一依據本發明之另一實施例而組態的IC 104之橫斷面視圖。如此處可見，IC 104包括障壁層108，其延伸於導電特徵106的側壁(但非頂部表面)之上(例如，障壁層108延伸於其在電介質層104上面的側壁之部分之上)。因此，導電特徵106之上表面保持暴露。比較此與圖3中之障壁層108(如以上所討論)，其替代地共形於導電特徵106之頂部表面、以及其側壁。
此製程可繼續如圖13，其闡明在形成硬遮罩層110後之圖12的IC 104之橫斷面視圖，依據本發明之實施例。如此處可見，硬遮罩層110(例如，一或更多硬遮罩體，如以上所討論)可被配置於(並直接接觸與)導電特徵106之頂部表面之上，以及沿著導電特徵106之障壁層108的部分之末端，依據一實施例。比較此與圖4中之硬遮罩層110(如以上所討論)，其替代地駐存於(並直接接觸與)其共形於導電特徵106之頂部表面的障壁層108之部分之上，依據一實施例。
此製程可繼續如圖14，其闡明在形成障壁層112後之圖13的IC 104之橫斷面視圖，依據本發明之實施例。如此處可見，障壁層112可被配置於障壁層108及硬遮罩 層110之部分之上，沿著導電特徵106之側壁。於形成障壁層112時，可能希望移除其沈積在硬遮罩層110之上的部分，以確保其硬遮罩層110之組分硬遮罩體的上表面保持暴露。同時，可能希望移除其沈積在介於相鄰導電特徵106之間的障壁層108之部分之上的障壁層112之部分。至這些端，障壁層112之部分移除可經由任何適當的標準、習慣、或專屬方向性蝕刻技術而被履行，如根據此說明書所將清楚明白者。
如從圖14可見，例如，障壁層112可被形成(依據某些實施例)以延伸自障壁層104，沿著導電特徵106之側壁之上的障壁層108，及沿著硬遮罩層110之組分硬遮罩體的側壁。於某些例子中，障壁層112可向上延伸障壁層108及硬遮罩層110之全高度，而於某些其他例子中，障壁層可向上延伸少於其全高度。如從圖14進一步可見，特徵114a可存在於相鄰導電特徵106之間，由於此等導電特徵106之間的障壁層112與108的特定介面。
此製程可繼續如圖15，其闡明在從既定特徵114a形成特徵114b後之圖14的IC 104之橫斷面視圖，依據本發明之實施例。如圖可見，既定特徵114a可經歷額外圖案化，例如，以提供特徵114b。於某些情況下，複數特徵114b可被形成，以提供第二組導電特徵106(例如，第一組被形成如以上參考圖1所討論者)。至這些端，既定特徵114b可被形成以如上所討論的範例技術及組態之任一者，例如，針對圖6之背景中的特徵114b。如以上 所提供之圖6的討論，於圖15中此處之特徵114b(及114a，如以上所討論)可被圖案化於交替的溝槽上，以致其IC 104之節距P1約被減半。
於製程流程之此刻，針對如何繼續製造有廣泛的選擇。例如，IC 104之特徵114a及114b的全部(或某子集)可被填充以導電材料，依據某些實施例。如此一來，所得的IC 104可具有節距P2之導電特徵106，該節距P2可為IC 104之原始節距P1的部分。於一範例情況中，節距P2可為節距P1之約一半(例如，假如P1=2x，則P2=x)。於某些情況下，新形成的導電特徵106可為如先前所形成之原始導電特徵106的相同材料組成。於其他情況下，不同的導電材料可被利用，以致IC 104係控制第一材料組成之一或更多導電特徵106及第二、不同的材料組成之一或更多導電特徵106。
於某些情況下，在填充特徵114a及114b之全部(或某子集)後，IC 104選擇性地可經歷CMP製程及蝕刻並清潔製程之任一者(或組合)，例如，用以移除障壁層112、硬遮罩層110、和障壁層108之任何不要的部分、以及其可能存在之任何過量(例如，超載)的導電特徵106。然而，於其他情況下，硬遮罩層110可被容許留存於IC 104之上。
於其他情況下，在填充特徵114a及114b之全部(或某子集)後，IC 104選擇性地可經歷凹陷製程，其中導電特徵106被凹陷至低於障壁層112及硬遮罩層110之高度。例如，考量圖16，其闡明一依據本發明之實施例而組態的IC 104之橫斷面視圖。導電特徵106之凹陷可經由任何適當的標準、習慣、或專屬蝕刻並清潔技術而被履行，如根據此說明書所將清楚明白者。
於某些情況下，在凹陷導電特徵106如圖16中之後，IC 104選擇性地可經歷一或更多額外製程。例如，考量圖17，其闡明在形成硬遮罩層116後的IC 104之橫斷面視圖，依據本發明之實施例。如圖可見，硬遮罩層116可被形成於任何一或更多所欲的特徵114a及114b內，在導電特徵106之上，依據某些實施例。如根據本說明書所將理解者，硬遮罩層116可被形成以如上所討論之範例材料、技術、及組態的任一者，例如，針對硬遮罩層110，依據某些實施例。於某些情況下，硬遮罩層116與硬遮罩層110可有不同的材料組成，提供針對彼此的蝕刻選擇性。
依據某些實施例，在形成硬遮罩層106之後，IC 104可經歷電介質層118之形成、其硬遮罩層110和116之任一(或兩者)的至少一部分之選擇性移除、以及既定導電特徵106之進一步形成。例如，考量圖18，其闡明一依據本發明之實施例而組態的IC 104之橫斷面視圖。如圖18中於此可見，電介質層118可被圖案化以一或更多特徵118a，其尺寸及幾何可被客製化，如針對既定目標應用或終端使用所欲者。於某些情況下，既定特徵118a可被形成以著陸(至少部分地)於硬遮罩層116的一部分及 下方的導電特徵106之上。在圖案化此一特徵118a之後，下方硬遮罩層116之一部分可被選擇性地移除(例如，選擇性地蝕刻掉)，以暴露(例如)由特徵114b所控制的下方導電特徵106。依據一實施例，額外導電材料可被沈積於新暴露的導電特徵106之上，其容許所得的導電特徵106a向上延伸通過電介質層118中之圖案化特徵118a。於一範例情況中，下一上覆層之通孔(或其他導電特徵)可被著陸(部分地或整體地)於導電特徵106之上，導致橫跨兩IC層之導電特徵106a。
圖19闡明依據本發明之另一實施例而組態的IC 104之橫斷面視圖。如從圖11中之此處可見，電介質層118額外地(或替代地)可被圖案化以一或更多特徵118b，其尺寸及幾何可被客製化，如針對既定目標應用或終端使用所欲者。於某些情況下，既定特徵118b可被形成以著陸(至少部分地)於硬遮罩層110的一部分及下方的導電特徵106之上。在圖案化此一特徵118b之後，下方硬遮罩層110之一部分可被選擇性地移除(例如，選擇性地蝕刻掉)，以暴露(例如)由特徵114a所控制的下方導電特徵106。依據一實施例，額外導電材料可被沈積於新暴露的導電特徵106之上，其容許所得的導電特徵106a向上延伸通過電介質層118中之圖案化特徵118a。於一範例情況中，下一上覆層之通孔(或其他導電特徵)可被著陸(部分地或整體地)於導電特徵106之上，導致橫跨兩IC層之導電特徵106b。如圖19中所示，導電特徵106a 選擇性地可同樣存在於IC 104中，雖然IC 104無須具有此一組態。
如一般地從圖18-19可見，於某些情況下，所揭露的技術之使用可容許增進的EPE容限，依據某些實施例。如進一步從圖18-19可見，硬遮罩層110(例如，頭盔狀硬遮罩體)及硬遮罩層116可展現蝕刻選擇性，依據某些實施例。
消去圖案化技術及結構：
圖20-28闡明製造依據本發明之另一實施例的IC 105之製程流程。此製程可開始如圖20，其闡明一依據本發明之實施例而組態的IC 105之橫斷面視圖。如此處可見，IC 105包括半導體基底102及配置於其之上的導電層106，各如以上所討論。
此製程流程可繼續如圖21，其闡明在圖案化導電層106為一或更多導電特徵106後之圖20的IC 105之橫斷面視圖，依據本發明之實施例。導電層106之圖案化可經由任何適當的標準、習慣、或專屬微影、蝕刻、及清潔(或其他消去圖案化)技術而被履行，如根據此說明書所將清楚明白者。於某些情況下，導電特徵106可經由蝕刻製程之任一者(或組合)而被形成自導電層106。既定蝕刻製程可為涉及濕式蝕刻或乾式蝕刻(或兩者)之各向異性蝕刻，而由既定的應用蝕刻製程所利用的特定蝕刻化學物可被客製化，如針對既定目標應用或終端使用所欲者。 導電層106之圖案化可被控制以提供既定量的對稱/非對稱及等向/各向異性，如所欲。依據某些實施例，導電層106之圖案化可被履行直到達到下方半導體基底102之上表面，諸如圖21中一般所示者。
此製程流程可繼續如圖22，其闡明在形成障壁層108後之圖21的IC 105之橫斷面視圖，依據本發明之實施例。如此處可見，IC 105包括障壁層108，其延伸於導電特徵106之側壁(但非頂部表面)之上。因此，導電特徵106之上表面保持暴露。比較此與圖3中之障壁層108(如以上所討論)，其替代地共形於導電特徵106之頂部表面、以及其側壁。
此製程可繼續如圖23，其闡明在形成硬遮罩層110後之圖22的IC 105之橫斷面視圖，依據本發明之實施例。如此處可見，硬遮罩層110(例如，一或更多硬遮罩體，如以上所討論)可被配置於(並直接接觸與)導電特徵106之頂部表面之上，以及沿著導電特徵106之障壁層108的部分之末端，依據一實施例。比較此與圖4中之硬遮罩層110(如以上所討論)，其替代地駐存於(並直接接觸與)其共形於導電特徵106之頂部表面的障壁層108之部分之上，依據一實施例。
此製程可繼續如圖24，其闡明在形成障壁層112後之圖23的IC 105之橫斷面視圖，依據本發明之實施例。如此處可見，障壁層112可被配置於障壁層108及硬遮罩層110之部分之上，沿著導電特徵106之側壁。如先前所 討論，於形成障壁層112時，可能希望移除其沈積在硬遮罩層110之上的部分，以確保其硬遮罩層110之組分硬遮罩體的上表面保持暴露。同時，可能希望移除其沈積在介於相鄰導電特徵106之間的障壁層108之部分之上的障壁層112之部分。
如從圖24可見，例如，障壁層112可被形成(依據某些實施例)以延伸自半導體基底102，沿著導電特徵106之側壁之上的障壁層108，及沿著硬遮罩層110之組分硬遮罩體的側壁。於某些例子中，障壁層112可向上延伸障壁層108及硬遮罩層110之全高度，而於某些其他例子中，障壁層可向上延伸少於其全高度。如從圖24進一步可見，特徵114a可存在於相鄰導電特徵106之間，由於此等導電特徵106之間的障壁層112與108的特定介面。
於製程流程之此刻，針對如何繼續製造有廣泛的選擇。例如，IC 105之特徵114a及114b的全部(或某子集)可被填充以導電材料，依據某些實施例。如此一來，所得的IC 105可具有節距P2之導電特徵106，該節距P2可為IC 105之原始節距P1的部分。於一範例情況中，節距P2可為節距P1之約一半(例如，假如P1=2x，則P2=x)。於某些情況下，新形成的導電特徵106可為如先前所形成之原始導電特徵106的相同材料組成。於其他情況下，不同的導電材料可被利用，以致IC 105係控制第一材料組成之一或更多導電特徵106及第二、不同的材料組 成之一或更多導電特徵106。
於某些情況下，在填充特徵114a之全部(或某子集)後，IC 105選擇性地可經歷CMP製程及蝕刻並清潔製程之任一者(或組合)，例如，用以移除障壁層112、硬遮罩層110、和障壁層108之任何不要的部分、以及其可能存在之任何過量(例如，超載)的導電特徵106。然而，於其他情況下，硬遮罩層110可被容許留存於IC 105之上。
於其他情況下，在填充特徵114a之全部(或某子集)後，IC 105選擇性地可經歷凹陷製程，其中導電特徵106被凹陷至低於障壁層112及硬遮罩層110之高度。例如，考量圖25，其闡明一依據本發明之實施例而組態的IC 105之橫斷面視圖。導電特徵106之凹陷可經由任何適當的標準、習慣、或專屬蝕刻並清潔技術而被履行，如根據此說明書所將清楚明白者。
於某些情況下，在凹陷導電特徵106如圖25中之後，IC 105選擇性地可經歷一或更多額外製程。例如，考量圖26，其闡明在形成硬遮罩層116後的IC 105之橫斷面視圖，依據本發明之實施例。如圖可見，硬遮罩層116可被形成於任何一或更多所欲的特徵114a內，在導電特徵106之上，依據某些實施例。於某些情況下，硬遮罩層116與硬遮罩層110可有不同的材料組成，提供針對彼此的蝕刻選擇性。
依據某些實施例，在形成硬遮罩層106之後，IC 105 可經歷電介質層118之形成、其硬遮罩層110和116之任一(或兩者)的至少一部分之選擇性移除、以及既定導電特徵106之進一步形成。例如，考量圖27，其闡明一依據本發明之實施例而組態的IC 105之橫斷面視圖。如圖27中於此可見，電介質層118可被圖案化以一或更多特徵118a，其尺寸及幾何可被客製化，如針對既定目標應用或終端使用所欲者。於某些情況下，既定特徵118a可被形成以著陸(至少部分地)於硬遮罩層116的一部分及下方的導電特徵106之上。在圖案化此一特徵118a之後，下方硬遮罩層116之一部分可被選擇性地移除(例如，選擇性地蝕刻掉)，以暴露(例如)由特徵114a所控制的下方導電特徵106。依據一實施例，額外導電材料可被沈積於新暴露的導電特徵106之上，其容許所得的導電特徵106a向上延伸通過電介質層118中之圖案化特徵118a。於一範例情況中，下一上覆層之通孔(或其他導電特徵)可被著陸(部分地或整體地)於導電特徵106之上，導致橫跨兩IC層之導電特徵106a。
圖28闡明依據本發明之另一實施例而組態的IC 105之橫斷面視圖。如從圖28中之此處可見，電介質層118額外地(或替代地)可被圖案化以一或更多特徵118b，其尺寸及幾何可被客製化，如針對既定目標應用或終端使用所欲者。於某些情況下，既定特徵118b可被形成以著陸(至少部分地)於硬遮罩層110的一部分及下方的導電特徵106之上。在圖案化此一特徵118b之後，下方硬遮 罩層110之一部分可被選擇性地移除(例如，選擇性地蝕刻掉)，以暴露(例如)由特徵114a所控制的下方導電特徵106。依據一實施例，額外金屬可被沈積於新暴露的導電特徵106之上，其容許所得的導電特徵106b向上延伸通過電介質層118中之圖案化特徵118b。於一範例情況中，下一上覆層之通孔(或其他導電特徵)可被著陸(部分地或整體地)於導電特徵106之上，導致橫跨兩IC層之導電特徵106b。如圖28中所示，導電特徵106a選擇性地可同樣存在於IC 105中，雖然IC 105無須具有此一組態。
如一般地從圖27-28可見，於某些情況下，所揭露的技術之使用可容許增進的EPE容限，依據某些實施例。如進一步從圖27-28可見，硬遮罩層110(例如，頭盔狀硬遮罩體)及硬遮罩層116可展現蝕刻選擇性，依據某些實施例。
如根據本說明書所將理解：圖1-9之製程流程可被考量(於一般性意義)具有電介質(例如，ILD)凹陷之金屬鑲嵌為基的圖案化製程，依據某些實施例。然而，圖20-28之製程流程可被考量(於一般性意義)消去導電材料(例如，金屬)圖案化製程，依據某些實施例。文中所揭露之技術之各種適當的使用將根據本說明書而清楚明白。
範例系統
圖29闡明一種以積體電路結構或裝置所實施的計算系統1000，該些結構或裝置係使用依據一範例實施例之揭露技術來形成。如圖可見，計算系統1000包含主機板1002。主機板1002可包括數個組件，包括(但不限定於)處理器1004及至少一通訊晶片1006，其各可被實體地及電氣地耦合至主機板1002、或者被整合於其中。如將理解者，主機板1002可為(例如)任何印刷電路板，無論是主板、安裝於主板上之子板、或系統1000之唯一板，等等。根據其應用，計算系統1000可包括其可被或可不被實體地且電氣地耦合至主機板1002之一或更多其他組件。這些其他組件可包括(但不限定於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。計算系統1000中所包括之任何組件可包括一或更多積體電路結構或裝置，該些結構或裝置係使用依據一範例實施例之揭露技術來形成。於某些實施例中，多重功能可被整合入一或更多晶片(例如，注意：通訊晶片1006可為處理器1004之部分或者被整合入處理器1004)。
通訊晶片1006致能無線通訊，以供資料之轉移至及 自計算系統1000。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可藉由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片1006可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算系統1000可包括複數通訊晶片1006。例如，第一通訊晶片1006可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片1006可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算系統1000之處理器1004包括封裝於處理器1004內之積體電路晶粒。於某些實施例中，處理器之積體電路晶粒包括板上電路，其被實施以一或更多使用所揭露技術來形成的積體電路結構或裝置，如文中多處所述者。術語「處理器」可指稱任何裝置或裝置之部分，其處理(例如)來自暫存器及/或記憶體之電子資料以將該電子資料轉變為其可被儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片1006亦可包括封裝於通訊晶片1006內之積 體電路晶粒。依據某些此等範例實施例，通訊晶片之積體電路晶粒包括使用如文中所述之已揭露技術所形成的一或更多積體電路結構或裝置。如根據本說明書所將理解者，注意：多重標準無線能力可被直接地整合入處理器1004(例如，其中任何晶片1006之功能被整合入處理器1004，而非具有分離的通訊晶片)。進一步注意：處理器1004可為具有此類無線能力之晶片組。簡言之，任何數目的處理器1004及/或通訊晶片1006可被使用。類似地，任一晶片或晶片組可具有整合入其中之多重功能。
於各種實施方式中，計算系統1000可為膝上型電腦、小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位錄影機、或任何其他電子裝置，其係處理資料或利用使用已揭露技術所形成的一或更多積體電路結構或裝置，如文中多處描述者。
進一步範例實施例
下列範例係有關於進一步實施例，從該些實施例將清楚明白各種變異及組態。
範例1為一種積體電路，包括：基底；配置於該基底之上的第一電介質層；配置於該第一電介質層之上與之內的至少一者之第一和第二導電特徵；配置於該第一電介質 層之上的第一障壁層，其中該第一障壁層延伸沿著該些第一和第二導電特徵之各者的側壁；第一硬遮罩層，其包括實質上個別地配置於該些第一和第二導電特徵之頂部表面之上的至少第一和第二硬遮罩體；及配置於該第一電介質層之上的第二障壁層，其中該第二障壁層延伸沿著該第一障壁層，於該些第一和第二導電特徵之各者的側壁之上，及沿著該些第一和第二硬遮罩體之側壁。
範例2包括範例1及3-17的任一者之請求標的並進一步包括配置於該第一電介質層之上或者之內的第三導電特徵，介於該些第一和第二導電特徵之間。
範例3包括範例2之請求標的，其中該些第一與第二導電特徵之節距約為該些第一與第三導電特徵之節距的一半。
範例4包括範例2之請求標的，其中該些第一、第二、及第三導電特徵之至少一者具有與該些第一、第二、及第三導電特徵之至少另一者不同的高度。
範例5包括範例2之請求標的，其中該些第一、第二、及第三導電特徵之至少一者包括銅(Cu)、鋁(Al)、鎢(W)、鎳(Ni)、鈷(Co)、銀(Ag)、金(Au)、鈦(Ti)、及鉭(Ta)之至少一者。
範例6包括範例2之請求標的，其中該第三導電特徵具有與該些第一和第二導電特徵不同的材料組成。
範例7包括範例2之請求標的並進一步包括配置於該第三導電特徵之頂部表面之上的第二硬遮罩層，其中該些 第一與第二硬遮罩層係由該第二障壁層所實體地分離。
範例8包括範例7之請求標的，其中該些第一與第二硬遮罩層具有不同的材料組成，以致其展現相對於彼此之蝕刻選擇性。
範例9包括範例7之請求標的並進一步包括配置於形貌之上的第二電介質層，該形貌係至少由該些第一和第二硬遮罩層以及該第二障壁層所提供。
範例10包括範例9之請求標的，其中該些第一、第二、及第三導電特徵之至少一者係延伸入該第二電介質層。
範例11包括範例1-10及12-17的任一者之請求標的，其中該第一障壁層被進一步配置於該些第一和第二導電特徵之各者的該頂部表面與其個別的第一和第二硬遮罩體之間。
範例12包括範例1-11及13-17的任一者之請求標的，其中：該第一硬遮罩層包括氮化鈦(TiN)、氮化矽(Si3N4)、二氧化矽(SiO2)、碳氮化矽(SiCN)、及氧氮化矽(SiOxNy)之至少一者；且該些第一和第二硬遮罩體之至少一者具有約5-20nm的範圍內之厚度。
範例13包括範例1-12及14-17的任一者之請求標的，其中該些第一和第二硬遮罩體之至少一者係組態成防止通過其之漏電。
範例14包括範例1-13及15-17的任一者之請求標的，其中該第一電介質層包括氧化矽(SiO2)、氧化鋁 (Al2O3)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、或氧化鑭(La2O3)、摻碳(C)氧化物、氮化矽(Si3N4)、氧氮化矽(SiON)、碳化矽(SiC)、及氧碳氮化矽(SiOCN)之至少一者；且具有約50-150nm之範圍內的厚度。
範例15包括範例1-14及16-17的任一者之請求標的，其中該些第一和第二障壁層之至少一者包括氧化矽(SiO2)、氧化鋁(Al2O3)、及氧化鈦(TiO2)之至少一者。
範例16包括範例1-15及17之任一者的請求標的，其中該基底包括矽(Si)、鍺(Ge)、及矽鍺(SiGe)之至少一者。
範例17包括範例1-16之任一者的請求標的，其中該基底係組態成大塊半導體基底、絕緣體上半導體結構、半導體晶圓、及多層結構之至少一者。
範例18為一種製造積體電路之方法，該方法包括：形成第一電介質層於基底之上；形成第一和第二導電特徵於該第一電介質層之上與之內的至少一者；形成第一障壁層於該第一電介質層之上，其中該第一障壁層延伸沿著該些第一和第二導電特徵之各者的側壁；形成第一硬遮罩層，其包括實質上個別地配置於該些第一和第二導電特徵之頂部表面之上的至少第一和第二硬遮罩體；及形成第二障壁層於該第一電介質層之上，其中該第二障壁層延伸沿著該第一障壁層，於該些第一和第二導電特徵之各者的側 壁之上，及沿著該些第一和第二硬遮罩體之側壁。
範例19包括範例18及20-33之任一者的請求標的，其中形成該第一硬遮罩層涉及物理氣相沈積(PVD)製程及化學氣相沈積(CVD)製程之至少一者。
範例20包括範例18-19及21-33的任一者之請求標的並進一步包括形成第三導電特徵於該第一電介質層之上或者之內，介於該些第一和第二導電特徵之間。
範例21包括範例20之請求標的，其中該些第一與第二導電特徵之節距約為該些第一與第三導電特徵之節距的一半。
範例22包括範例20之請求標的，其中該些第一、第二、及第三導電特徵之至少一者具有與該些第一、第二、及第三導電特徵之至少另一者不同的高度。
範例23包括範例20之請求標的，其中該第三導電特徵具有與該些第一和第二導電特徵不同的材料組成。
範例24包括範例20之請求標的並進一步包括：形成第二硬遮罩層於該第三導電特徵之頂部表面之上，其中該些第一和第二硬遮罩層係由該第二障壁層所實體地分離。
範例25包括範例24之請求標的，其中該些第一和第二硬遮罩層具有不同的材料組成，以致其展現相對於彼此之蝕刻選擇性。
範例26包括範例24之請求標的並進一步包括：形成第二電介質層於形貌之上，該形貌係至少由該些第一和第二硬遮罩層以及該第二障壁層所提供。
範例27包括範例26之請求標的並進一步包括：蝕刻通過該第二電介質層之一部分；選擇性地移除該些第一和第二硬遮罩體之至少一者，顯露該些第一和第二導電特徵之至少一者的該頂部表面；及進一步形成該些第一和第二導電特徵之該至少一者，以致其該些第一和第二導電特徵之該至少一者延伸入該第二電介質層。
範例28包括範例26之請求標的並進一步包括：蝕刻通過該第二電介質層之一部分；選擇性地從該第三導電特徵移除該第二硬遮罩層，顯露該第三導電特徵之該頂部表面；及進一步形成該第三導電特徵，以致其該第三導電特徵延伸入該電介質層。
範例29包括範例18-28及30-33的任一者之請求標的，其中該第一障壁層被進一步配置於該些第一和第二導電特徵之各者的該頂部表面與其個別的第一和第二硬遮罩體之間。
範例30包括範例18-29及31-33的任一者之請求標的，其中該第一硬遮罩層包括氮化鈦(TiN)、氮化矽(Si3N4)、二氧化矽(SiO2)、碳氮化矽(SiCN)、及氧氮化矽(SiOxNy)之至少一者；且該些第一和第二硬遮罩體之至少一者具有約5-20nm的範圍內之厚度。
範例31包括範例18-30及32-33的任一者之請求標的，其中該些第一和第二硬遮罩體之至少一者係組態成防止通過其之漏電。
範例32包括範例18-31及33之任一者的請求標的， 其中該基底包括矽(Si)、鍺(Ge)、及矽鍺(SiGe)之至少一者。
範例33包括範例18-32之任一者的請求標的，其中該基底係組態成大塊半導體基底、絕緣體上半導體結構、半導體晶圓、及多層結構之至少一者。
範例34為一種積體電路，包括：基底；配置於該基底之上的第一電介質層；至少部分地配置於該第一電介質層之內的第一複數導電特徵；至少部分地配置於該第一電介質層之內的第二複數導電特徵，其中該些第二複數導電特徵之組分導電特徵與該些第一複數導電特徵之組分導電特徵的節距約為該些第一複數導電特徵之兩個連續組分導電特徵的節距之一半；配置於該第一電介質層之上的第一障壁層，其中該第一障壁層延伸沿著該些第一複數導電特徵之至少一組分導電特徵的側壁；第一硬遮罩層，其包括配置於該些第一複數導電特徵之該至少一組分導電特徵的至少整個頂部表面之上的至少一硬遮罩體；及配置於該第一電介質層之上的第二障壁層，其中該第二障壁層延伸沿著該第一硬遮罩層，於該些第一複數導電特徵之該至少一組分導電特徵的側壁之上，及沿著該第一硬遮罩層之該至少一硬遮罩體的側壁。
範例35包括範例34及36-46的任一者之請求標的，其中該些第一複數導電特徵之至少一組分導電特徵具有與該些第二複數導電特徵之至少一組分導電特徵不同的高度。
範例36包括範例34-35及37-46的任一者之請求標的，其中該些第一複數導電特徵之至少一組分導電特徵具有與該些第二複數導電特徵之至少一組分導電特徵不同的材料組成。
範例37包括範例34-36及38-46的任一者之請求標的並進一步包括第二硬遮罩層，其包括配置於該些第二複數導電特徵之至少一組分導電特徵的至少整個頂部表面之上的至少一硬遮罩體，其中該第二硬遮罩層之該至少一硬遮罩體與該第一硬遮罩層之該至少一硬遮罩體係由該第二障壁層所實體地分離。
範例38包括範例37之請求標的，其中該些第一和第二硬遮罩層具有不同的材料組成，以致其展現相對於彼此之蝕刻選擇性。
範例39包括範例37之請求標的並進一步包括配置於形貌之上的第二電介質層，該形貌係至少由該些第一和第二硬遮罩層以及該第二障壁層所提供。
範例40包括範例39之請求標的，其中該些第一複數導電特徵與該些第二複數導電特徵之至少一者的至少一組分導電特徵係延伸入該第二電介質層。
範例41包括範例34-40及42-46的任一者之請求標的，其中該第一障壁層被進一步配置於該些第一複數導電特徵的該至少一組分導電特徵與配置於其之上之該第一硬遮罩層的該至少一硬遮罩體之間。
範例42包括範例34-41及43-46的任一者之請求標 的，其中該第一硬遮罩層包括氮化鈦(TiN)、氮化矽(Si3N4)、二氧化矽(SiO2)、碳氮化矽(SiCN)、及氧氮化矽(SiOxNy)之至少一者；且該第一硬遮罩層之該至少一硬遮罩體具有約5-20nm的範圍內之厚度。
範例43包括範例34-42及44-46的任一者之請求標的，其中該第一硬遮罩層之該至少一硬遮罩體係組態成防止通過其之漏電。
範例44包括範例34-43及45-46的任一者之請求標的，其中該些第一和第二障壁層之至少一者包括氧化矽(SiO2)、氧化鋁(Al2O3)、及氧化鈦(TiO2)之至少一者。
範例45包括範例34-44及46之任一者的請求標的，其中該基底包括矽(Si)、鍺(Ge)、及矽鍺(SiGe)之至少一者。
範例46包括範例34-45之任一者的請求標的，其中該基底係組態成大塊半導體基底、絕緣體上半導體結構、半導體晶圓、及多層結構之至少一者。
範例實施例之前述說明已被提呈以供闡明及描述之目的。不是想要窮舉的或將本發明限制於所揭露的精確形式。許多組態及變異將根據此說明書而為可能的。意欲使本發明之範圍不受此詳細說明所限制，而是由後附的申請專利範圍所限制。主張本申請案之優先權的未來申請案可用不同方式主張所揭露之請求標的，且可一般性地包括如文中所多樣地揭露或另展示的一或更多限制之任何集合。
101,102:積體電路(IC)
102:半導體基底
104:電介質層
106:導電特徵
108:障壁層
112:障壁層
P2:節距

Claims (25)

  1. 一種積體電路，包含：基底；配置於該基底之上的第一電介質層；配置於該第一電介質層之上與之內的至少一者之第一和第二導電特徵；配置於該第一電介質層之上的第一障壁層，其中該第一障壁層沿著該第一和第二導電特徵之各者的側壁延伸；第一硬遮罩層，其包含實質上分別地配置於該第一和第二導電特徵之頂部表面之上的至少第一和第二硬遮罩體；及配置於該第一電介質層之上的第二障壁層，其中該第二障壁層沿著該第一障壁層、於該第一和第二導電特徵之各者的側壁之上及沿著該第一和第二硬遮罩體之側壁延伸。
  2. 如申請專利範圍第1項之積體電路，進一步包含配置於該第一電介質層之上或之內其一者的第三導電特徵，介於該第一和第二導電特徵之間。
  3. 如申請專利範圍第2項之積體電路，其中該第一與第二導電特徵之節距約為該第一與第三導電特徵之節距的一半。
  4. 如申請專利範圍第2項之積體電路，其中該第一、第二、及第三導電特徵之至少一者具有與該第一、第二、及第三導電特徵之至少另一者不同的高度。
  5. 如申請專利範圍第2項之積體電路，進一步包含配置於該第三導電特徵之頂部表面之上的第二硬遮罩層，其中：該第一與第二硬遮罩層係由該第二障壁層所實體地分離；及該第一與第二硬遮罩層具有不同的材料組成，以致其展現相對於彼此之蝕刻選擇性。
  6. 如申請專利範圍第1項之積體電路，其中該第一障壁層被進一步配置於該第一和第二導電特徵之各者的該頂部表面與其分別的第一和第二硬遮罩體之間。
  7. 如申請專利範圍第1項之積體電路，其中：該第一硬遮罩層包含氮化鈦(TiN)、氮化矽(Si3N4)、二氧化矽(SiO2)、碳氮化矽(SiCN)、及氧氮化矽(SiOxNy)之至少一者；及該第一和第二硬遮罩體之至少一者具有約5-20nm的範圍內之厚度。
  8. 如申請專利範圍第1項之積體電路，其中該第一和第二硬遮罩體之至少一者係組態成防止通過其之漏電。
  9. 一種製造積體電路之方法，該方法包含：形成第一電介質層於基底之上；形成第一和第二導電特徵於該第一電介質層之上與之內的至少一者；形成第一障壁層於該第一電介質層之上，其中該第一障壁層沿著該第一和第二導電特徵之各者的側壁延伸； 形成第一硬遮罩層，其包括實質上分別地配置於該第一和第二導電特徵之頂部表面之上的至少第一和第二硬遮罩體；及形成第二障壁層於該第一電介質層之上，其中該第二障壁層沿著該第一障壁層、於該第一和第二導電特徵之各者的側壁之上及沿著該第一和第二硬遮罩體之側壁延伸。
  10. 如申請專利範圍第9項之方法，其中形成該第一硬遮罩層包含物理氣相沈積(PVD)製程及化學氣相沈積(CVD)製程之至少一者。
  11. 如申請專利範圍第9項之方法，進一步包含：形成第三導電特徵於該第一電介質層之上或者之內其一者，介於該第一和第二導電特徵之間。
  12. 如申請專利範圍第11項之方法，其中該第一與第二導電特徵之節距約為該第一與第三導電特徵之節距的一半。
  13. 如申請專利範圍第11項之方法，其中該第一、第二、及第三導電特徵之至少一者具有與該第一、第二、及第三導電特徵之至少另一者不同的高度。
  14. 如申請專利範圍第11項之方法，其中該第三導電特徵具有與該第一和第二導電特徵不同的材料組成。
  15. 如申請專利範圍第11項之方法，進一步包含：形成第二硬遮罩層於該第三導電特徵之頂部表面之上，其中：該第一與第二硬遮罩層係由該第二障壁層所實體地分 離；及該第一與第二硬遮罩層具有不同的材料組成，以致其展現相對於彼此之蝕刻選擇性。
  16. 如申請專利範圍第15項之方法，進一步包含：形成第二電介質層於形貌之上，該形貌係至少由該第一和第二硬遮罩層以及該第二障壁層所提供。
  17. 如申請專利範圍第16項之方法，進一步包含：蝕刻通過該第二電介質層之一部分；選擇性地移除該第一和第二硬遮罩體之至少一者，顯露該第一和第二導電特徵之至少一者的該頂部表面；及進一步形成該第一和第二導電特徵之該至少一者，以致其該第一和第二導電特徵之該至少一者延伸入該第二電介質層。
  18. 如申請專利範圍第16項之方法，進一步包含：蝕刻通過該第二電介質層之一部分；選擇性地從該第三導電特徵移除該第二硬遮罩層，顯露該第三導電特徵之該頂部表面；及進一步形成該第三導電特徵，以致其該第三導電特徵延伸入該第二電介質層。
  19. 如申請專利範圍第9項之方法，其中該第一障壁層被進一步配置於該第一和第二導電特徵之各者的該頂部表面與其個別的第一和第二硬遮罩體之間。
  20. 如申請專利範圍第9項之方法，其中：該第一硬遮罩層包含氮化鈦(TiN)、氮化矽 (Si3N4)、二氧化矽(SiO2)、碳氮化矽(SiCN)、及氧氮化矽(SiOxNy)之至少一者；及該第一和第二硬遮罩體之至少一者具有約5-20nm的範圍內之厚度。
  21. 一種積體電路，包含：基底；配置於該基底之上的第一電介質層；至少部分地配置於該第一電介質層之內的第一複數導電特徵；至少部分地配置於該第一電介質層之內的第二複數導電特徵，其中該第二複數導電特徵之組分導電特徵與該第一複數導電特徵之組分導電特徵的節距約為該第一複數導電特徵之兩個連續組分導電特徵的節距之一半；配置於該第一電介質層之上的第一障壁層，其中該第一障壁層沿著該第一複數導電特徵之至少一組分導電特徵的側壁延伸；第一硬遮罩層，其包含配置於該第一複數導電特徵之該至少一組分導電特徵的至少整個頂部表面之上的至少一硬遮罩體；及配置於該第一電介質層之上的第二障壁層，其中該第二障壁層沿著該第一硬遮罩層、於該第一複數導電特徵之該至少一組分導電特徵的側壁之上及沿著該第一硬遮罩層之該至少一硬遮罩體的側壁延伸。
  22. 如申請專利範圍第21項之積體電路，其中該第 一複數導電特徵之至少一組分導電特徵具有與該第二複數導電特徵之至少一組分導電特徵不同的高度。
  23. 如申請專利範圍第21項之積體電路，進一步包含第二硬遮罩層，其包含配置於該第二複數導電特徵之至少一組分導電特徵的至少整個頂部表面之上的至少一硬遮罩體，其中：該第二硬遮罩層之該至少一硬遮罩體與該第一硬遮罩層之該至少一硬遮罩體係由該第二障壁層所實體地分離；及該第一與第二硬遮罩層具有不同的材料組成，以致其展現相對於彼此之蝕刻選擇性。
  24. 如申請專利範圍第21項之積體電路，其中該第一障壁層被進一步配置於該第一複數導電特徵的該至少一組分導電特徵與配置於其之上之該第一硬遮罩層的該至少一硬遮罩體之間。
  25. 如申請專利範圍第21項之積體電路，其中：該第一硬遮罩層包含氮化鈦(TiN)、氮化矽(Si3N4)、二氧化矽(SiO2)、碳氮化矽(SiCN)、及氧氮化矽(SiOxNy)之至少一者；及該第一硬遮罩層之該至少一硬遮罩體具有約5-20nm的範圍內之厚度。
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