TWI715543B - 為了效能及閘極填充的最佳化的閘極輪廓 - Google Patents

為了效能及閘極填充的最佳化的閘極輪廓 Download PDF

Info

Publication number
TWI715543B
TWI715543B TW104138327A TW104138327A TWI715543B TW I715543 B TWI715543 B TW I715543B TW 104138327 A TW104138327 A TW 104138327A TW 104138327 A TW104138327 A TW 104138327A TW I715543 B TWI715543 B TW I715543B
Authority
TW
Taiwan
Prior art keywords
gate
fin
semiconductor device
width
height
Prior art date
Application number
TW104138327A
Other languages
English (en)
Other versions
TW201635543A (zh
Inventor
納迪亞 雷奧洛比
塔何 甘尼
威利 瑞奇曼第
馬修 梅茲
傑克 卡瓦萊羅斯
吉伯特 狄威
安拿 莫希
錢德拉 莫哈帕拉
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW201635543A publication Critical patent/TW201635543A/zh
Application granted granted Critical
Publication of TWI715543B publication Critical patent/TWI715543B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

揭示為了效能及閘極填充而最佳化閘極輪廓之系統及方法。具有最佳化的閘極輪廓之半導體裝置包括半導體基板及延伸在半導體基板上方的鰭部。一對源極及汲極區係配置在通道區的相對側上。閘極堆疊係配置在通道區之上，其中，閘極堆疊包括藉由錐形部分與底部分分開之頂部分。頂部分及錐形部分的至少一部分係配置在鰭部上方。

Description

為了效能及閘極填充的最佳化的閘極輪廓
實施例係相關於半導體處理，尤其是為了半導體裝置之增進效能及金屬閘極填充的最佳化閘極輪廓。
半導體晶片的效能高度依賴製造於半導體晶片上之電晶體裝置的數目。例如，中央處理單元的效能隨著其邏輯裝置的數目增加而增加。然而，僅僅增加電晶體裝置的數目會增加被電晶體裝置所佔據的面積量，結果不利地增加晶片的總尺寸。如此，為了最大化形成在晶片上之電晶體裝置的數目，工廠負責人尋求縮小各個電晶體裝置的尺寸之方法。縮小電晶體尺寸使增加的電晶體裝置數目能夠被形成在單一半導體晶片上，卻未明顯增加晶片的總尺寸。用以最小化電晶體裝置尺寸之技術包括減少用於電晶體裝置的閘極堆疊之尺寸。減少閘極堆疊的尺寸使其他電晶體裝置組件能夠相對減少尺寸，藉此生產較小的裝置。
100:鰭式場效電晶體
102:基板
103:淺溝渠隔離
104:鰭部
105:側壁
106:源極區
107:側壁
108:汲極區
110:通道區
112:閘極堆疊
112:閘極電極
114:閘極介電
116:功函數金屬層
118:填充金屬層
120:寬度
122:高度
124:空隙
200:電晶體
202:頂部分
204:錐形部分
206:底部分
208:寬度
212:閘極堆疊
214:閘極介電層
216:功函數金屬層
218:填充金屬層
220:閘極長度
222:高度
302:犧牲性閘極材料
304:圖案化遮罩
305:寬度
306:犧牲性閘極結構
307:寬度
308:垂直長度
309:頂表面
310:垂直高度
312:垂直長度
314:高度
315:側壁
316:侵蝕的側壁輪廓
317:頂表面
318:彎曲側壁
321:開口
322:高度
324:頂部分
326:錐形部分
328:底部分
332:頂部分
334:錐形部分
336:底部分
350:隔離層
400:中介體
402:第一基板
404:第二基板
406:球柵陣列
408:金屬互連
410:通孔
412:直通矽通孔
414:崁入式裝置
500:計算裝置
502:積體電路晶錠
504:中央處理單元
506:晶錠上記憶體
508:通訊晶片
510:揮發性記憶體
512:非揮發性記憶體
514:圖形處理單元
516:數位信號處理器
520:晶片組
522:天線
524:顯示器或觸碰式螢幕顯示器
526:觸碰式螢幕控制器
528:電池
530:羅盤
532:移動共同處理器或感應器
534:揚聲器
536:相機
538:使用者輸入裝置
540:大量儲存體裝置
542:密碼處理器
644:全球定位系統
圖1為用於非平面finFET裝置的習知閘極堆疊之等角視圖。
圖2為根據本發明的實施例之用於非平面finFET的具有合適填充輪廓之閘極堆疊的等角視圖。
圖3A-3C為根據本發明的實施例之將圖案化遮罩形成在犧牲性閘極材料上的方法之等角視圖。
圖3D-1為根據本發明的實施例之形成具有合適填充輪廓之犧牲性閘極結構的方法之等角視圖。
圖3D-2為根據本發明的實施例之前景中的犧牲性閘極結構對上背景中的鰭部之橫剖面圖。
圖3E-3G為根據本發明的實施例之形成具有適合填充輪廓之閘極堆疊的方法之等角視圖。
圖4為實施本發明的一或更多個實施例之中介體圖。
圖5為根據本發明的實施例所建立之計算裝置圖。
【發明內容及實施方式】
在此所說明的是藉由使用具有適合填充輪廓之犧牲性閘極結構來形成閘極堆疊之系統及方法。在下面說明中，將使用精於本技藝之人士所普遍用來傳達其著作的主旨給其他精於本技藝之人士之字詞來說明圖解性實施的各種態樣。然而，精於本技藝之人士應明白，僅以所說明的一些態樣來實施本發明。為了說明，陳述特定數目、材料、及組態，以便能全面性瞭解圖解性實施。然而，精於本技藝 之人士應明白，在沒有這些特定細節之下仍可實施本發明。在其他實例中，為了不混淆圖解性實施，將省略或簡化眾所皆知的特徵。
將以最有助於瞭解本發明的方式，依序將各種操作說明作為多個分離的操作，然而，說明的順序並不應被闡釋作暗示這些操作為必要的從屬順序。尤其是，這些操作不一定以描述的順序來執行。
目前，用於半導體裝置的習知閘極堆疊被形成沿著其整個高度具有一統一的厚度。圖1圖解具有例示習知閘極堆疊112之非平面裝置。非平面裝置可以是諸如三閘場效電晶體等finFET 100，其包括半導體基板102及形成在半導體基板102上方之鰭部104。鰭部104可以是基板102的一部分，使得鰭部104及基板102形成一單石結構。淺溝渠隔離(STI)103係可形成在基板102上及鰭部104四周。鰭部104可延伸在STI 103上方。可包括由功函數金屬層116及填充金屬層118所形成的閘極電極之閘極堆疊112係形成在鰭部104的通道區110之上。閘極堆疊112亦可包括配置在通道區110與功函數金屬層116之間的閘極介電114。一對源極及汲極區106/108係可形成在鰭部104內及通道區110的相對側上。
如圖1所示，習知閘極堆疊112具有沿著其整個高度122是統一的寬度120。閘極電極112的底部中之寬度120亦被稱作“閘極長度”，其表示源極及汲極區106/108之間的距離。在一實施例中，閘極堆疊112具有大的寬高 比。具有大的寬高比之結構具有實質上大於其寬度的高度。例如，閘極高度122實質上大於閘極長度120。在一實施例中，finFET裝置100的閘極堆疊112具有至少5比1之寬高比。
典型上，閘極堆疊112係藉由代替閘極處理所形成。代替閘極處理最初包含將犧牲性閘極結構形成在諸如鰭部104等半導體結構之上。之後，隔離層形成在犧牲性閘極結構四周，而後移除犧牲性閘極結構以將開口形成在隔離層中。開口具有對應於犧牲性閘極結構的輪廓之輪廓。諸如閘極介電114及功函數金屬116和填充金屬118等閘極介電及閘極電極材料然後被沉積到開口內以形成閘極堆疊112。開口具有由於其小寬度及深度、垂直空腔而難以填充之大的寬高比。當沉積材料在開口內時，此種開口具有較高夾止的可能性。夾止係被沉積的材料累積在溝渠的開口附近之事件出現在開口在沉積期間被過早密封而在溝渠內形成空隙的點。因此，閘極堆疊112具有空隙124。空隙124降低裝置效能及會導致裝置失敗。
藉由利用具有有著適合填充閘極輪廓之開口的溝渠，在此所揭示之本發明的實施例實質上降低(若沒有排除的話)閘極堆疊內空隙的形成。根據本發明的實施例，形成半導體裝置之方法包括：將具有適合填充輪廓之犧牲性閘極結構形成在諸如鰭部等半導體結構之上。根據本發明的實施例，適合填充犧牲性閘極結構包括由錐形部分分開之頂部分及底部分。頂部分寬於底部分，及錐形部分將寬度 從較寬的頂部分過渡到較窄的底部分。適合填充犧牲性閘極結構係形成如下：藉由沉積諸如多晶材料等犧牲性閘極材料，及隨後以含有兩蝕刻操作之蝕刻處理來蝕刻它。第一蝕刻操作最初蝕刻犧牲性閘極結構的頂部分，及第二蝕刻操作隨後蝕刻犧牲性閘極結構的錐形部分及底部分二者。
方法另包括：將隔離層形成在具有適合填充輪廓之犧牲性閘極結構四周，及隨後移除犧牲性閘極結構以將開口形成在隔離層中。開口可以是具有對應於犧牲性閘極結構的適合填充輪廓之輪廓的適合填充開口。例如，在一實施例中，適合填充開口可具有寬的頂部分、窄的底部分、及頂部分與底部分之間的錐形部分。閘極材料然後被沉積到開口內以形成閘極電極。
具有適合填充開口使閘極材料能夠容易被沉積到開口內，將夾止及空隙形成最小化。將夾止及空隙形成最小化增加生產量。另外，在代替閘極處理期間所形成之適合填充開口能夠形成具有較小的閘極長度之電晶體裝置。具有較小的閘極長度之裝置增加半導體晶片的電晶體密度，如此增加裝置效能。
圖2為根據本發明的實施例之具有適合填充輪廓之閘極堆疊212。閘極堆疊212具有寬的頂部分202、錐形部分204、及窄的底部分206。在一實施例中，頂部分202係寬於底部分206。例如，頂部分202具有大於底部分206的最底寬度220(如、閘極長度)至少兩倍之寬度 208。頂部分202及底部分206具有跨越其各別總高度之實質上固定的寬度。
在一實施例中，閘極堆疊212具有大的寬高比。也就是說，閘極堆疊212的高度222實質上大於閘極堆疊212的最窄區(其可能是閘極長度220)。高度222可藉由從STI 103的頂部到閘極堆疊212的頂部之距離來測量，及寬度可藉由最小寬度的開口之直徑來測量，諸如底部分206的最底寬度220等。在一實施例中，閘極堆疊212可具有寬高比至少5比1。在一實施例中，閘極堆疊212具有寬高比約10至1。在特定實施例中，高度222及閘極長度220分別約200nm及20nm。閘極堆疊212的高度222可以是從STI 103的頂部到閘極堆疊212的頂部之距離。包括由功函數金屬層216及填充金屬層218所形成的閘極電極之閘極堆疊212係形成在鰭部104的通道區110之上。閘極堆疊212亦包括配置在通道區110與功函數金屬層216之間的閘極介電214。閘極堆疊212亦包括配置在通道區110與功函數金屬層216之間的閘極介電214。
在實施例中，閘極堆疊212的輪廓係不同於閘極堆疊112。例如，閘極堆疊212具有適合填充輪廓，而閘極堆疊112沒有。閘極輪廓的不同係由於利用具有適合填充輪廓的犧牲性閘極結構之方法所建立。犧牲性閘極結構可被用於將適合填充開口形成在形成閘極堆疊212處內。適合填充開口最小化閘極堆疊212內的空隙124之形成，如此有助於增加裝置效能且最大化生產量。在實施例中，閘極 堆疊212未具有形成在其內之空隙124。
圖3A-3H圖解形成閘極堆疊212的例示方法。如圖3A所示，鰭部104係形成在基板102中。基板102可以是可形成半導體裝置在其上之任何適當基板。在一實施例中，基板102為半導體基板，諸如塊狀矽半導體基板等。另一選擇是，在一實施例中，半導體基板可以是使用絕緣體上覆矽(SOI)子結構所形成之多晶體基板。在另一實施例中，基板102為含有一層以上的基板材料之異接面基板。在其他實施例中，半導體基板可使用交替材料來形成，其可以或不與矽組合，其包括但並不局限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵、或第III-V族或第IV族材料的其他組合。雖然此處說明形成基板102之材料的一些例子，但是可充作建立半導體裝置之基礎的任何材料落在本發明的精神和範疇內。
鰭部104係藉由各向異性蝕刻處理而形成在基板102中。例如，鰭部104係形成如下：藉由將遮罩圖案化在半導體基板的一部分上，而後各向異性蝕刻基板102的露出區域。各向異性蝕刻處理可形成具有垂直側壁105及107之鰭部104。鰭部104可被使用作為隨後所形成之電晶體裝置的電晶體本體，如在此將另討論一般。
如圖3A所另圖解一般，STI 103係形成在基板102上。在一實施例中，可在鰭部104之後形成STI 103。STI 103係形成如下：藉由最初沉積處理、接著平面化處理及凹處蝕刻。例如，諸如化學汽相蝕刻(CVD)等任何適當 的沉積處理最初覆蓋沉積絕緣材料在基板102及鰭部104上。隨後諸如化學機械平面化(CMP)等平面化處理然後平面化所沉積的絕緣材料至鰭部的頂部。凹處蝕刻處理然後將STI凹陷到鰭部高度下方。凹處的深度係依據根據設計要求之目標鰭部高度來決定。產生的凹處越大，鰭部104高度越大。因此，鰭部104可延伸在STI 103上方，使得其被露出以形成可在其上形成電晶體之本體。STI 103電隔離基板102與配置在STI 103上方之隨後所形成的半導體結構。
之後，在圖3B中，犧牲性閘極材料302係形成在鰭部104及STI 103之上。犧牲性閘極材料302係藉由諸如CVD及CMP處理等沉積及平面化處理來形成。犧牲性閘極材料302可被平面化到對應於如在此上文有關圖2所說明之至少閘極堆疊212的高度222之高度322。例如，高度322可以至少約200nm。在一實施例中，犧牲性閘極材料302係可由多晶材料所形成，諸如多晶矽等。在一實施例中，犧牲性閘極材料302被平面化至實質上大於高度222之高度322。在一此種實施例中，犧牲性閘極材料302的高度322被設定目標，以適應可包含在拋光處理期間凹陷高度322之隨後的代替閘極處理，如下面將更詳細說明一般。在例示實施例中，犧牲性閘極材料302的高度322大於閘極堆疊212的終極目標高度222約為1.5-2倍。
接著，在圖3C中，圖案化遮罩304係形成在犧牲性 閘極材料302的一部分上。藉由圖案化及蝕刻技術來形成圖案化遮罩304。例如，圖案化遮罩304係形成如下：藉由在光阻上旋轉塗佈、及隨後藉由曝光及顯影處理來圖案化光阻。在一實施例中，在隨後蝕刻處理中使用光阻以圖案化下面的硬遮罩。硬遮罩然後被使用作為圖案化遮罩304。在另一實施例中，光阻本身被使用作為圖案化遮罩304。圖案化遮罩304覆蓋將形成犧牲性閘極結構之犧牲性閘極材料302的一部分。圖案化遮罩304亦定義鰭部104的通道區。在實施例中，圖案化遮罩304係沿著垂直鰭部104的方向來形成。圖案化遮罩304可具有實質上對應於隨後所形成的閘極堆疊之寬度的寬度305，諸如閘極堆疊212的頂部分202之寬度208等，如在此有關圖2所討論一般。
一旦形成圖案化遮罩304，如圖3D-1所示，從犧牲性閘極材料302形成犧牲性閘極結構306。犧牲性閘極結構306包括頂部分324及底部分328。錐形部分可配置在頂部分324與底部分328之間。在一實施例中，頂部分324的寬度305大於底部分328的寬度307。在圖3D-2所示的圖3D-1之橫剖面圖中圖解更詳細的犧牲性閘極輪廓立體圖。尤其是，圖3D-2圖解跨越鰭部104旁邊的平面中之犧牲性閘極結構306的長度(沿著鰭部104的長度)之圖3D-1的橫剖面圖。視野係朝向鰭部104所觀察的立體，使得鰭部104被圖示在背景中，而犧牲性閘極結構306的橫剖面被圖示在前景中。因此，犧牲性閘極結構 306的結構輪廓被圖示成與鰭部104相對。應明白，在此所使用之“輪廓”一詞意指當在沿著鰭部104的長度之方向上切割的結構之橫剖面輪廓。
參考圖3D-2，頂部分324的寬度305係大於底部分328的寬度307。例如，頂部分324的寬度305可以寬至寬度307的至少兩倍。在一實施例中，當寬度305的範圍在36至44nm之間時，寬度307的範圍在18至22nm之間。在特定實施例中，當底部分328的寬度307約為20nm時，寬度305約為40nm。在閘極堆疊形成期間，較寬的頂部分324實質上減少夾止的機會以及因此的空隙124形成，如在此將另討論一般。
底部分328的寬度307可定義電晶體裝置的閘極長度。例如，若寬度307約為20nm，則電晶體裝置的閘極長度可約為20nm。在實施例中，寬度307係根據設計要求來建立。
頂部分及底部分324及328二者各個具有跨越其整個垂直長度之實質上固定的寬度。例如，頂部分324可具有跨越其整個垂直長度308之實質上固定的寬度305，而底部分328亦可具有跨越其整個垂直長度312之固定的寬度307。因此，頂部分及底部分324及328二者都具有實質上垂直側壁。
錐形部分326係位在頂部分與底部分324及328之間。錐形部分326具有垂直高度310。在實施例中，錐形部分326具有彎曲側壁318。彎曲側壁318具有凹形輪 廓，其跨越犧牲性閘極結構306的中心而彼此對映。錐形部分326具有頂部較寬而底部較窄之逐漸減少的寬度。在一實施例中，錐形部分326的頂部具有與頂部分324相同的寬度305，而錐形部分326的底部具有與底部分328相同的寬度307。例如，在頂部分及底部分324及328的寬度分別為40nm及20nm之實施例中，錐形部分326的頂寬度及底寬度分別為40nm及20nm。錐形部分326的凹形輪廓在閘極堆疊的形成期間能夠更容易填充開口的底部分，如在此將參考圖3G另討論一般。
根據本發明的實施例，垂直長度308、310、及312在大小上可改變。在一實施例中，底部分328的垂直長度312係大於鰭部104的高度314。例如，底部分328的垂直長度312可大於鰭部104的高度314至少20nm。在鰭部104的高度314約為40nm之實施例中，底部分328的垂直長度312約為60nm。因此，犧牲性閘極結構306的頂部分324及錐形部分326係配置在鰭部104上方。在一實施例中，錐形部分326的頂部係在鰭部104的頂部上方，使得底部分328具有大於鰭部104的高度314之垂直長度312。在一實施例中，錐形部分326的頂部可在犧牲性閘極結構306之高度322的中點四周。另一選擇是，錐形部分326的頂部係在犧牲性閘極結構306之高度322的中點下方，但是距離STI 103的頂部某段距離，使得底部分328的垂直長度312係大於鰭部104的高度314。由於跨越底部分328的整個垂直長度312之實質上固定寬度 307，所以具有錐形部分326在鰭部104上方可確保跨越鰭部104的所有表面之寬度307是相同的。因此，跨越鰭部104的所有表面之閘極長度實質上相等。然而，在其他實施例中，只有錐形部分326的一部分必須在鰭部104上方。如此，錐形部分326的至少一部分係在鰭部104上方。
錐形部分326的垂直長度310可以是足夠生產實質上彎曲側壁318之適當大小。例如，垂直長度310可在15至25nm之間。在一實施例中，垂直長度310約為20nm。實質上彎曲側壁318具有寬度上的平緩變化，使材料能夠沉積在隨後所形成的空腔內，而不會夾止及形成空隙。因此，寬度上的平緩變化使其在隨後填充底部分328期間更容易沉積閘極材料，如在此將另討論一般。
頂部分324的垂直長度308係藉由犧牲性閘極結構306的高度322與錐形部分326及底部分328之垂直長度310及312的總和之間的剩餘距離來決定。例如，在高度322為200nm及垂直長度310(如、20nm)及312(如、40nm)之總和為60nm之實施例中，頂部分324的垂直長度308為120nm。然而，頂部分324的垂直長度308不小於總高度322的一半。具有大於總高度322的一半之垂直長度308能夠維持犧牲性閘極結構輪廓的適合填充性。例如，若頂部分324的垂直長度308小於總高度322之距離的一半，則底部分328也會太高，如此在閘極堆疊形成期間會產生較大的夾止可能性，如在此將另討論 一般。
在一實施例中，頂部分324可具有侵蝕的側壁輪廓316。侵蝕的側壁輪廓316可以是從第一處理操作期間所建立之側壁315的最初位置稍微凹陷之側壁輪廓。侵蝕的側壁輪廓316可藉由在第二處理操作期間對蝕刻環境進一步曝光來產生。如此，在一些實施例中，頂部分324的側壁315實質上未筆直，而是具有稍微凹形輪廓。在一實施例中，侵蝕的側壁316係從側壁315的最初位置凹陷約1至10nm。在特定實施例中，侵蝕的側壁316在其最凹陷點處係從其最初位置凹陷約5nm。
犧牲性閘極結構306的高度322係根據設計要求來建立。例如，在閘極堆疊被設計成具有寬高比10比1之實施例中，犧牲性閘極結構306的高度322約為底部分328的寬度307的十倍。例如，若寬度307約為20nm，則高度322約為200nm。在實施例中，犧牲性閘極結構306的高度322可包括頂部分324的垂直長度308、錐形部分326的垂直長度310、及底部分328的垂直長度312。在一實施例中，高度322的範圍在180至220nm之間。高的高度322使犧牲性閘極結構306能夠抵抗來自隨後的處理操作蝕刻之侵蝕。
根據本發明的實施例，犧牲性閘極結構306係藉由以如電漿蝕刻處理之蝕刻處理來蝕刻犧牲性閘極材料302所形成，包含兩處理操作：第一處理操作及第二處理操作。兩處理操作可在同一處理室內連續執行。藉由改變兩處理 操作的反應物氣體濃度及處理溫度來小心最佳化處理操作的相對各向異性可產生犧牲性閘極結構306的適合填充輪廓，如圖3D-1所示。
在一例子中，第一處理操作可充作主蝕刻操作，而第二處理操作可充作最後蝕刻及過度蝕刻操作。因此，第一及第二處理操作可分別包括第一及第二處理環境。在一實施例中，第一及第二處理環境各包括反應物氣體濃度及處理溫度。蝕刻氣體可以是能夠蝕刻犧牲性閘極材料302之任何適當氣體。例如，若犧牲性閘極材料係由多晶矽所形成，則蝕刻氣體可以是氯。根據本發明的實施例，第一處理環境包括比第二處理環境的反應物氣體濃度及處理溫度高的反應物氣體濃度及處理溫度。在特定實施例中，第一處理環境包括針對適合處理300mm晶圓的處理體積之惰性氣體及反應物氣體的總蝕刻氣體流約1800sccm。在第一處理環境的約1800sccm總氣體流中，約50至70sccm為反應物氯氣。在一實施例中，約在範圍65℃至75℃的處理溫度被用於第一處理環境。第二處理環境亦包括針對適合處理300mm晶圓的處理體積之惰性氣體及反應物氣體的總反應物氣體流約1800sccm。然而，在第二處理環境的約1800sccm總氣體流中，約20-40sccm為反應物氯氣。在一實施例中，約在範圍50℃至60℃的處理溫度被用於第二處理環境。如此在一實施例中，第一與第二蝕刻操作之間的可協調性係藉由改變氯濃度及處理溫度來達成。
第一處理操作可形成犧牲性閘極結構306的頂部分324。尤其是，第一蝕刻處理操作可被實施，以蝕刻犧牲性閘極材料302至約部分(頂部分324與錐形部分326)之間的彎曲點最後將形成在犧牲性閘極結構中之位準。在一實施例中，第二處理操作係緊接在第一處理操作之後執行。第二處理操作可被實施，以便完成犧牲性閘極材料302的蝕刻向下直到鰭部104的表面或STI 103(依據犧牲性材料302的位置而定)。而且，第二處理操作下割區域324，以形成犧牲性閘極結構的區域(錐形部分326及底部分328)。因此，可緊接在執行第一處理操作之後將第二處理環境建立在處理室中。第二處理環境可產生犧牲性閘極結構306的過度蝕刻，因此形成錐形部分326及底部分328。對第二處理環境的固定曝光使頂部分324的寬度305能夠逐漸變窄至底部分328的寬度307。例如，處理環境的立即變化會使犧牲性閘極結構306逐漸變窄(其定義錐形部分326)，直到其達成過度蝕刻目標深度(其定義底部分328的寬度307)。因此，底部分328的寬度307係小於頂部分324的寬度305。在實施例中，底部分328的寬度307係小於頂部分324的寬度305至少兩倍。頂部分及底部分324及328二者分別都具有跨越其整個高度之固定的寬度305及307。在一實施例中，由第二處理環境所產生的錐形部分326內之犧牲性閘極結構306的逐漸變細形成彎曲、凹形輪廓。犧牲性閘極結構306之頂、底、及錐形部分324、328、及326的尺寸分別對應於閘 極堆疊212的頂、底、及錐形部分202、206、及204，如在此參考圖2所說明一般。
在一實施例中，一旦形成犧牲性閘極結構306，一對側壁間隔物(未圖示)係形成在犧牲性閘極結構306四周。此對閘極間隔物在植入源極及汲極區106及108期間可充作植入遮罩。側壁間隔物係由諸如氮化矽、氧化矽、碳化矽、摻雜有碳之氮化矽、及氮氧化矽等材料所形成。用以形成側壁間隔物之處理在技藝中眾所皆知，並且通常包括沉積及蝕刻處理操作。
源極及汲極區106及108然後形成在犧牲性閘極結構306的相對側上，如先前圖3D-1所示一般。在一實施例中，源極及汲極區106及108係藉由植入/擴散處理而形成在鰭部104內。諸如硼、鋁、銻、磷、或砷等摻雜劑可被離子植入到基板內，以形成源極及汲極區106及108。活化摻雜劑及使它們能夠進一步擴散到鰭部104內之退火處理可跟在離子植入處理之後。在其他實施例中，取代形成已植入的源極及汲極區106及108，源極及汲極結構(未圖示)可形成在鰭部104的露出表面上(其可以是鰭部104的凹陷區域)取而代之。源極及汲極結構可藉由磊晶沉積處理來形成。在一些實施中，源極及汲極結構可使用矽合金來製造，諸如矽鍺或碳化矽等，以便加壓通道區。在一些實施中，可在原處以諸如硼、砷、或磷等摻雜劑摻雜磊晶沉積的矽合金。在其他實施例中，源極及汲極結構可使用一或更多個替代半導體材料來形成，諸如鍺或 第III-V族材料或合金等。在其他實施例中，一或更多層金屬及/或金屬合金可被用於形成源極及汲極結構。
之後，可如圖3E所示一般形成一或更多個隔離層350。在一實施例中，隔離層350係藉由覆蓋沉積絕緣材料來形成，接著平面化處理。覆蓋沉積可藉由諸如CVD等任何適當沉積處理來執行，隨後藉由諸如CMP等平面化處理來平面化。CMP處理可平面化絕緣材料至犧牲性閘極結構306的頂表面309以露出犧牲性閘極結構306。在一實施例中，犧牲性閘極結構306的頂表面309係與隔離層350的頂表面317共平面。在半導體裝置中，隔離層350可以是諸如第一中間層介電(ILD0)等低位準隔離層，用以電隔離源極及汲極區106及108與較高位準的路由線。在一實施例中，在CMP處理期間降低閘極結構306的高度。尤其是，在用於平面化隔離層350及露出閘極結構306之平面化處理期間，可降低犧牲性閘極結構306的垂直長度324。在一此種實施例中，實施此種過度平面化處理，以適應晶圓各處的不同拋光特性，其係由於晶圓各處之不同裝置佈局密度的存在所引起。因此，犧牲性閘極結構306的高度322可被製造，以適應過度平面化處理，其降低犧牲性閘極結構306的高度至最終對應於有關圖2所說明之閘極堆疊的高度222之高度。
隔離層350係使用其在積體電路結構中的適用性眾所皆知之介電材料來形成，諸如低K介電材料等。可使用之介電材料的例子包括但並不局限於：二氧化矽(SiO2)、 摻雜氧的碳(CDO)、氮化矽、諸如八氟環丁烷或聚四氟乙烯、氟矽酸鹽玻璃(FSG)等有機聚合物、及諸如倍半矽氧烷、矽氧烷、或有機矽酸鹽玻璃等有機矽酸鹽。隔離層350可包括氣孔或空氣隙以進一步降低其介電常數。
接著，在圖3F中，犧牲性閘極結構306可藉由選擇性蝕刻處理來移除。例如，可使用選擇性移除犧牲性閘極結構306之濕蝕刻處理。選擇性蝕刻處理可在保持周圍材料完整的同時大體上移除犧牲性閘極結構306。因此，開口321可形成在隔離層350內。開口321可具有對應於犧牲性閘極結構306的輪廓之開口輪廓。尤其是，開口321可具有對應於犧牲性閘極結構306的部分(頂部分324、錐形部分326、及底部分328)之部分。如此，開口321可具有寬頂部分332、錐形部分334、窄底部分336，其分別對應於犧牲性閘極結構306的部分(頂部分324、錐形部分326、及底部分328)。應明白，在一實施例中，由於過度拋光或過度平面化處理，開口321之寬頂部分332的垂直長度可實質上小於對應部分324的垂直長度，如上述。
之後，如圖3G所示，藉由開口321形成閘極堆疊212，以完成電晶體200的形成。在一實施例中，閘極堆疊212可包括閘極介電層214、功函數金屬層216、及填充金屬層218。介電層214最初保形地沉積在開口321內，及功函數金屬層216及填充金屬218隨後沉積在介電層214之上。諸如但並不侷限於濺鍍或原子層沉積 (ALD)等任何適當沉積處理可用於沉積閘極堆疊212。諸如CMP等平面化處理可用於平面化閘極堆疊212至隔離層350的頂表面317。開口321的輪廓是高度適合填充的，其隨後最小化閘極堆疊212內之空隙的形成，諸如圖1所示之形成在習知形成的閘極堆疊112中之空隙124等。尤其是，開口321的錐形部分326使閘極材料能夠容易地沉積在底部分328內。另外，寬頂部分324使材料較易沉積而不會被夾止。因此，空隙未形成在閘極堆疊212內。
最後的閘極堆疊212具有隨後同於在此討論有關圖2之閘極輪廓的閘極輪廓。例如，閘極堆疊212具有頂部分202、底部分206、及錐形部分204。閘極堆疊212的頂、底、及錐形部分202、206、及204隨後分別同於犧牲性閘極結構306的頂、底、及錐形部分324、328、及326。如此，有關犧牲性閘極結構306的輪廓之討論亦適用於閘極堆疊212的輪廓。
閘極介電214包括一層或層的堆疊。一或更多層包括氧化矽、二氧化矽(SiO2)、及/或高K介電材料。高K介電材料包括諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅等元素。用於閘極介電層之高K材料的例子包括但並不侷限於：氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鉛鋅鈮酸鹽。在一些實施例中，當使 用高K材料時，可在閘極介電214上實施退火處理以提高其品質。在一實施例中，閘極介電214係由具有介電常數大於8之高K介電材料所形成。
功函數金屬216可以是P型功函數金屬或N型功函數金屬，依據電晶體200是PMOS還是NMOS電晶體而定。在一些實施中，閘極堆疊212的閘極電極係由兩或更多個金屬層的堆疊所形成，其中，一或更多個金屬層為功函數金屬層及至少一金屬層為填充金屬層。
就PMOS電晶體而言，可用於閘極電極之金屬包括但並不局限於：釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，如氧化釕。P型金屬層將能夠形成具有功函數在約4.9eV及約5.2eV之間的PMOS閘極電極。就NMOS電晶體而言，可用於閘極電極之金屬包括但並不局限於：鉿、鋯、鈦、鉭、鋁、這些金屬的合金、及這些金屬的碳化物，諸如碳化鉿、碳化鉻、碳化鈦、碳化鉭、及碳化鋁等。N型金屬層將能夠形成具有功函數在約3.9eV及約4.2eV之間的NMOS閘極電極。
圖4為包括本發明的一或更多個實施例之中介體400。中介體400為用於橋接第一基板402到第二基板404的中間基板。第一基板402可以是例如積體電路晶錠。第二基板404可以是例如記憶體模組、電腦母板、或另一積體電路晶錠。通常，中介體400的目的係用於延展連接到更寬的間距或者重新路由連接到不同連接。例如，中介體400可耦合積體電路晶錠到球柵陣列(BGA) 406，其隨後可耦合至第二基板404。在一些實施例中，第一及第二基板402/404係裝附至中介體400的相對側。在其他實施例中，第一及第二基板402/404係裝附至中介體400的同一側。並且在其他實施例中，三或更多個基板係經由中介體400互連。
中介體400係由環氧樹脂、纖維玻璃強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺等聚合物材料所形成。在其他實施中，中介體係由包括用於半導體基板之上述相同材料的替代堅硬或撓性材料所形成，諸如矽、鍺、及其他第III-V族及第IV族材料等。
中介體可包括金屬互連408及通孔410，其包括但並不局限於直通矽通孔(TSVs)412。中介體400另包括崁入式裝置414，包括被動及主動裝置二者。此種裝置包括但並不局限於電容器、解耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感應器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感應器、及MEMS裝置等更複雜的裝置亦形成在中介體400上。
根據本發明的實施例，在此所揭示之設備或處理可用於中介體400的製造。
圖5圖解根據本發明的一實施例之計算裝置500。計算裝置500包括一些組件。在一實施例中，這些組件係裝附至一或更多個母板。在另一實施例中，這些組件係製造於單晶片系統晶錠上(SoC)，而非母板上。計算裝置 500中之組件包括但並不局限於：積體電路晶錠502及至少一通訊晶片508。在一些實施中，通訊晶片508被製造作為積體電路晶錠502的一部分。積體電路晶錠502可包括CPU 504與晶錠上記憶體506(通常被使用作為快取記憶體)，其可由諸如崁入式DRAM(動態隨機存取記憶體)(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)等技術來設置。
計算裝置500包括可以或不用實體上及電耦合至母板或或製造於SoC晶錠內之其他組件。這些其他組件包括但並不局限於揮發性記憶體510(如、DRAM)、非揮發性記憶體512(如、ROM(唯讀記憶體)或快閃記憶體)、圖形處理單元514(GPU)、數位信號處理器516、密碼處理器542(執行硬體內的密碼演算法之專門處理器)、晶片組520、天線522、顯示器或觸碰式螢幕顯示器524、觸碰式螢幕控制器526、電池528或其他電源、功率放大器(未圖示)、全球定位系統(GPS)裝置528、羅盤530、移動共同處理器或感應器532(其可包括加速儀、迴轉儀、及羅盤)、揚聲器534、相機536、使用者輸入裝置538(諸如鍵盤、滑鼠、電子筆、及觸碰式墊板等)、及大量儲存體裝置540(諸如硬碟機、小型碟(CD)、數位多用途碟(DVD)等等)。
通訊晶片508能夠無線通訊以轉移資料至及自計算裝置500。“無線”一詞及其衍生字可用於說明電路、裝置、系統、方法、技術、通訊頻道等，其可透過非固態媒體經 由使用已調變電磁輻射來通訊資料。此一詞並不意指相關裝置未包含任何線路，但是在一些實施例中未包含。通訊晶片508可實施一些無線標準或協定的任一個，包括但並不局限於Wi-Fi(IEEE 802.11家用)、WiMAX(IEEE 802.16家用)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及被指定作3G、4G、5G及以上之任何其他無線協定。計算裝置500可包括複數個通訊晶片508。例如，第一通訊晶片508專屬於較短範圍無線通訊，諸如Wi-Fi及藍芽等，而第二通訊晶片508專屬於較長範圍無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
根據本發明的實施例，計算裝置500的處理器504包括諸如非平面電晶體等一或更多個裝置，其係由利用具有適合填充輪廓的犧牲性閘極結構之代替閘極處理來形成。“處理器”一詞可意指處理來自暫存器及/或記憶體的電子資料以將那電子資料轉換成可儲存在暫存器及/或記憶體中之其他電子資料之任何裝置或裝置的部分。
根據本發明的實施例，通訊晶片508亦包括諸如非平面電晶體等一或更多個裝置，其係由利用具有適合填充輪廓的犧牲性閘極結構之代替閘極處理來形成。
在其他實施例中，根據本發明的實施例，框覆在計算裝置500內之另一組件可包含諸如非平面電晶體等一或更 多個裝置，其係由利用具有適合填充輪廓的犧牲性閘極結構之代替閘極處理來形成。
在各種實施例中，計算裝置500可以是膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型電話、平板電腦、個人數位助理(PDA)、迷你行動型電腦、行動電話、桌上型電腦、伺服器、列印機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視頻記錄器。在其他實施中，計算裝置500可以是處理資料之任何其他電子裝置。
本發明的圖解實施之上述說明(包括摘要中所說明者)並不用於耗盡性或侷限本發明至所揭示的精確形式。儘管特有實施及例子，但是在此說明本發明僅為了圖解目的，在本發明的範疇內可有各種同等修改，如精於相關技藝之人士所明白一般。而且，雖然詳細參考鰭部為基的或非平面裝置，但是在此所說明的方法亦可應用到平面裝置，尤其是使用代替閘極規劃所製造之短通道平面裝置。
鑑於上述詳細說明，可對本發明進行修改。下面申請專利範圍所使用的語詞不應被闡釋成將本發明侷限至說明書及申請專利範圍所揭示之特定實施。而是本發明的範疇將由根據申請解釋所建立的原理所建構之下面申請專利範圍全權決定。
在一實施例中，半導體裝置包括：半導體基板及延伸在半導體基板上方之鰭部，鰭部包含位在通道區的相對側上之源極區及汲極區。閘極堆疊係在通道區之上，閘極堆 疊包含頂部分、錐形部分、及底部分，其中，頂部分係藉由錐形部分與底部分分開，其中，頂部分及錐形部分的至少一部分係在鰭部上方，並且其中，頂部分的寬度係大於底部分的寬度。
在一實施例中，頂部分的寬度係大於底部分的寬度至少兩倍。
在一實施例中，頂部分的寬度為40nm，而底部分的該寬度為20nm。
在一實施例中，錐形部分係在鰭部上方。
在一實施例中，底部分的垂直長度係大於鰭部的高度。
在一實施例中，錐形部分的頂部係在閘極堆疊高度的中點。
在一實施例中，錐形部分包含彎曲側壁。
在一實施例中，彎曲側壁的輪廓為凹形。
在一實施例中，閘極高度對閘極長度的比值係大於5比1。
在一實施例中，閘極高度對閘極長度的比值為10比1。
在一實施例中，錐形部分係配置在閘極高度的中點下方及鰭部上方。
在一實施例中，跨越各個各別部分的總高度之頂部分及底部分的寬度是固定的。
在一實施例中，形成半導體裝置之方法包含：設置半 導體基板，半導體基板具有延伸在半導體基板上方之鰭部。方法亦包含：以單一蝕刻處理將犧牲性閘極結構形成在鰭部的通道區之上，單一蝕刻處理包含第一處理操作及第二處理操作，第一處理操作具有第一處理環境，而第二處理操作具有不同於第一處理環境之第二處理環境。方法亦包含：將介電材料沉積在犧牲性閘極結構四周。方法亦包含：移除犧牲性閘極結構，以將開口形成在介電材料內，開口具有犧牲性閘極輪廓的對應輪廓。方法亦包含：將閘極堆疊形成在開口內，閘極堆疊具有與犧牲性閘極結構相同的輪廓。
在一實施例中，第一處理操作為主蝕刻操作，而第二處理操作為過度蝕刻操作。
在一實施例中，第一處理操作形成頂部分，而第二處理條件形成錐形部分及底部分。
在一實施例中，第二處理操作係緊接在第一處理操作之後執行。
在一實施例中，各個處理環境包含處理溫度及反應物氣體濃度。
在一實施例中，反應物氣體濃度包含氯。
在一實施例中，第一處理環境具有比第二處理條件之反應物氣體濃度及處理溫度高的反應物氣體濃度及處理溫度。
在一實施例中，計算裝置包括母板及安裝在母板上的處理器。通訊晶片係製造於與處理器相同的晶片上或者安 裝於母板上。處理器包括半導體裝置，半導體裝置包括半導體基板及延伸在半導體基板上方的鰭部，鰭部包含位在通道區的相對側上之一對源極及汲極區。半導體裝置亦包括閘極堆疊，係配置在通道區上，閘極堆疊包含藉由錐形部分與底部分分開之頂部分，其中，頂部分及錐形部分的至少一部分係配置在鰭部上方，並且其中，頂部分的寬度係大於底部分的寬度。
在一實施例中，頂部分的寬度係大於底部分的寬度至少兩倍。
在一實施例中，錐形部分包含彎曲側壁。
在一實施例中，彎曲側壁的輪廓為凹形。
在一實施例中，閘極高度對閘極長度的比值係大於5比1。
在一實施例中，錐形部分係配置在閘極高度的中點下方及鰭部上方。
102‧‧‧基板
103‧‧‧淺溝渠隔離
104‧‧‧鰭部
110‧‧‧通道區
200‧‧‧電晶體
202‧‧‧頂部分
204‧‧‧錐形部分
206‧‧‧底部分
208‧‧‧寬度
212‧‧‧閘極堆疊
214‧‧‧閘極介電層
216‧‧‧功函數金屬層
218‧‧‧填充金屬層
220‧‧‧閘極長度
222‧‧‧高度

Claims (24)

  1. 一種半導體裝置，包含：半導體基板；鰭部，係延伸在該半導體基板上方，該鰭部包含位在通道區的相對側上之源極區及汲極區；閘極堆疊，係在該通道區上，該閘極堆疊包含頂部分、錐形部分、及底部分，其中，該頂部分係藉由該錐形部分與該底部分分開，其中，該頂部分及該錐形部分的至少一部分係在該鰭部上方，並且其中，該頂部分的寬度係大於該底部分的寬度。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該頂部分的該寬度係大於該底部分的該寬度至少兩倍。
  3. 根據申請專利範圍第2項之半導體裝置，其中，該頂部分的該寬度為40nm，而該底部分的該寬度為20nm。
  4. 根據申請專利範圍第1項之半導體裝置，其中，該錐形部分係在該鰭部上方。
  5. 根據申請專利範圍第1項之半導體裝置，其中，該底部分的垂直長度係大於該鰭部的高度。
  6. 根據申請專利範圍第1項之半導體裝置，其中，該錐形部分的該頂部係在該閘極堆疊高度的中點。
  7. 根據申請專利範圍第1項之半導體裝置，其中，該錐形部分包含彎曲側壁。
  8. 根據申請專利範圍第7項之半導體裝置，其中， 該等彎曲側壁的輪廓為凹形。
  9. 根據申請專利範圍第1項之半導體裝置，其中，閘極高度對閘極長度的比值係大於5比1。
  10. 根據申請專利範圍第9項之半導體裝置，其中，閘極高度對閘極長度的該比值為10比1。
  11. 根據申請專利範圍第1項之半導體裝置，其中，該錐形部分係配置在該閘極高度的該中點下方及該鰭部上方。
  12. 根據申請專利範圍第1項之半導體裝置，其中，跨越各個各別部分的總高度之該頂部分及該底部分的該寬度是固定的。
  13. 一種形成半導體裝置之方法，包含：設置半導體基板，該半導體基板具有延伸在該半導體基板上方之鰭部；以單一蝕刻處理將犧牲性閘極結構形成在該鰭部的通道區之上，該單一蝕刻處理包含第一處理操作及第二處理操作，該第一處理操作具有第一處理環境，而該第二處理操作具有不同於該第一處理環境之第二處理環境；將介電材料沉積在該犧性性閘極結構四周；移除該犧牲性閘極結構，以將開口形成在該介電材料內，該開口具有該犧牲性閘極輪廓的對應輪廓；以及將閘極堆疊形成在該開口內，該閘極堆疊具有與該犧牲性閘極結構相同的輪廓，其中，該第一處理操作為主蝕刻操作，而該第二處理 操作為過度蝕刻操作。
  14. 根據申請專利範圍第13項之方法，其中，該第一處理操作形成該頂部分，而該第二處理條件形成該錐形部分及該底部分。
  15. 根據申請專利範圍第13項之方法，其中，該第二處理操作係緊接在該第一處理操作之後執行。
  16. 根據申請專利範圍第13項之方法，其中，各個處理環境包含處理溫度及反應物氣體濃度。
  17. 根據申請專利範圍第16項之方法，其中，該反應物氣體濃度包含氯。
  18. 根據申請專利範圍第16項之方法，其中，該第一處理環境具有比該第二處理條件之反應物氣體濃度及處理溫度高的反應物氣體濃度及處理溫度。
  19. 一種計算裝置，包含：母板；處理器，係安裝於該母板上；以及通訊晶片，係製造於與該處理器相同的晶片上，或者安裝於該母板上；其中，該處理器包含半導體裝置，包含：半導體基板；鰭部，係延伸在該半導體基板上方，該鰭部包含位在通道區的相對側上之一對源極及汲極區；閘極堆疊，係配置在該通道區上，該閘極堆疊包含藉由該錐形部分與該底部分分開之頂部分，其中，該頂 部分及該錐形部分的至少一部分係配置在該鰭部上方，並且其中，該頂部分的寬度係大於該底部分的寬度。
  20. 根據申請專利範圍第19項之半導體裝置，其中，該頂部分的該寬度係大於該底部分的該寬度至少兩倍。
  21. 根據申請專利範圍第19項之半導體裝置，其中，該錐形部分包含彎曲側壁。
  22. 根據申請專利範圍第19項之半導體裝置，其中，該等彎曲側壁的輪廓為凹形。
  23. 根據申請專利範圍第19項之半導體裝置，其中，閘極高度對閘極長度的比值係大於5比1。
  24. 根據申請專利範圍第19項之半導體裝置，其中，該錐形部分係配置在該閘極高度的該中點下方及該鰭部上方。
TW104138327A 2014-12-22 2015-11-19 為了效能及閘極填充的最佳化的閘極輪廓 TWI715543B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/US2014/071978 WO2016105348A1 (en) 2014-12-22 2014-12-22 Optimizing gate profile for performance and gate fill
WOPCT/US14/71978 2014-12-22

Publications (2)

Publication Number Publication Date
TW201635543A TW201635543A (zh) 2016-10-01
TWI715543B true TWI715543B (zh) 2021-01-11

Family

ID=56151160

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104138327A TWI715543B (zh) 2014-12-22 2015-11-19 為了效能及閘極填充的最佳化的閘極輪廓

Country Status (6)

Country Link
US (1) US11205707B2 (zh)
EP (1) EP3238263A4 (zh)
KR (1) KR102304791B1 (zh)
CN (1) CN107004708A (zh)
TW (1) TWI715543B (zh)
WO (1) WO2016105348A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748394B2 (en) * 2015-05-20 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a multi-portioned gate stack
US10262870B2 (en) * 2015-07-02 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10269651B2 (en) * 2015-07-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10096712B2 (en) * 2015-10-20 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming and monitoring quality of the same
KR102551349B1 (ko) * 2016-01-22 2023-07-04 삼성전자 주식회사 반도체 소자 및 그 제조 방법
WO2018090001A1 (en) 2016-11-14 2018-05-17 Tokyo Electron Limited Method of forming gate spacer for nanowire fet device
CN109427798A (zh) * 2017-08-28 2019-03-05 中芯国际集成电路制造(上海)有限公司 闪存器件及其制造方法
CN107968122B (zh) * 2017-11-21 2020-05-05 中国科学院微电子研究所 一种鳍式场效应晶体管及其制备方法
US10749007B2 (en) * 2018-03-14 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with desired profile for semiconductor devices
US10515955B1 (en) * 2018-05-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier
CN111613583B (zh) * 2019-02-25 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11309403B2 (en) * 2019-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
US11450758B2 (en) * 2020-06-12 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of semiconductor device and method of forming same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200727415A (en) * 2006-01-06 2007-07-16 Taiwan Semiconductor Mfg Co Ltd Methods for fabricating semiconductor chip, semiconductor device and non-volatile memory device
TW201320331A (zh) * 2011-11-11 2013-05-16 Taiwan Semiconductor Mfg 半導體結構及形成閘極堆疊之方法
TW201342486A (zh) * 2011-12-20 2013-10-16 Intel Corp 具隔離本體部分的半導體裝置
TW201432822A (zh) * 2012-12-18 2014-08-16 Tokyo Electron Ltd 虛擬閘極形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100342306B1 (ko) 2000-09-05 2002-07-02 윤종용 트랜지스터 및 이의 형성 방법
US7045862B2 (en) * 2004-06-11 2006-05-16 International Business Machines Corporation Method and structure for providing tuned leakage current in CMOS integrated circuit
KR100629263B1 (ko) * 2004-07-23 2006-09-29 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
US7488650B2 (en) * 2005-02-18 2009-02-10 Infineon Technologies Ag Method of forming trench-gate electrode for FinFET device
KR101263648B1 (ko) * 2007-08-31 2013-05-21 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조 방법.
US8264048B2 (en) * 2008-02-15 2012-09-11 Intel Corporation Multi-gate device having a T-shaped gate structure
KR20100069954A (ko) 2008-12-17 2010-06-25 삼성전자주식회사 미세 패턴 형성 방법 및 이를 이용한 트랜지스터 제조 방법
US8334184B2 (en) * 2009-12-23 2012-12-18 Intel Corporation Polish to remove topography in sacrificial gate layer prior to gate patterning
US20110241118A1 (en) * 2010-03-30 2011-10-06 Globalfoundries Inc Metal gate fill by optimizing etch in sacrificial gate profile
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US9159734B2 (en) * 2011-10-18 2015-10-13 Intel Corporation Antifuse element utilizing non-planar topology
US20130178055A1 (en) * 2012-01-09 2013-07-11 Globalfoundries Inc. Methods of Forming a Replacement Gate Electrode With a Reentrant Profile
KR101909091B1 (ko) * 2012-05-11 2018-10-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102017616B1 (ko) * 2013-01-02 2019-09-03 삼성전자주식회사 전계 효과 트랜지스터
US9362386B2 (en) * 2013-02-27 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods for forming the same
KR102125749B1 (ko) * 2013-12-27 2020-07-09 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9634122B2 (en) * 2014-03-12 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Device boost by quasi-FinFET
US9620417B2 (en) * 2014-09-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of manufacturing fin-FET devices
KR20160044976A (ko) * 2014-10-16 2016-04-26 삼성전자주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자
US9666716B2 (en) * 2014-12-15 2017-05-30 Sang U. Kim FinFET transistor
US9997633B2 (en) * 2015-10-02 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200727415A (en) * 2006-01-06 2007-07-16 Taiwan Semiconductor Mfg Co Ltd Methods for fabricating semiconductor chip, semiconductor device and non-volatile memory device
TW201320331A (zh) * 2011-11-11 2013-05-16 Taiwan Semiconductor Mfg 半導體結構及形成閘極堆疊之方法
TW201342486A (zh) * 2011-12-20 2013-10-16 Intel Corp 具隔離本體部分的半導體裝置
TW201432822A (zh) * 2012-12-18 2014-08-16 Tokyo Electron Ltd 虛擬閘極形成方法

Also Published As

Publication number Publication date
KR102304791B1 (ko) 2021-09-27
WO2016105348A1 (en) 2016-06-30
US11205707B2 (en) 2021-12-21
EP3238263A1 (en) 2017-11-01
US20170330955A1 (en) 2017-11-16
KR20170097006A (ko) 2017-08-25
EP3238263A4 (en) 2018-08-22
CN107004708A (zh) 2017-08-01
TW201635543A (zh) 2016-10-01

Similar Documents

Publication Publication Date Title
TWI715543B (zh) 為了效能及閘極填充的最佳化的閘極輪廓
US20210249411A1 (en) Self-aligned gate edge trigate and finfet devices
TWI706469B (zh) 形成背側自對準通孔的方法及所形成的結構
CN108369957B (zh) 形成用于纳米线设备结构的自对准垫片的方法
TWI600163B (zh) 具有延伸凹陷隔離及源極／汲極區域的電晶體結構及其製造方法
CN107851659B (zh) 具有气隙间隔体的晶体管
TW201732947A (zh) 用於改善靜電的非平面ｉｇｚｏ裝置的製造技術
TW201709408A (zh) 用於環繞式閘極電晶體之ＧａＡｓ上的擬晶式ＩｎＧａＡｓ
TW202201720A (zh) 堆疊式叉形片電晶體
US10600810B2 (en) Backside fin recess control with multi-hsi option
TWI725126B (zh) 在矽（１１１）上與矽ｐｍｏｓ共整合之氮化鎵ｎｍｏｓ
JP6529985B2 (ja) 規則的なグリッドの選択的削減による縦型チャネルトランジスタ製造のための処理方法
TW201635549A (zh) 以側壁襯墊形成鰭狀結構之裝置與方法
KR20210083155A (ko) 기판이 제거된 게이트 올 어라운드 집적 회로 구조체
TWI706514B (zh) 在短通道互補金屬氧化物半導體（ｃｍｏｓ）晶片上的用於低洩漏的應用的長通道金屬氧化物半導體（ｍｏｓ）電晶體
JP2020501334A (ja) フィン端部応力誘起フィーチャを有する半導体デバイス
TWI728005B (zh) 雙臨界電壓（ｖｔ）通道裝置及其製造方法
US20230197816A1 (en) Integrated circuit structures having metal gate plug landed on dielectric anchor
TWI715608B (zh) 透過用於應力增強及接觸的背側露出而能深度取向生長
KR20230043688A (ko) 금속 함유 소스 또는 드레인 구조를 갖는 집적 회로 구조
WO2018063397A1 (en) Gate trench precision resistors with high-k rmg gan transistor
KR102384805B1 (ko) 랩-어라운드 콘택들을 제조하기 위한 금속 화학 기상 증착 접근법들 및 결과 구조들
US20240006416A1 (en) Integrated circuit structures having ultra-high conductivity global routing
US20230187517A1 (en) Integrated circuit structures having dielectric anchor void
TW202341416A (zh) 具有座落在介電偽鰭部上的金屬閘極插塞之積體電路結構