JPH11224910A - 残留メモリデバイス - Google Patents
残留メモリデバイスInfo
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- JPH11224910A JPH11224910A JP32135798A JP32135798A JPH11224910A JP H11224910 A JPH11224910 A JP H11224910A JP 32135798 A JP32135798 A JP 32135798A JP 32135798 A JP32135798 A JP 32135798A JP H11224910 A JPH11224910 A JP H11224910A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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-
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- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Abstract
(57)【要約】
【課題】 長期に残留することを可能にし、ＭＯＳ技術
で実現できる簡単な構造を有する新しいタイプのメモリ
デバイスを提供する。 【解決手段】 そのゲート絶縁体が電荷移動種を含むＭ
ＯＳ型トランジスタを備えた、残留的で、電気的にプロ
グラム可能で且つ消去可能なメモリデバイスにおいて、
ゲート絶縁体は、第１のバンドギャップ値を有する中間
領域（１４、１５）と、第１の値よりも大きいバンドギ
ャップ値を有する最端領域（１１、１２）及び中央領域
（１３）との少なくとも５つの領域を含むサンドイッチ
を横方向に備えるものである。
で実現できる簡単な構造を有する新しいタイプのメモリ
デバイスを提供する。 【解決手段】 そのゲート絶縁体が電荷移動種を含むＭ
ＯＳ型トランジスタを備えた、残留的で、電気的にプロ
グラム可能で且つ消去可能なメモリデバイスにおいて、
ゲート絶縁体は、第１のバンドギャップ値を有する中間
領域（１４、１５）と、第１の値よりも大きいバンドギ
ャップ値を有する最端領域（１１、１２）及び中央領域
（１３）との少なくとも５つの領域を含むサンドイッチ
を横方向に備えるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、残留的(remanent)
で、電気的消去可能で且つプログラム可能なメモリデバ
イスに関する。
で、電気的消去可能で且つプログラム可能なメモリデバ
イスに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】公知の
残留的で、電気的消去可能で且つプログラム可能なメモ
リデバイスは、ＭＮＯＳ型のメモリデバイスと、ダブル
ゲートメモリデバイスとを含む。ＭＮＯＳメモリデバイ
スは、残留期間が限定されるという欠点を有する。ダブ
ルゲートメモリデバイスは、製造が比較的複雑となり、
標準ＣＭＯＳ素子の製造工程に対して互換性がないとい
う欠点を有する。
残留的で、電気的消去可能で且つプログラム可能なメモ
リデバイスは、ＭＮＯＳ型のメモリデバイスと、ダブル
ゲートメモリデバイスとを含む。ＭＮＯＳメモリデバイ
スは、残留期間が限定されるという欠点を有する。ダブ
ルゲートメモリデバイスは、製造が比較的複雑となり、
標準ＣＭＯＳ素子の製造工程に対して互換性がないとい
う欠点を有する。
【０００３】従って、本発明は、ＭＯＳ技術で実現でき
且つ簡単な構造を有する新しいタイプのメモリデバイス
を提供する。この構造は、メモリデバイスに対して長期
に残留することを可能にする。
且つ簡単な構造を有する新しいタイプのメモリデバイス
を提供する。この構造は、メモリデバイスに対して長期
に残留することを可能にする。
【０００４】本発明はまた、プログラミング及び消去動
作が、従来のＣＭＯＳ回路の通常動作電圧よりも高電圧
を必要としないメモリデバイスを提供する。加えて、本
発明によるメモリデバイスは最小寸法となる。
作が、従来のＣＭＯＳ回路の通常動作電圧よりも高電圧
を必要としないメモリデバイスを提供する。加えて、本
発明によるメモリデバイスは最小寸法となる。
【０００５】
【課題を解決するための手段】これを達成するために、
本発明は、そのゲート絶縁体が電荷移動種を含むＭＯＳ
型トランジスタを備えた、残留的で、電気的にプログラ
ム可能で且つ消去可能なメモリデバイスを提供する。該
ゲート絶縁体は、第１のバンドギャップ値を有する中間
領域と、該第１の値よりも大きいバンドギャップ値を有
する最端領域及び中央領域との少なくとも５つの領域を
含むサンドイッチを横方向に備えている。
本発明は、そのゲート絶縁体が電荷移動種を含むＭＯＳ
型トランジスタを備えた、残留的で、電気的にプログラ
ム可能で且つ消去可能なメモリデバイスを提供する。該
ゲート絶縁体は、第１のバンドギャップ値を有する中間
領域と、該第１の値よりも大きいバンドギャップ値を有
する最端領域及び中央領域との少なくとも５つの領域を
含むサンドイッチを横方向に備えている。
【０００６】本発明の他の実施形態によれば、中間領域
は同一材料である。
は同一材料である。
【０００７】本発明の他の実施形態によれば、最端領域
及び中央領域は同一材料である。
及び中央領域は同一材料である。
【０００８】本発明の他の実施形態によれば、最端領域
は、トンネル効果を生じない最小の厚みに実質的に等し
い厚みを有する。
は、トンネル効果を生じない最小の厚みに実質的に等し
い厚みを有する。
【０００９】本発明の他の実施形態によれば、最端領域
及び中央領域はシリコン酸化層であり、中間領域はシリ
コン窒化層である。
及び中央領域はシリコン酸化層であり、中間領域はシリ
コン窒化層である。
【００１０】
【発明の実施の形態】本発明の前述した及びその他の特
徴、様相及び効果は、説明され且つ限定されない添付図
面によって与えられた、以下の実施形態の詳細な説明か
ら明らかとなるであろう。
徴、様相及び効果は、説明され且つ限定されない添付図
面によって与えられた、以下の実施形態の詳細な説明か
ら明らかとなるであろう。
【００１１】図１は、基板１、ソース領域２、ドレイン
領域３、ゲート絶縁層４及びゲート導電層５を含む従来
のＭＯＳトランジスタの断面図を表している。一般に、
基板はシリコンであり、絶縁層はシリコン酸化物であ
り、ゲート導電層はドープされたポリシリコン層であ
る。ゲート絶縁層４の公知の欠点は、例えばアルカリイ
オンのような、組立工程に起因する汚染イオンを含みが
ちになることである。従って、これらアルカリイオンが
他の隣接層を介する移動によってゲート絶縁層内に導入
されがちとなるために、大きな注意点は、通常、素子の
組立又は成長(maturation)中にこのような欠点の導入を
避けるように得られることである。
領域３、ゲート絶縁層４及びゲート導電層５を含む従来
のＭＯＳトランジスタの断面図を表している。一般に、
基板はシリコンであり、絶縁層はシリコン酸化物であ
り、ゲート導電層はドープされたポリシリコン層であ
る。ゲート絶縁層４の公知の欠点は、例えばアルカリイ
オンのような、組立工程に起因する汚染イオンを含みが
ちになることである。従って、これらアルカリイオンが
他の隣接層を介する移動によってゲート絶縁層内に導入
されがちとなるために、大きな注意点は、通常、素子の
組立又は成長(maturation)中にこのような欠点の導入を
避けるように得られることである。
【００１２】これらアルカリイオンの存在の効果は、図
２Ａから図２Ｃまでに説明されている。図２Ａは、ゲー
ト絶縁層４内にアルカリイオン７が存在し且つランダム
に分散していることを表している。例えば基板に対する
ゲートを正にバイアスすることによって、正電場Ｅがゲ
ート絶縁層に印加するならば、アルカリイオンは、図２
Ｂに表すように基板の近くに集まろうとする。逆バイア
スの場合には、アルカリイオンは、図２Ｃに表すように
ゲートの近くに集まろうとする。実際のところ簡単にＭ
ＯＳトランジスタの動作によって生じるアルカリイオン
のこれら変位は、その特性、特にそのスレッショルド電
圧に影響する。最悪の場合、通常の導電トランジスタ
は、通常の非導電トランジスタ即ちその逆となり得る。
２Ａから図２Ｃまでに説明されている。図２Ａは、ゲー
ト絶縁層４内にアルカリイオン７が存在し且つランダム
に分散していることを表している。例えば基板に対する
ゲートを正にバイアスすることによって、正電場Ｅがゲ
ート絶縁層に印加するならば、アルカリイオンは、図２
Ｂに表すように基板の近くに集まろうとする。逆バイア
スの場合には、アルカリイオンは、図２Ｃに表すように
ゲートの近くに集まろうとする。実際のところ簡単にＭ
ＯＳトランジスタの動作によって生じるアルカリイオン
のこれら変位は、その特性、特にそのスレッショルド電
圧に影響する。最悪の場合、通常の導電トランジスタ
は、通常の非導電トランジスタ即ちその逆となり得る。
【００１３】ＭＯＳトランジスタにメモリ効果に加える
ためにこの分散現象を用いることは、当業者において想
到できる。このために、移動電荷は、例えば水素又は重
水素イオンのような、ゲート絶縁層に自発的に導入され
る。次に、図２Ｂ及び図２Ｃに説明された２状態が、読
み出しによって認識できる２つのメモリ状態に対応する
ように想到できる。このタイプのメモリは、信頼性の欠
点と限定された残留とで悪くなるために、大きい成果を
達成できない。
ためにこの分散現象を用いることは、当業者において想
到できる。このために、移動電荷は、例えば水素又は重
水素イオンのような、ゲート絶縁層に自発的に導入され
る。次に、図２Ｂ及び図２Ｃに説明された２状態が、読
み出しによって認識できる２つのメモリ状態に対応する
ように想到できる。このタイプのメモリは、信頼性の欠
点と限定された残留とで悪くなるために、大きい成果を
達成できない。
【００１４】例えば、図３は、絶縁層の相対位置ｅの関
数として、移動種集中度ｃの曲線を表している。プログ
ラミング動作が絶縁層の底部に電荷をもたらした後で、
電荷キャリアの分散は、実質的に図３に説明されたよう
になる。しかしながら、この状態は、以下の理由のため
に根本的に安定しない。
数として、移動種集中度ｃの曲線を表している。プログ
ラミング動作が絶縁層の底部に電荷をもたらした後で、
電荷キャリアの分散は、実質的に図３に説明されたよう
になる。しかしながら、この状態は、以下の理由のため
に根本的に安定しない。
【００１５】第１に、システムの読み出しを繰り返すた
めに自然な緩和及び外乱の影響の下で、電荷分散が均一
になろうとする。そこで、メモリ状態は消滅する。従っ
て、周期的なリフレッシュが提供されなければならな
い。
めに自然な緩和及び外乱の影響の下で、電荷分散が均一
になろうとする。そこで、メモリ状態は消滅する。従っ
て、周期的なリフレッシュが提供されなければならな
い。
【００１６】第２に、他の問題は、組換現象のためであ
る。電荷種は、隣接層（基板又はゲート）とのインタフ
ェースに必然的にかなり近接する。インタフェースでト
ンネル効果が発生する距離にあるならば、これら電荷
は、インタフェースの他方の側に存在する自由キャリア
と共に組換えできる。従って、やがて、メモリ現象の活
性イオンの数が減少しようとし、必然的にメモリは動作
不能となり、即ち他のケースではわずかに明らかに区別
できるスレッショルドを有する。
る。電荷種は、隣接層（基板又はゲート）とのインタフ
ェースに必然的にかなり近接する。インタフェースでト
ンネル効果が発生する距離にあるならば、これら電荷
は、インタフェースの他方の側に存在する自由キャリア
と共に組換えできる。従って、やがて、メモリ現象の活
性イオンの数が減少しようとし、必然的にメモリは動作
不能となり、即ち他のケースではわずかに明らかに区別
できるスレッショルドを有する。
【００１７】図４は、メモリ効果を有する別のＭＯＳ型
構造を表している。これは、ゲート絶縁体が（ゲート側
の）シリコン窒化層と、（基板側の）シリコン酸化層と
から形成されている。このＭＮＯＳメモリと称されるも
のは、シリコン窒化物及びシリコン酸化物の間のインタ
フェースに現れる電子又は正孔の、各プログラミングに
よる注入によって動作する。これはまた、低残留的なメ
モリとなり、電子及び正孔が組換えられるか又は緩和に
よって分散されるようになる。その上、前述で理解でき
るように、電子又は正孔は、中間レベルでトラップさ
れ、且つ正確に配置されないようになる。
構造を表している。これは、ゲート絶縁体が（ゲート側
の）シリコン窒化層と、（基板側の）シリコン酸化層と
から形成されている。このＭＮＯＳメモリと称されるも
のは、シリコン窒化物及びシリコン酸化物の間のインタ
フェースに現れる電子又は正孔の、各プログラミングに
よる注入によって動作する。これはまた、低残留的なメ
モリとなり、電子及び正孔が組換えられるか又は緩和に
よって分散されるようになる。その上、前述で理解でき
るように、電子又は正孔は、中間レベルでトラップさ
れ、且つ正確に配置されないようになる。
【００１８】本発明は、２状態が明らかに区別でき且つ
やがて安定する、新しいメモリデバイス構造を提供す
る。
やがて安定する、新しいメモリデバイス構造を提供す
る。
【００１９】このメモリデバイスは、ＭＯＳトランジス
タ構造内でゲート絶縁体が図５に表されたようにサンド
ウィッチ状に備えられている。このサンドウィッチは、
２つの最端層即ち領域１１及び１２、中央層即ち領域１
３、及び中間層即ち領域１４及び１５を含む。
タ構造内でゲート絶縁体が図５に表されたようにサンド
ウィッチ状に備えられている。このサンドウィッチは、
２つの最端層即ち領域１１及び１２、中央層即ち領域１
３、及び中間層即ち領域１４及び１５を含む。
【００２０】これら種々の層即ち領域は、本発明によれ
ば、図６において厚みを関数とした関係エネルギグラフ
に表して説明されたような特性を有すべきである。所与
の領域に対応する同一横座標の２つの水平線の間隔は、
対応する領域における材料のバンドギャップ幅（ＢＧ）
を規定する。従って、最端領域１１及び１２並びに中央
層１３は、中間領域１４及び１５を構成する材料のバン
ドギャップ幅よりも長いバンドギャップ幅を有するよう
に選択される。図の左位置において、ポリシリコンは完
全に導電性であり且つその移動電荷はその導電バンドに
位置させ、図の右位置において、基板のシリコンは、低
い高さのバンドギャップを有しており、絶縁体に対して
半導体の特性を有する。
ば、図６において厚みを関数とした関係エネルギグラフ
に表して説明されたような特性を有すべきである。所与
の領域に対応する同一横座標の２つの水平線の間隔は、
対応する領域における材料のバンドギャップ幅（ＢＧ）
を規定する。従って、最端領域１１及び１２並びに中央
層１３は、中間領域１４及び１５を構成する材料のバン
ドギャップ幅よりも長いバンドギャップ幅を有するよう
に選択される。図の左位置において、ポリシリコンは完
全に導電性であり且つその移動電荷はその導電バンドに
位置させ、図の右位置において、基板のシリコンは、低
い高さのバンドギャップを有しており、絶縁体に対して
半導体の特性を有する。
【００２１】従って、絶縁体１０で提供された電荷移動
種（アルカリイオン、水素イオン、重水素イオン等）に
対して、領域１４及び１５に対応し、電圧バリアによっ
て限定された電圧ウェルを構成する２つの安定領域があ
る。正又は負の極性の十分な電場を与えることによっ
て、これら２つの領域の一方に対して移動電荷をもたら
すことができる。一度、これら領域の一方において、絶
縁体に対して、移動電荷が印加することなしにもはや出
ることができず、電圧バリアを交差する電荷は、領域１
４から領域１５へ即ち自発的に行くことを可能にする。
種（アルカリイオン、水素イオン、重水素イオン等）に
対して、領域１４及び１５に対応し、電圧バリアによっ
て限定された電圧ウェルを構成する２つの安定領域があ
る。正又は負の極性の十分な電場を与えることによっ
て、これら２つの領域の一方に対して移動電荷をもたら
すことができる。一度、これら領域の一方において、絶
縁体に対して、移動電荷が印加することなしにもはや出
ることができず、電圧バリアを交差する電荷は、領域１
４から領域１５へ即ち自発的に行くことを可能にする。
【００２２】最端領域１１及び１２は、半導体内にある
自由電荷と共に、隣接ウェルに含まれた移動電荷のいず
れの組み換えも妨げる十分な厚みを選択し、従って組み
換えによる電荷の消滅を避ける。言い換えれば、この厚
みは、非トンネル効果がその領域を介して発生するよう
にする。中央領域１３の厚みは、もちろんこのスレッシ
ョルド値よりも大きく、２つのメモリ状態を明らかに区
別するために明らかに大きくするのが好ましい。
自由電荷と共に、隣接ウェルに含まれた移動電荷のいず
れの組み換えも妨げる十分な厚みを選択し、従って組み
換えによる電荷の消滅を避ける。言い換えれば、この厚
みは、非トンネル効果がその領域を介して発生するよう
にする。中央領域１３の厚みは、もちろんこのスレッシ
ョルド値よりも大きく、２つのメモリ状態を明らかに区
別するために明らかに大きくするのが好ましい。
【００２３】本発明は、ＭＮＯＳ構造のケースに対照し
て、電荷が絶縁体内に存在するシステムを使用すること
に注目すべきである。更に、電荷は、イオン型であり、
電子又は正孔ではない。電子及び正孔に対して、それら
は中央層又は最端層でトラッピング領域となり、電子及
び正孔は、領域１４及び１５によって構成された電圧ウ
ェルの内側に全体的に配置されないために、これは重要
である。
て、電荷が絶縁体内に存在するシステムを使用すること
に注目すべきである。更に、電荷は、イオン型であり、
電子又は正孔ではない。電子及び正孔に対して、それら
は中央層又は最端層でトラッピング領域となり、電子及
び正孔は、領域１４及び１５によって構成された電圧ウ
ェルの内側に全体的に配置されないために、これは重要
である。
【００２４】本発明の限定を満足する構造の例として、
最端層１１及び１２は、３〜４ｎｍ（３０〜４０オング
ストローム）よりも厚い厚みのシリコン酸化層としてイ
ンプリメントされており、トンネル効果は、およそ３０
オングストロームよりも薄い厚みでしか生じない。中央
層１３は、３０オングストロームよりも厚い厚みのシリ
コン酸化層であってもよい。一方の状態から他方の状態
へ自由電荷パスをなすプログラミング電圧の増加のコス
トにおいて、２状態を明確に区別することを所望するな
らば、それは実質的な厚みであってもよい。各中間層
は、実質的に３０〜４０オングストロームの厚みであっ
てもよい。再び、これら厚みの最大値は、各メモリ状態
をより規定するために所望されるだけでなく、物理的検
討によって限定されない。このシステムは、シリコン酸
化物が約１１エレクトロンボルトのバンドギャップを有
し、一方、シリコン窒化物が約８エレクトロンボルトの
バンドギャップを有するという本発明の必要条件を都合
よく満足する。他のシステムは、例えばSiO2-Ta2O5、Si
O2-TiO2 等から選択される。１つは、単一の絶縁層を選
択することもでき、その状態は、例えばシリコン酸化物
層が窒素及びシリコンのインプランテーションによって
変更される中間層を有する、その厚みの２つの領域で局
所的に変更される。
最端層１１及び１２は、３〜４ｎｍ（３０〜４０オング
ストローム）よりも厚い厚みのシリコン酸化層としてイ
ンプリメントされており、トンネル効果は、およそ３０
オングストロームよりも薄い厚みでしか生じない。中央
層１３は、３０オングストロームよりも厚い厚みのシリ
コン酸化層であってもよい。一方の状態から他方の状態
へ自由電荷パスをなすプログラミング電圧の増加のコス
トにおいて、２状態を明確に区別することを所望するな
らば、それは実質的な厚みであってもよい。各中間層
は、実質的に３０〜４０オングストロームの厚みであっ
てもよい。再び、これら厚みの最大値は、各メモリ状態
をより規定するために所望されるだけでなく、物理的検
討によって限定されない。このシステムは、シリコン酸
化物が約１１エレクトロンボルトのバンドギャップを有
し、一方、シリコン窒化物が約８エレクトロンボルトの
バンドギャップを有するという本発明の必要条件を都合
よく満足する。他のシステムは、例えばSiO2-Ta2O5、Si
O2-TiO2 等から選択される。１つは、単一の絶縁層を選
択することもでき、その状態は、例えばシリコン酸化物
層が窒素及びシリコンのインプランテーションによって
変更される中間層を有する、その厚みの２つの領域で局
所的に変更される。
【００２５】基板の近くに電荷をもたらすプログラミン
グを達成するために、ゲートが正電圧に接続される一方
で、基板、ドレイン及びソースがグランドに接続され
る。逆に、移動電荷がゲートの近くにもたらされるプロ
グラミングを達成するために、正電圧が基板に印加され
ることになり、ドレイン、ソース及びゲートは、グラン
ド電圧に接続されることになる。もちろん、これは移動
種が正イオンのケースに対応する。以上に記載されてい
るものの全ては、移動種が負イオンのケースと反転され
てもよい。
グを達成するために、ゲートが正電圧に接続される一方
で、基板、ドレイン及びソースがグランドに接続され
る。逆に、移動電荷がゲートの近くにもたらされるプロ
グラミングを達成するために、正電圧が基板に印加され
ることになり、ドレイン、ソース及びゲートは、グラン
ド電圧に接続されることになる。もちろん、これは移動
種が正イオンのケースに対応する。以上に記載されてい
るものの全ては、移動種が負イオンのケースと反転され
てもよい。
【００２６】好ましくは、中央層の大きさを選択し、移
動電荷をなす電圧が一方の電圧ウェルから他方へ渡るよ
うに最適なバンドギャップを有する材料は、読み出しが
プログラミングの変更を生じないように、約２ボルトの
電圧で動作する読み出しをしようとするデバイスに対し
て約４ボルトとなる。
動電荷をなす電圧が一方の電圧ウェルから他方へ渡るよ
うに最適なバンドギャップを有する材料は、読み出しが
プログラミングの変更を生じないように、約２ボルトの
電圧で動作する読み出しをしようとするデバイスに対し
て約４ボルトとなる。
【００２７】従って、本発明の少なくとも１つの説明さ
れた実施形態が記載されているために、種々の変更、修
正及び改良は当業者によれば容易に行うことができる。
このような変更、修正及び改良は、本発明の技術的思想
及び見地の中でしようとするものである。従って、前述
した説明は、単に例としてであり、限定しようとするも
のではない。本発明は、特許請求の範囲及びそれらの均
等物にのみ限定される。
れた実施形態が記載されているために、種々の変更、修
正及び改良は当業者によれば容易に行うことができる。
このような変更、修正及び改良は、本発明の技術的思想
及び見地の中でしようとするものである。従って、前述
した説明は、単に例としてであり、限定しようとするも
のではない。本発明は、特許請求の範囲及びそれらの均
等物にのみ限定される。
【図１】従来のＭＯＳトランジスタの断面図である。
【図２Ａ】ゲート絶縁層内でアルカリイオンがランダム
に分散して存在することを表す説明図である。
に分散して存在することを表す説明図である。
【図２Ｂ】ゲート絶縁層に正電場が印加された場合の、
アルカリイオンの分散の説明図である。
アルカリイオンの分散の説明図である。
【図２Ｃ】ゲート絶縁層に負電場が印加された場合の、
アルカリイオンの分散の説明図である。
アルカリイオンの分散の説明図である。
【図３】絶縁層の相対位置ｅの関数として移動種集中度
ｃを表すグラフである。
ｃを表すグラフである。
【図４】メモリ効果を有するＭＮＯＳ型構造図である。
【図５】本発明によるメモリデバイスの模範的なゲート
絶縁構造図である。
絶縁構造図である。
【図６】図５の構造の相対的なエネルギのグラフであ
る。
る。
１ 基板 ２ ソース領域 ３ ドレイン領域 ４ ゲート絶縁層 ５ ゲート導電層 ７ アルカリイオン １０ 絶縁体 １１、１２ 最端層 １３ 中央層 １４、１５ 中間層
Claims (5)
- 【請求項１】 そのゲート絶縁体が電荷移動種を含むＭ
ＯＳ型トランジスタを備えた、残留的で、電気的にプロ
グラム可能で且つ消去可能なメモリデバイスにおいて、 前記ゲート絶縁体は、 第１のバンドギャップ値を有する中間領域（１４、１
５）と、 前記第１の値よりも大きいバンドギャップ値を有する最
端領域（１１、１２）及び中央領域（１３）との少なく
とも５つの領域を含むサンドイッチを横方向に備えるこ
とを特徴とするメモリデバイス。 - 【請求項２】 前記中間領域は同一材料であることを特
徴とする請求項１に記載のメモリデバイス。 - 【請求項３】 前記最端領域及び中央領域は同一材料で
あることを特徴とする請求項１又は２に記載のメモリデ
バイス。 - 【請求項４】 前記最端領域は、トンネル効果を生じな
い最小の厚みに実質的に等しい厚みを有することを特徴
とする請求項１に記載のメモリデバイス。 - 【請求項５】 前記最端領域及び中央領域はシリコン酸
化層であり、前記中間領域はシリコン窒化層であること
を特徴とする請求項１に記載のメモリデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9713805 | 1997-10-29 | ||
| FR9713805A FR2770328B1 (fr) | 1997-10-29 | 1997-10-29 | Point memoire remanent |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11224910A true JPH11224910A (ja) | 1999-08-17 |
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ID=9512980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32135798A Pending JPH11224910A (ja) | 1997-10-29 | 1998-10-28 | 残留メモリデバイス |
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|---|---|
| US (1) | US6218700B1 (ja) |
| EP (1) | EP0913871A1 (ja) |
| JP (1) | JPH11224910A (ja) |
| FR (1) | FR2770328B1 (ja) |
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| JP2004179387A (ja) * | 2002-11-27 | 2004-06-24 | Renesas Technology Corp | 不揮発性半導体記憶装置及びその製造方法 |
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- 1998-10-28 JP JP32135798A patent/JPH11224910A/ja active Pending
- 1998-10-28 EP EP98410125A patent/EP0913871A1/fr not_active Withdrawn
- 1998-10-28 US US09/181,432 patent/US6218700B1/en not_active Expired - Lifetime
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