CN101540328B - 非易失性半导体存储器件及其制造方法 - Google Patents

非易失性半导体存储器件及其制造方法 Download PDF

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Abstract

根据本发明的一个方面，提供一种非易失性半导体存储器件，包括：半导体衬底；源区和漏区，其形成在该半导体衬底中，彼此分离并限定它们之间的沟道区；形成在沟道区上的隧道绝缘膜；形成在隧道绝缘膜上的绝缘电荷存储膜；形成在绝缘电荷存储膜上使得在沟道方向上比绝缘电荷存储膜短的导电电荷存储膜；形成在导电电荷存储膜上的层间绝缘膜；和形成在层间绝缘膜上的栅电极。

Description

非易失性半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求2008年3月19日提交的日本专利申请No.2008-072107的优先权，在此通过引用将其整体并入。
技术领域
本发明的一个方面涉及一种非易失性半导体存储器件及其制造方法。
背景技术
NAND闪存具有多个非易失性半导体存储元件串联的结构。例如，单个元件具有形成在半导体衬底表面上的源区和漏区，以及顺序地叠置在夹在源区和漏区之间的沟道区上的栅绝缘膜、浮栅、栅间绝缘膜和控制栅。在利用浮栅的非易失性半导体存储元件的小型化中，提出了下列问题：难以降低浮栅的高度，难以进行用于形成扩散层或沟道的离子注入，以及在晶体管之间会产生干扰。
为了解决由于追求结构的小型化而造成的上述几点问题，可利用MONOS(金属-氧化物-氮化物-氧化物-硅)或SONOS(硅-氧化物-氮化物-氧化物-硅)型非易失性半导体器件(见JP-2005-268756-A)。术语MONOS型将在下文中被使用来代表MONOS型和SONOS型。
代替现有技术结构的浮栅，MONOS型非易失性半导体存储元件设有由氮化硅膜形成的绝缘电荷存储层。该非易失性半导体存储元件是由形成在半导体衬底表面上的源区和漏区以及顺序叠置在夹在源区和漏区之间的沟道区上的隧道(tunnel)绝缘膜、由氮化硅膜形成的电荷存储层、层间绝缘膜和控制栅组成的。在NAND型闪存中，利用MONOS型非易失性半导体存储元件可以解决浮栅型非易失性半导体存储元件的上述几点问题。
然而，在MONOS型元件结构中，很难提高写入特性。
发明内容
根据本发明的一个方面，提供一种非易失性半导体存储器件，包括：半导体衬底；源区和漏区，其形成在半导体衬底中，彼此分离并限定它们之间的沟道区；形成在沟道区上的隧道绝缘膜；形成在隧道绝缘膜上的绝缘电荷存储膜；导电电荷存储膜，形成在绝缘电荷存储膜上使得其在沟道方向上比绝缘电荷存储膜短；形成在导电电荷存储膜上的层间绝缘膜；和形成在层间绝缘膜上的栅电极。
根据本发明的另一方面，提供一种非易失性半导体存储器件，包括：半导体衬底；源区和漏区，其形成在半导体衬底中使其彼此分离并限定它们之间的沟道区；和层压结构，包括：形成在沟道区上的隧道绝缘膜；形成在隧道绝缘膜上的绝缘电荷存储膜；形成在绝缘电荷存储膜上的导电电荷存储膜；形成在导电电荷存储膜上的层间绝缘膜；和形成在层间绝缘膜上的栅电极，其中形成层压结构使其宽度在沟道方向上从栅电极向隧道绝缘膜持续变窄。
根据本发明的再一方面，提供一种制造非易失性半导体存储器件的方法，该方法包括下列步骤：在半导体衬底上顺次形成隧道绝缘膜、绝缘电荷存储膜、导电电荷存储膜、层间绝缘膜和栅电极；至少图案化隧道绝缘膜、绝缘电荷存储膜和导电电荷存储膜；在半导体衬底中形成源区和漏区；和处理导电电荷存储膜使得其在沟道方向上比绝缘电荷存储膜短。
附图说明
图1是根据本发明第一实施例的非易失性半导体存储器件的截面图；
图2是示出根据第一实施例的非易失性半导体存储器件的写入特性的示图；
图3是示出根据第一实施例的非易失性半导体存储器件的相邻元件之间的电容特性的示图；
图4A至4D是示出用来制造根据第一实施例的非易失性半导体存储器件的工艺的截面图；
图5是根据第一实施例的第一改进的非易失性半导体存储器件的截面图；
图6A至6C是示出用来制造根据第一实施例的第一改进的非易失性半导体存储器件的工艺的截面图；
图7是根据第一实施例的第二改进的非易失性半导体存储器件的截面图；
图8A至8F是示出用来制造根据第一实施例的第二改进的非易失性半导体存储器件的工艺的截面图；和
图9是根据本发明第二实施例的非易失性半导体存储器件的截面图。
具体实施方式
在下文中将参考附图详细地描述本发明的实施例。
(第一实施例)
图1是根据本发明第一实施例的非易失性半导体存储器件的截面图。该非易失性半导体存储器件包括第一导电类型(例如，p-型)的半导体衬底1，第二导电类型(例如，n+型)且在半导体衬底1内部彼此分离地形成的源区2和漏区3。夹在源区2和漏区3之间的半导体衬底1的部分用作沟道区。“p-型”的符号“-”表示低浓度的p型杂质，并且“n+型”的符号“+”表示高浓度的n型杂质。例如，通过注入磷形成源区2和漏区3。
隧道绝缘膜4和绝缘电荷存储层5叠置在半导体衬底1的沟道区上。在绝缘电荷存储层5上设有在沟道方向上比绝缘电荷存储层5短的导电电荷存储层6，并且在导电电荷存储层6的任一侧上设有绝缘层7。层间绝缘膜8和控制栅9叠置在由导电电荷存储层6和绝缘层7组成的层上。在控制栅9的任一侧上设有绝缘层10。虽然没有示出，但在图1中示出的元件的两侧或单侧上，串联地设有具有相同结构的元件。在串联的元件的两侧上设有用来选择元件的引线的选择晶体管。
在实施例中，沟道方向表示源区和漏区之间的电流流动方向。例如，沟道方向对应于源区和漏区之间的最短距离。
导电电荷存储层由例如多晶硅、金属、金属化合物等形成，并且能够存储空穴或电子的电荷。例如，钛、钨等可以用作金属。除了金属硅化物之外，氮化物、碳化物和硼化物等也可以用作金属化合物。例如，绝缘电荷存储层由氮化硅膜、高介电常数膜(例如HfSiON)形成，并且例如能够通过俘获电子存储电荷。
优选使用其功函数比作为导电电荷存储层6的多晶硅的功函数大的金属。氧化硅膜、高介电常数绝缘膜等可以用作绝缘膜7。具有低介电常数的膜是优选的。例如，优选使用相对介电常数为1的腔7b(在后面将要描述的图5至9中，由附图标记7b指示)。隧道绝缘膜4由例如氧化硅膜或氮氧化硅膜形成。绝缘电荷存储层5由例如氮化硅膜或高介电常数膜形成。例如，氧化铝被用于层间绝缘膜8。多晶硅、金属(例如Ta和Ti)，被用于控制栅9。例如，隧道绝缘膜4形成为4nm厚，绝缘电荷存储层5形成为3nm厚，由导电电荷存储层6和绝缘层7组成的层形成为2nm厚，层间绝缘膜8形成为6nm厚，并且控制栅9形成为0.1μm厚。
为了将数据写入根据实施例的非易失性半导体存储器件中，将写入电压施加到控制栅9上，由此将电荷(电子或空穴)从半导体衬底1通过隧道绝缘膜注入到绝缘电荷存储层5中。由于绝缘电荷存储层5和导电电荷存储层6之间的电荷迁移，电荷还被存储在导电场存储层6中。当电荷被存储在绝缘电荷存储层5和导电电荷存储层6中时，元件的阈值电压根据充电条件(是否存储电荷或电荷量)而变化。利用该事实，读取写入的数据。为了删除数据，将擦除电压施加在半导体衬底1和控制栅9之间，由此将存储在绝缘电荷存储层5和导电电荷存储层6中的电荷吸引到半导体衬底1。
根据实施例，为了增加电荷存储量，导电电荷存储层6形成在绝缘电荷存储层5上。由于导电电荷存储层6由多晶硅、金属、金属化合物以及金属与多晶硅的混合物形成，所以获得了很大的态密度，并且可以存储大量的电荷。由于电荷存储量增加了，所以可以增强非易失性半导体存储器件的写入特性。接下来，示范地示出了根据实施例的非易失性半导体存储器件的特性。图2是示出具有绝缘电荷存储层和导电电荷存储层的层状结构作为电荷存储层的非易失性半导体存储器件(在下文中称为“实施例结构”)的写入特性的图，和具有绝缘电荷存储层作为电荷存储层的非易失性半导体器件(在下文中称为“比较实例结构”)的写入特性的图。图2示出了当电压被施加到根据实施例结构的控制栅和比较实例结构的控制栅时获得的关于电压施加时间的平带电压变化ΔVFB。
在实施例结构中，隧道绝缘膜4、绝缘电荷存储层5、导电电荷存储层6、层间绝缘膜8和控制栅9叠置在半导体衬底1上。隧道绝缘膜4具有4nm的厚度，绝缘电荷存储层5具有3nm的厚度，导电电荷存储层6具有2nm的厚度，层间绝缘膜8具有6nm的厚度，并且控制栅9具有0.1μm的厚度。此外，隧道绝缘膜4由氧化硅形成，绝缘电荷存储层5由氮化硅形成，导电电荷存储层6由铝形成，层间绝缘膜8由氧化铝形成，并且控制栅9由多晶硅形成。在比较实例结构中，隧道绝缘膜、绝缘电荷存储层、层间绝缘膜和控制栅叠置在半导体衬底上。隧道绝缘膜具有4nm的厚度，电荷存储层具有5nm的厚度，层间绝缘膜具有6nm的厚度，并且控制栅具有0.1μm的厚度。隧道绝缘膜由氧化硅形成，绝缘电荷存储层由氮化硅形成，层间绝缘膜由氧化铝形成，并且控制栅由多晶硅形成。具体地，就电荷存储层被形成为绝缘电荷存储层和导电电荷存储层的两层结构以及电荷存储层被形成为单层方面而言，实施例结构和比较实例结构彼此不同，也就是，在绝缘电荷存储层方面彼此不同。在其它方面，结构是彼此相同的。
在图2中，横轴表示电压施加到控制栅期间的时间，而纵轴表示通过将电子注入电荷存储层导致的平带电压的改变量ΔVFB(V)。施加到控制栅的电压是18V。随着平带电压中的改变量ΔVFB(V)变大，更大量的电子被注入到电荷存储层，并且非易失性半导体存储器件的写入特性变得更高。从图2可以看出，实施例结构展现出比比较实例结构更大的平带电压变化量ΔVFB，并且实现了电荷量增加和写入特性提高。
此外，作为实施例结构产生的另一个效果，通过在绝缘电荷存储层5上形成导电电荷存储层6可以防止在绝缘电荷存储层5和控制栅9之间产生穿过层间绝缘膜8的漏电流。
如图1所示，形成根据实施例的非易失性半导体存储器件，使得形成位于绝缘电荷存储层5上的导电电荷存储层6，使其在沟道方向上比隧道绝缘膜4、绝缘电荷存储层5和层间绝缘膜8短，并且使得绝缘层7形成在导电电荷存储层6的任一侧上。如下是在导电电荷存储层6的任一侧上形成绝缘层7所产生的效果。
由于由小型化造成非易失性半导体存储器件的相邻元件之间的距离变短，所以相邻元件的导电电荷存储层6之间的电容增加了，并且相邻元件之间的干扰变得更大。在实施例中，为了抑制相邻元件之间干扰的产生，在绝缘电荷存储层5上的导电电荷存储层6的任一侧上形成绝缘层7，并且形成导电电荷存储层6使其在沟道方向上比隧道绝缘膜4、绝缘电荷存储层5和层间绝缘膜8短。如将在后面描述的，可以不提供绝缘层10，以便在沟道方向上导电电荷存储层6变得比控制栅9短。
接下来，将描述在实施例中实现的相邻元件之间的干扰抑制特性。图3是示出在既不形成绝缘层7也不形成腔7b时相邻元件的导电电荷存储层6之间的电容C1与在形成绝缘层7或腔7b时相邻元件的导电电荷存储层之间的电容C2的比率的图。在既没有绝缘层7也没有腔7b的非易失性半导体器件中，隧道绝缘膜、绝缘电荷存储层、导电电荷存储层、层间绝缘膜和控制栅叠置在半导体衬底上。隧道绝缘膜形成为4nm厚，绝缘电荷存储层形成为3nm厚，导电电荷存储层形成为2nm厚，层间绝缘膜形成为6nm厚，并且控制栅形成为0.1μm厚。隧道绝缘膜由氧化硅膜制成，绝缘电荷存储层由氮化硅膜形成，导电电荷存储层由铝形成，层间绝缘膜由氧化铝形成，并且控制栅由多晶硅形成。在该非易失性半导体存储器件中相邻元件之间的距离形成为30nm。同时，在绝缘层7或腔7b形成在导电电荷储存层6的两侧面上的非易失性半导体存储器件中，叠置了隧道绝缘膜、绝缘电荷存储层、两侧上形成了绝缘层7或腔7b的导电电荷存储层、层间绝缘膜和控制栅。在这两种情况下，隧道绝缘膜、绝缘电荷存储层、导电电荷存储层、层间绝缘膜及控制栅的材料和厚度以及相邻元件之间的距离都是相同的。在图3中，横轴表示绝缘层7和腔7b的沟道方向长度“y”(nm)，而纵轴表示电容C2与电容C1之间的比率C2/C1。在图3中，示出了在氧化硅形成为绝缘层7的情况下、在氮化硅形成为绝缘层7的情况下、和在形成腔7b的情况下，C2/C1的测量结果。
图3示出了电容C2小于电容C1。图3还示出在使用腔7b时电容C2变得最小，并且在使用氧化硅膜和氮化硅膜时依次变小。对于腔7b、氧化硅膜和氮化硅膜，介电常数依次变小。因此，应该理解，当低介电常数的物质用作绝缘层7时，电容C会变得更小。尤其是，应该理解，当形成腔7b时，可以实现电容大大降低。
在根据实施例的非易失性半导体存储器件中，绝缘层7被提供在导电电荷存储层6的任一侧上。结果，防止了相邻元件的导电电荷存储层6之间的电容增加，并且可以防止元件之间的干扰。
在实施例中，导电电荷存储层6在沟道方向上比绝缘电荷存储层5短。当导电电荷存储层6和绝缘电荷存储层5在沟道方向上被缩短时，总的电荷存储量变小，并且写入特性变低。同时，由绝缘膜(例如氮化硅膜)形成的绝缘电荷存储层5的介电常数比由多晶硅、金属、金属化合物等形成的导电电荷存储层6的介电常数小。因此，绝缘电荷存储层5之间的干扰比导电电荷存储层6之间的干扰小。从而，为了实现可归因于存储电荷增加的写入特性增强和抑制元件之间的干扰，形成的导电电荷存储层6在沟道方向上比绝缘电荷存储层5短。
将描述根据实施例的非易失性半导体存储器件的制造工艺。图4A至4D是示出制造非易失性半导体存储器件的工艺的截面图。
首先，如图4A所示，通过热氧化在p型掺杂的半导体衬底1上形成要变成隧道绝缘膜4且厚度为4nm的氧化硅膜4′。接下来，通过例如CVD(化学气相沉积)在氧化硅膜4′上形成要变成绝缘电荷存储层5且厚度为3nm的氮化硅膜5′。接下来，通过例如CVD形成要变成导电电荷存储层6的钛膜6′。接下来，通过例如溅射，在钛膜6′上形成6nm厚的要变成层间绝缘膜8的氧化铝膜8′。随后，通过CVD在氧化铝膜8′上形成要变成控制栅9的多晶硅膜9′。从而，如图4A所示，氧化硅膜4′、氮化硅膜5′、钛膜6′、氧化铝膜8′和多晶硅膜9′叠置在p-型半导体衬底1上。
接下来，如图4B所示，通过光刻对氧化硅膜4′、氮化硅膜5′、钛膜6′、氧化铝膜8′和多晶硅膜9′进行栅极图案化，由此暴露出要形成源区2和漏区3的区域。从而，在p-型硅半导体衬底1上形成由氧化硅形成的隧道绝缘膜4、由氮化硅形成的绝缘电荷存储层5、由钛形成的导电电荷存储层6、由氧化铝形成的层间绝缘膜8和由多晶硅形成的控制栅9的层状结构。
如图4C所示，利用层状结构作为掩模，n型杂质离子(例如磷离子)被注入到p-型半导体衬底1的表面中，由此形成n+型源区2和漏区3。接下来，氧化形成在半导体衬底1上的层状结构(隧道绝缘膜4、绝缘电荷存储层5、导电电荷存储层6、层间绝缘膜8和控制栅9)，由此氧化控制栅9的两侧和导电电荷存储层6的两侧。对于氧化方法，可以使用已知的方法。例如，可以使用水汽(steam)氧化、利用臭氧或氧自由基的氧化等。从而，如图4D所示，在导电电荷存储层6的两侧上形成金属氧化膜(氧化钛膜)7作为绝缘层7。组成导电电荷存储层6的金属氧化物形成在导电电荷存储层6的两侧上。而且，氧化硅膜的绝缘层10形成在控制栅9的两侧上。此外，通过使用TEOS(四乙基原硅酸盐)的CVD，在由隧道绝缘膜4、电荷存储层5、导电电荷存储层6、层间绝缘膜8和控制栅9组成的层状结构的两侧上形成氧化硅膜的绝缘膜(未示出)。通过前述的制造工艺，形成了图1示出的根据第一实施例的非易失性半导体存储器件。
(第一实施例的第一变型)
现在将描述第一实施例的第一变型。图5是根据第一实施例的第一变型的非易失性半导体存储器件的截面图。第一变型和第一实施例的不同在于腔7b代替绝缘层7形成在导电电荷存储层6的两侧上。
在根据第一实施例的第一变型的非易失性半导体存储器件中，隧道绝缘膜4和绝缘电荷存储层5形成在半导体衬底1上。在沟道方向上比绝缘电荷存储层5短的导电电荷存储层6形成在绝缘电荷存储层5上，并且腔7b形成在导电电荷存储层6的两侧上。层间绝缘膜8形成在导电电荷存储层6上。控制栅9形成在层间绝缘膜8上。在形成在半导体衬底1上的隧道绝缘膜4、绝缘电荷存储层5、两侧上形成腔7b的导电电荷存储层6、层间绝缘膜8和控制栅9的层状结构的任一侧上形成侧壁绝缘膜12。
现在将描述根据第一实施例的第一变型的非易失性半导体存储器件的制造工艺。图6A至6C是示出根据该实施例的变型的非易失性半导体存储器件的制造工艺的截面图。根据第一变型的工艺与第一实施例的工艺的不同在于，该工艺具有在导电电荷存储层6的侧表面上形成腔7b的步骤。
首先，如图6A所示，用图4A至4D中示出的制造方法，在半导体衬底1上形成由隧道绝缘膜4、绝缘电荷存储层5、在两侧上具有金属氧化膜(氧化钛膜)7的导电电荷存储层6、层间绝缘膜8和两侧上具有氧化硅膜的绝缘层10的控制栅9组成的层状结构。接下来，选择性地蚀刻掉形成在导电电荷存储层6两侧上的金属氧化膜和形成在控制栅9两侧上的氧化硅膜。由此，如图6B所示，隧道绝缘膜4、绝缘电荷存储层5、导电电荷存储层6、层间绝缘膜8和控制栅9以叠置的方式形成在半导体衬底1上，由此形成了在沟道方向上导电电荷存储层6和控制栅9比隧道绝缘膜4、绝缘电荷存储层5和层间绝缘膜8短的结构。在需要时也可以留下形成在控制栅9两侧上的绝缘层10。
如图6C所示，通过例如使用TEOS的CVD，氧化硅膜的绝缘膜12形成在层状结构(隧道绝缘膜4、电荷存储层5、导电电荷存储层6、层间绝缘膜8和控制栅9)的两侧上。这里，形成绝缘膜12使其与控制栅9的两侧接触，并在导电电荷存储层6的两侧上形成腔7b。由于导电电荷存储层6形成为在沟道方向上比层间绝缘膜8和电荷存储层5短，所以腔7b可以形成在导电电荷存储层6的两侧上，并且不在其上形成绝缘膜12。作为前述制造工艺的结果，如图5所示制造了根据第一实施例的第一变型的非易失性半导体存储器件。
根据第一实施例的第一变型的非易失性半导体存储器件具有与第一实施例相同的优点。
在第一实施例的第一变型中，在形成腔7b时，导电电荷存储层6的两侧都被氧化，并且在导电电荷存储层6的两侧上形成的金属氧化物(氧化钛膜)7被蚀刻掉，以由此形成腔。然而，还可以通过利用卤素元素(例如氯)的蚀刻，相对于绝缘电荷存储层5，选择性地直接蚀刻导电电荷存储层6的两侧来形成腔7b。
(第一实施例的第二变型)
现在将描述根据第一实施例的第二变型的非易失性半导体存储器件。图7是根据第一实施例的第二变型的非易失性半导体器件的截面图。第二变型与第一实施例的不同在于腔7b代替绝缘层7形成在导电电荷存储层6的两侧上；在于形成控制栅9，以在沟道方向上具有与隧道绝缘膜4、绝缘电荷存储层5和层间绝缘膜8相同的长度；还在于形成控制栅9，以使其在沟道方向上比导电电荷存储层6长。在第一实施例及其第一变型中，形成控制栅9，以使其在沟道方向上比隧道绝缘膜4、绝缘电荷存储层5和层间绝缘膜8短。通过形成在沟道方向上更长的控制栅9，可以增强施加到控制栅9上的电压对半导体衬底的影响。
在根据第一实施例的第二变型的非易失性半导体存储器件中，隧道绝缘膜4和绝缘电荷存储层5形成在半导体衬底1上。在沟道方向上比绝缘电荷存储层5短的导电电荷存储层6形成在绝缘电荷存储层5上，并且腔7b形成在导电电荷存储层6的两侧上。层间绝缘膜8和控制栅9形成在导电电荷存储层6上。侧壁绝缘膜13形成在层状结构的两侧上，该层状结构形成在半导体衬底1上并且由隧道绝缘膜4、绝缘电荷存储层5、两侧上形成腔7b的导电电荷存储层6、层间绝缘膜8和控制栅9组成。
现在将描述根据第一实施例的第二变型的非易失性半导体存储器件的制造工艺。图8A至8F是示出根据第一实施例的第二变型的非易失性半导体存储器件的制造工艺的截面图。第二变型的工艺与第一实施例的工艺的不同在于该工艺具有在导电电荷存储层6的侧表面上形成腔7b的步骤。
首先，如图8A所示，用图4A至4D中示出的制造方法，在半导体衬底1上形成由隧道绝缘膜4、绝缘电荷存储层5、两侧上形成金属氧化膜(氧化钛膜)7的导电电荷存储层6、层间绝缘膜8和在两侧上形成氧化硅膜的绝缘层10的控制栅9组成的层状结构。接下来，如图8B所示，在沉积之后，各向异性蚀刻掉绝缘膜，由此在层状结构的两侧上形成侧壁绝缘膜14。相对于多晶硅具有蚀刻选择性的膜，例如通过使用TEOS的CVD形成的氧化硅膜，可以用作侧壁绝缘膜14。
如图8C所示，要变成控制栅9的多晶硅膜和形成在多晶硅膜两侧上的氧化硅膜10被蚀刻掉。接下来，如图8D所示，通过例如CVD沉积多晶硅，并回蚀，由此形成控制栅9。如图8E所示，形成在导电电荷存储层6两侧上的侧壁绝缘膜14和金属氧化膜7被蚀刻掉。如图8F所示，通过使用TEOS的CVD沉积绝缘膜，例如氧化硅膜，并且各向异性蚀刻这样沉积的氧化硅膜，由此在层状结构的两侧上形成侧壁绝缘膜13，该层状结构位于半导体衬底上并且由隧道绝缘膜4、绝缘电荷存储层5、导电电荷存储层6、层间绝缘膜8和控制栅9组成。此外，腔7b形成在导电电荷存储层6的两侧上。出于与上面结合第一实施例的第一变型所说明的相同原因，将腔7b而不是绝缘膜形成在导电电荷存储层6的两侧上。作为上述制造工艺的结果，如图7所示制造了根据第一实施例的第二变型的非易失性半导体存储器件。
虽然在第一实施例的第二变型中腔7b形成在导电电荷存储层6的两侧上，但是金属氧化膜7也可以留在导电电荷存储层6的两侧上。在这种情况下，制造工艺以图8D示出的工艺结束。
在第一实施例的第二变型中，在形成腔7b时，导电电荷存储层6的两侧被氧化，并且所产生的在导电电荷存储层6的两侧上形成的金属氧化物(氧化钛膜)7被蚀刻掉，由此形成腔。然而，还可以通过选择性地蚀刻导电电荷存储层6的两侧来形成腔7b，同时通过利用卤素元素(例如氯)的蚀刻保留绝缘电荷存储层5。根据第一实施例的第二变型的非易失性半导体存储器件具有与第一实施例相同的优点。
(第二实施例)
图9是根据本发明的第二实施例的非易失性半导体存储器件的截面图。第二实施例与第一实施例的不同在于控制栅9在沟道方向上形成得比隧道绝缘膜4更长。
在根据第二实施例的非易失性半导体存储器件中，由隧道绝缘膜4、绝缘电荷存储层5、导电电荷存储层6、层间绝缘膜8和控制栅9组成的层状结构形成在半导体衬底1上，并且侧壁绝缘膜201形成在半导体衬底1上的层状结构的两侧上。形成层状结构使其在沟道方向上持续变窄，并且从控制栅9向隧道绝缘膜4形成为锥状。此外，形成侧壁绝缘膜201使其将层状结构的锥侧夹在中间。形成侧壁绝缘膜201使得其从控制栅9向隧道绝缘膜4持续变宽。
在根据第二实施例的非易失性半导体存储器件中，形成由隧道绝缘膜4、绝缘电荷存储层5、导电电荷存储层6、层间绝缘膜8和控制栅9组成的层状结构，使其沟道方向的宽度从控制栅9向隧道绝缘膜4持续变窄，并且在导电电荷存储层6的两侧上形成侧壁绝缘膜201，由此降低了相邻元件的导电电荷存储层6之间的电容并抑制了元件之间的干扰。
在根据第二实施例的非易失性半导体存储器件中，形成控制栅9使得其在沟道方向上变得比隧道绝缘膜4更长。因此，由控制栅9的电压导致的电通量可以被集中在半导体衬底1上，由此有效地将电压从控制栅9传导到半导体衬底1。
本发明并不限于上述的实施例。可以使用根据其它实施例的非易失性半导体存储器件，例如其中应用了第一和第二两个实施例。具体地，如图9中示出的导电电荷存储层6中虚线所指示的，可以使用结合第一实施例所描述的在导电电荷存储层6的两侧上提供绝缘层7或腔7b的结构。在这种情况下，除了结合第二实施例所描述的优点之外，还可以抑制结合第一实施例所描述的相邻元件的导电电荷存储层6之间的电容，并且能够防止相邻元件之间的干扰。
半导体衬底1并不限于硅衬底，还可以使用多晶硅衬底、SiGe衬底、Ge衬底或SiGeC衬底。另外，可以使用表面上形成了p型阱或p型半导体层(SOI：绝缘体上硅)、SGOI(绝缘体上硅锗)层或GOI(绝缘体上锗)层的衬底。而且，在实施例中，源/漏区被赋予n+型，并且沟道区被赋予p-型。然而，导电类型还可以转换。此外，还可以采用源/漏区和沟道区被赋予相同导电类型的耗尽型结构。
另外，本发明并不严格局限于上述实施例和实例，而是可以在不偏离本发明的要旨的范围的前提下，在实践阶段通过修改构成要素来实施本发明。通过适当结合在实施例和实例中描述的多个构成要素，可以构思多种发明。例如，还可以从在实施例和实例中提供的全部构成要素中删除几个构成要素。此外，还可以适当组合不同实施例和实例的构成要素。
根据本发明的一方面，可以增强非易失性半导体存储器件的写入特性，并且可以抑制非易失性半导体存储器件的元件之间的干扰。

Claims (9)

1.一种非易失性半导体存储器件，包括：
半导体衬底；
源区和漏区，其形成在该半导体衬底中，彼此分离并限定它们之间的沟道区；
隧道绝缘膜，其形成在所述沟道区上；
绝缘电荷存储膜，其形成在所述隧道绝缘膜上；
导电电荷存储膜，其形成在所述绝缘电荷存储膜上，并使得其在沟道方向上比所述绝缘电荷存储膜短；
层间绝缘膜，其形成在所述导电电荷存储膜上；和
栅电极，其形成在所述层间绝缘膜上，
其中所述沟道方向是所述源区和漏区之间电流流动方向。
2.根据权利要求1的器件，进一步包括：
侧绝缘膜，其形成在所述导电电荷存储膜的侧面上。
3.根据权利要求1的器件，进一步包括：
腔，其形成在所述导电电荷存储膜的侧面上。
4.根据权利要求1的器件，
其中所述栅电极被形成为在沟道方向上比所述隧道绝缘膜长。
5.根据权利要求1的器件，
其中所述导电电荷存储膜由以下形成：
金属；
金属化合物；
多晶硅；或
金属和多晶硅的混合物。
6.一种非易失性半导体存储器件，包括：
半导体衬底；
源区和漏区，其形成在该半导体衬底中，彼此分离并限定它们之间的沟道区；和
层压结构，包括：
形成在所述沟道区上的隧道绝缘膜；
形成在所述隧道绝缘膜上的绝缘电荷存储膜；
形成在所述绝缘电荷存储膜上的导电电荷存储膜；
形成在所述导电电荷存储膜上的层间绝缘膜；和
形成在所述层间绝缘膜上的栅电极，
其中所述层压结构被形成为其宽度在沟道方向上从栅电极向隧道绝缘膜持续变窄，以及
所述沟道方向是所述源区和漏区之间电流流动方向。
7.一种制造非易失性半导体存储器件的方法，该方法包括以下步骤：
在半导体衬底上，顺次形成隧道绝缘膜、绝缘电荷存储膜、导电电荷存储膜、层间绝缘膜和栅电极；
至少图案化所述隧道绝缘膜、所述绝缘电荷存储膜和所述导电电荷存储膜；
在所述半导体衬底中形成源区和漏区；和
处理所述导电电荷存储膜，使得其在沟道方向上比所述绝缘电荷存储膜短，
其中所述沟道方向是所述源区和漏区之间电流流动方向。
8.根据权利要求7的方法，还包括：
通过氧化所述导电电荷存储膜的侧表面，在沟道方向上，在所述导电电荷存储膜的侧面上形成侧绝缘膜。
9.根据权利要求8的方法，还包括：
除去所述侧绝缘膜，由此在所述导电电荷存储膜的侧面上形成腔。
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