JP2007515080A5 - - Google Patents

Claims (20)

1. 半導体デバイスの製造方法であって、
   相互に対向する第１及び第２の主表面を有する半導体基板を設け、上記の半導体基板は、第２主表面に第１導電率形の強くドープされた領域を有すると共に、第１主表面に第１導電率形の弱くドープされた領域を有し、
   上記の半導体基板に複数個の溝と複数個の台地(メサ)とを形成し、上記複数個の溝の各々は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有して、隣接するメサ同士の間に位置し、各メサは側壁面を有し、
   また、第１導電率形のドーパントを、半導体基板の所定のメサ領域に、１つのメサの側壁面で埋め込み、少なくとも１つのメサの側壁面に、強くドープされた領域より低いドープ濃度を有する第１導電率形の第１ドープ領域を形成し、
   第１導電率形のドーパントを埋め込んだ側壁に対向する側壁面で、上記の所定メサ領域に第２導電率形のドーパントを埋め込んで、第１導電率形のドーパントを埋め込んだ側壁に対向する側壁面に第２導電率形の第２ドープ領域を設け、
   少なくとも、所定のメサ領域に隣接する溝の両側壁及び底部ならびに所定メサ領域の頂部とを酸化して頂部酸化物層を形成し、
   上記の頂部酸化物層をエッチバックして所定のメサの所定部分を露出させ、
   テトラエチルオルトシリケート(ＴＥＯＳ)及びファイバーグラス(ＳＯＧ)酸化物沈着を含むグループから選ばれた手順を用いて酸化物層を沈着させてエッチバックされた頂部層と所定のメサとを被覆し、
   デバイスの頂面を平坦化することからなるもの。
2. 請求項１に記載の半導体デバイスの製造方法であって、更に、
   第１および第２ドープ領域の第１主表面に、電気的に第２ドープ領域に連結する、第２導電率形の第３ドープ領域を設け、
   第１主表面あるいは１つの溝９の側壁面の少なくとも一方に第１導電率形の第４ドープ領域を、第３ドープ領域を挟んで第１ドープ領域に対向するように設け、
   第１ドープ領域と第４ドープ領域との間にゲート遮断層を介在させた状態でゲート電極層を、第３ドープ領域に対向させて設けることからなるもの。
3. 請求項２に記載の半導体デバイスの製造方法であって、ゲート電極層が上記の第１主表面上に形成するもの。
4. 請求項１に記載の半導体デバイスの製造方法であって、更に、
   第１および第２ドープ領域の第１主表面に、電気的に第２ドープ領域に連結する、第２導電率形の第３ドープ領域を設けることからなるもの。
5. 請求項１に記載の半導体デバイスの製造方法であって、半導体デバイスの製造において、
   第１および第２導電率形のドーパントの各拡散長さが、隣接対の溝の両側壁面から、第１および第２ドープ領域のＰ−Ｎ接合までの距離より長いもの。
6. 半導体デバイスの製造方法であって、
   相互に対向する第１及び第２の主表面を有する半導体基板を設け、上記の半導体基板は、
   第２主表面に第１導電率形の強くドープされた領域を有して、第１主表面に第１導電率形の弱くドープされた領域を有し、
   上記の半導体基板に複数個の溝と複数個のメサ領域とを設け、上記第複数個のメサ領域の各々は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分と側壁面とを有し、複数個のメサ領域の各々は、複数個の溝の１つにより囲まれ、
   第１導電率形のドーパントを、複数個のメサ領域のうちの所定のグループに、複数個の溝の１つの側壁面で、打込み、上記の所定のグループのメサ領域の各側壁面に、強くドープされた領域より低いドープ濃度を有する第１導電率形の第１ドープ領域を形成し、
   第１導電率形のドーパントを打込んだ側壁に対向する側壁面で、上記のメサ領域の所定のグループに第２導電率形のドーパントを打込んで、第１導電率形のドーパントを打込んだ側壁に対向する側壁面に第２導電率形の第２ドープ領域を設け、
   所定グループのメサ領域に隣接する溝の各々の少なくとも底部ならびに所定グループのメサ領域の両側面と頂部とを酸化して、頂部酸化物層を形成し、
   この頂部酸化物層をエッチバックして所定のグループのメサ領域の所定部分を露出させ、
   テトラエチルオルトシリケート(ＴＥＯＳ)及びファイバーグラス(ＳＯＧ)酸化物沈着を含むグループから選ばれた手順を用いて酸化物層を沈着させてエッチバックされた頂部層と所定のメサとを被覆し、
   デバイスの頂面を平坦化することからなるもの。
7. 請求項６に記載の半導体デバイスの製造方法であって、更に、
   第１および第２ドープ領域の第１主表面に、電気的に第２ドープ領域に連結する、第２導電率形の第３ドープ領域を設け、
   第１主表面あるいは１つの溝９の側壁面の一方に第１導電率形の第４ドープ領域を、第３ドープ領域を挟んで第１ドープ領域に対向するように設け、
   ゲート電極層を、第１ドープ領域と第４ドープ領域との間にゲート遮断層を介在させて第３ドープ領域に対向させて設けることからなるもの。
8. 請求項６に記載の半導体デバイスの製造方法であって、ゲート電極層を第１主表面上に形成するもの。
9. 請求項６に記載の半導体デバイスの製造方法であって、更に、
   第１および第２ドープ領域の第１主表面に、電気的に第２ドープ領域に連結する、第２導電率形の第３ドープ領域を設けることからなるもの。
10. 請求項６に記載の半導体デバイスの製造方法であって、更に、
    電極層を第１ドープ領域とオーミック接触させることからなるもの。
11. 請求項６に記載の半導体デバイスの製造方法であって、半導体デバイスの製造において、
    第１および第２導電率形のドーパントの各拡散長さが、隣接対の溝の両側壁面から、第１および第２ドープ領域のＰ−Ｎ接合までの距離より長いもの。
12. 請求項１に記載の半導体デバイスの製造方法であって、複数個の溝の各々が、その他の溝に比べてほぼ同じ幅を有するもの。
13. 請求項１に記載の半導体デバイスの製造方法であって、各側壁面が第１主表面に対し、所定の傾斜角度を維持するもの。
14. 請求項１に記載の半導体デバイスの製造方法であって、第１導電率形のドーパントが、第１の所定の埋め込み角度で行われるもの。
15. 請求項１に記載の半導体デバイスの製造方法であって、第２導電率形のドーパントが、第２の所定の打込み角度で行われるもの。
16. 請求項６に記載の半導体デバイスの製造方法であって、複数個の溝の各々が、その他の溝に比べてほぼ同じ幅を有するもの。
17. 請求項６に記載の半導体デバイスの製造方法であって、各側壁面が第１主表面に対し、所定の傾斜角度を維持するもの。
18. 請求項６に記載の半導体デバイスの製造方法であって、第１導電率形のドーパントが、第１の所定の打込み角度で行われるもの。
19. 請求項６に記載の半導体デバイスの製造方法であって、第２導電率形のドーパントが、第２の所定の打込み角度で行われるもの。
20. 相互に対向する第１及び第２の主表面を有する半導体基板からなり、この半導体基板は、第２主表面に第１導電率形の強くドープされた領域を有すると共に、第１主表面に第１導電率形の弱くドープされた領域を有し、
    上記の第１主表面は複数個の溝と複数個のメサとを含み、上記複数個の溝の各々は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有して、隣接するメサ同士の間に位置し、各メサは側壁面を有し、
    第１導電率形の第１ドープ領域は、少なくとも１つのメサの側壁面に、強くドープされた領域より低いドープ濃度を有し、
    第２導電率形の第２ドープ領域は、第１ドープ領域を有する側壁面に対向する側壁面に形成され、
    少なくとも、所定のメサ領域に隣接する溝の両側壁及び底部ならびに所定メサ領域の頂部とに頂部酸化物層が形成され、
    第２酸化物層が、テトラエチルオルトシリケート(ＴＥＯＳ)及びファイバーグラス(ＳＯＧ)酸化物沈着を含むグループから選ばれた方法を用いて形成され、少なくともエッチバックされた頂部層の１部と所定のメサ領域とを被覆するものからなる半導体デバイス。