TWI455323B - 具有整合二極體之自對準溝槽之金氧半場效應電晶體元件及其製備方法 - Google Patents

具有整合二極體之自對準溝槽之金氧半場效應電晶體元件及其製備方法 Download PDF

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TWI455323B
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Sik Lui
Anup Bhalla
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Description

具有整合二極體之自對準溝槽之金氧半場效應電晶體元件及其製備方法
本發明主要是有關於溝槽金氧半場效應電晶體元件，更確切地說，是有關於具有整合肖特基二極體的自對準溝槽金氧半場效應電晶體元件之製備方法。
目前，許多電路設計對於開關性能及導通狀態電阻等元件性能參數方面，具有嚴格的要求。溝槽功率金氧半場效應電晶體(MOSFET)元件常用於這種電路。現有的製備溝槽MOSFET之技術都非常複雜及昂貴，在製備時通常需要6個或更多個遮罩。
第1圖係為傳統的溝槽MOSFET元件100之剖面圖。如第1圖所示，溝槽102形成在半導體晶圓104中，晶圓104含有一個矽基板。作為示例，矽基板含有一個外延層108，外延層108形成在一個重摻雜的底部基板層(圖中沒有表示出)上。本體區106形成在外延層108的頂部。源極區110形成在本體區106的頂部。用多晶矽填充溝槽，使閘極電極101形成在溝槽102中。藉由氧化層114，閘極電極101與矽絕緣。金屬112形成在晶圓104的頂部。在該元件中，在源極區110的頂面下，閘極電極101的頂部凹陷，源極區 110需要很深的結點、很大的源極接觸區(可能較小的臺面結構)，並且由於對齊問題，它不能與溝槽接頭(即溝槽到源極及本體區的接頭)相容。
第2圖係為另一種傳統的溝槽MOSFET元件200之剖面圖。MOSFET元件200的結構與MOSFET元件100類似，包括形成在含有矽基板的半導體晶圓204中。作為示例，矽基板可以含有一個外延層208，形成在重摻雜的底部基板層(圖中沒有表示出)上。本體區206形成在外延層208的頂部。源極區210形成在本體區206的頂部。形成在溝槽202中的閘極電極201為多晶矽豎起(PSU)型，氧化物214使它與矽晶圓204絕緣。PSU閘極電極201的頂部附近為氧化物墊片207，氧化物墊片207形成在半導體晶圓204的頂面上。金屬212形成在晶圓204上方。在該元件中，閘極電極201在源極區210的頂面上延伸。由於氧化物墊片207，這種類型的元件具有很淺的結點、較大的晶胞間距(例如0.2微米至0.3微米)，但是卻能與溝槽接頭相容。然而，這會帶來製程控制問題，例如控制閘極電極201與金屬212的頂角之間的厚度以及薄氧化物的完整性。
第3圖係為另一種傳統的溝槽MOSFET元件300之剖面圖。如第3圖所示，閘極溝槽302及接觸溝槽303形成在半導體晶圓304中，半導體晶圓304含有一個半導體基板，半導體基板含有形成在重摻雜的底部基板層(圖中沒有表示出)上的一個外延層308。本體區306形成在外延層308的頂部。源極區310形成在本體區306的頂部。金屬312形成在晶圓304頂部。閘極電極301藉由氧化層314，與矽晶圓304及金屬312絕緣。然而，利用同一個遮罩，最初在一個單獨的步驟中形成閘極溝槽302及接觸溝槽303，因此，利用額 外的遮罩在後續步驟中，保護接觸或閘極溝槽，使接觸溝槽及閘極溝槽有所區別。該步驟雖然可以避免對準問題，但是與製備接觸溝槽的自對準方法相比，更需要一個額外的遮罩。美國專利號7,767,526提出了這種技術，下文更將詳細介紹。特此引用美國專利號7,767,526，以作參考。
美國專利號6,916,745提出了製備含有自對準配件的溝槽MOSFET的一種方法。在這種方法中，矽層的一部分被除去了，形成溝槽的中間部分以及溝槽的外部，從矽層的裸露表面區域開始，延伸到矽層中。溝槽的中間部分在矽層中延伸得比在溝槽的外部延伸得更深。用多晶矽填充溝槽，並回刻多晶矽，形成閘極電極，使多晶矽部分填充溝槽外部下面的溝槽。
美國專利號5,801,417提出了一種凹陷的閘極功率MOSFET，形成在含有P-本體層、N-漏極層及對於IGBT可選的P+層的基板上。首先，將形成在基板上的溝槽保護層形成圖案，使裸露的區域設置成條紋或矩形以及被保護的區域。具有內表面的預設厚度的側壁墊片接觸受保護的層側壁。第一溝槽形成在基板區域中，側壁對準到側壁墊片的外表面，深度方面穿過P-本體層，至少延伸到預設深度。閘極氧化物形成在溝槽壁上，閘極多晶矽再次填充溝槽到基板上表面附近的水準上。側壁墊片之間的氧化物覆蓋了多晶矽。然後，保護層使墊片內表面之間的上部基板表面裸露出來，除去這部分保護層。對這個區域進行摻雜，在本體層上方形成一個源極層，然後形成第二溝槽，其側壁對準到墊片的內表面。第二溝槽定義了垂直方向的源極及本體層，它們沿閘極氧化層堆疊，以便在第二溝槽的對邊上形成垂直通道。源極及本體層具有橫 向厚度，由側壁墊片的內、外表面的預設間距來確定。第二溝槽中的源極導線接觸N-源極與P-本體層以及在第二溝槽基極的增強型P+區。
美國專利號7,390,717提出了一種溝槽型功率半導體元件的製備技術，包括在半導體表面上製備內部墊片。將墊片作為遮罩，在半導體本體中製備具有閘極的溝槽。除去墊片後，在半導體本體中沿溝槽邊緣製備源極植入，然後激發。從而在溝槽上方，形成絕緣罩。然後沿罩的邊緣，形成外部墊片。將這些墊片作為遮罩，刻蝕半導體表面，並形成高導電性接觸區。然後，除去外部墊片，形成源極及漏極接頭。更可選擇，不啟動源極植入物。更確切地說，是在形成外部墊片之前，進行第二次源極植入。然後形成外部墊片，刻蝕部分第二次源極植入物，啟動任意剩餘的源極植入物，並形成接觸區。閘極電極可以向下凹陷，也可以延伸到半導體表面上。
阿爾法&歐米伽半導體公司的美國專利號7,767,526提出了一種利用複合遮罩製備溝槽閘極MOSFET元件的技術，複合遮罩包括一個單獨的遮罩，預定義閘極溝槽及本體接觸溝槽。首先，形成一個初始的硬遮罩層(例如氧化物)，並在半導體基板的表面上形成圖案，為單獨的溝槽刻蝕，預定義本體接觸溝槽及閘極溝槽的位置。這些預定義的溝槽，在基板中同時刻蝕到第一預設深度。然後，在硬遮罩上方使用一個閘極溝槽遮罩。閘極溝槽遮罩覆蓋了本體接觸溝槽，並在閘極溝槽處具有開口。將閘極溝槽(而不是本體接觸溝槽)刻蝕到第二預設深度，並用初始的硬遮罩及閘極溝槽遮罩的組合覆蓋其他區域。
阿爾法&歐米伽半導體有限公司的美國專利公開號20090242973提出了一種製備垂直功率MOSFET元件的方法，該方法利用具有導電多晶矽墊片的氧化罩技術。該方法包括在N-外延層中製備預設深度的溝槽，在溝槽中形成一個閘極電極，在N-外延層的頂部植入並擴散摻雜物，以形成一個P-本體層及源極區，在閘極電極及源極區的上方製備氧化物，刻蝕部分氧化物使所選的那部分源極區裸露出來，將未被氧化物覆蓋的所選源極區向下刻蝕到p-本體層，並且沿剩餘部分的源極區及氧化物的側壁沉積形成N+摻雜多晶矽墊片。N+摻雜多晶矽墊片將接觸區增大到源極區。
阿爾法&歐米伽半導體公司的美國專利公開號20100032751提出了一種製備垂直功率MOSFET元件的方法，該方法利用具有墊片的多晶矽豎起(PSU)技術。該方法包括在外延層(可以包括本體區)中製備溝槽，在溝槽中形成一個閘極電極(閘極氧化物沉積在閘極電極及外延層之間)，在閘極電極上方製備一個罩狀絕緣體，回刻罩狀絕緣體周圍，使閘極電極與外延層的表面上方相平或突出，在外延層上製備一個多晶矽墊片，自對準到罩狀絕緣體，至少將一部分多晶矽墊片的摻雜物擴散到本體層中，以便在多晶矽墊片下形成一個源極區，在本體中植入本體接觸區，自對準到多晶矽墊片。
本發明的目的是提供具有整合二極體之自對準溝槽之金氧半場效應電晶體(MOSFET)及其製備方法，製備該溝槽MOSFET只需利用極少的光致抗蝕劑遮罩。
為了實現以上目的，本發明是藉由以下技術手段實現的： 一種具有整合二極體之自對準溝槽之金氧半場效應電晶體元件，包括：一個摻雜的半導體基板，具有一個或多個電絕緣的閘極電極形成在基板中的閘極溝槽中；一個或多個本體區，形成在每個閘極溝槽附近基板的頂部；一個或多個源極區，以自對準的方式，形成在每個閘極溝槽附近的本體區頂部；一個或多個厚絕緣物部分，形成在基板頂面上的閘極電極上方，具有相鄰的厚絕緣物部分之間的空間；一個或多個金屬層，形成在基板上方的厚絕緣物部分上方，其中穿過厚絕緣物部分之間的空間，該金屬形成一個到基板的自對準接頭，其中一個整合的二極體形成在該自對準接頭下方，其中該整合的二極體是一個快速回復二極體。
其中，配置金屬、本體區及基板，使整合二極體成為一個肖特基二極體。
其中，配置金屬、本體區及基板，使整合二極體成為一個低注入效率的P-N結二極體。
其中，閘極溝槽更包括一個位於閘極電極下方的遮罩電極。
金氧半場效應電晶體自對準的電晶體器元件，更包括一個集電極區，其摻雜的導電類型與摻雜基板相反，其中集電極區形成基板的一側，閘極溝槽形成在基板的另一側，使該元件成為一個絕緣閘雙極電晶體(IGBT)。
一種用於製備具有整合二極體之自對準溝槽之金氧半場效應電晶體元件之方法，包括：a)在半導體基板上製備一個硬遮罩結構；b)在硬遮罩結構中形成開口；c)在硬遮罩結構中開口的側壁上形成墊片；d)藉由刻蝕基板的裸露區域，形成閘極溝槽，其中墊片確定閘極溝槽的側壁；e)在閘極溝槽的側壁上，製備閘極絕緣物；f)用第一導電材料填充閘極溝槽，回刻第一導電材料，以形成第一導電區，其中第一導電材料區的頂面凹陷在基板的頂面下方；g)在a)至f)之前、之中或之後，製備一個或多個源極區以及一個或多個本體區，其中本體區形成在基板頂部的所選區域，源極區形成在本體區的頂部；h)在第一導電材料區上方，製備一個厚絕緣層，該厚絕緣層向上展伸至硬遮罩結構；以及i)將該厚絕緣層作為刻蝕遮罩，除去硬遮罩結構，使硬遮罩結構下方的半導體基板裸露出來。
該方法更包括：將厚絕緣層作為刻蝕遮罩，藉由刻蝕到半導體基板中，製備源極或本體接觸溝槽。
其中在除去硬遮罩結構之後，無需製備額外的墊片，就可以製備 源極或本體接觸溝槽。
在f)之前更包括：在閘極溝槽中製備第二導電區，使第一導電區稍後形成在閘極溝槽中的第二導電區上方，並且在第一及第二導電區中間形成一個中間電極電介質層。
該方法更包括在製備厚絕緣層之前，除去墊片。
其中，g)是在除去墊片之後進行。
其中，墊片是由氧化物或氮化物構成。
其中，硬遮罩結構是由一個三明治結構組成，並且含有一個形成在基板上的薄氧化層，以及形成在薄氧化層上的兩個或多個額外層。
其中，硬遮罩結構含有一個在薄氧化層上方的多晶矽層以及一個在多晶矽層上方的氮化層。
其中，硬遮罩結構含有一個氧化物-氮化物-氧化物(ONO)結構。
在c)之前更包括穿過硬遮罩結構中該開口，刻蝕到半導體基板中。
其中，在c)之前，沒有穿過硬遮罩結構中該開口，刻蝕到半導體基板中的步驟。
該方法更包括：j)除去硬遮罩結構後，製備源極金屬及閘極金屬，其中整合二極體形成在金屬及基板之間的結處。
其中，步驟j)更包括：除去硬遮罩結構後，在基板上方製備一 個金屬擴散勢壘。
其中，配置金屬、本體區以及基板，使整合二極體成為一個肖特基二極體。
其中，配置金屬、本體區以及基板，使整合二極體成為一個低注入效率的P-N結二極體。
該方法更包括在基板的一側，與形成閘極溝槽的一側相對的地方，製備一個集電極區，其中集電極區的特點是，摻雜的極性與摻雜基板相反，從而使半導體元件成為一個絕緣閘雙極電晶體(IGBT)。
一種用於製備具有整合二極體之自對準溝槽之金氧半場效應電晶體元件之方法，包括：在半導體基板上製備一個具有縫隙的犧牲結構；在犧牲結構該縫隙處，在側壁上製備一個或多個墊片；在墊片之間的半導體基板中製備溝槽；在溝槽中製備閘極電極，藉由閘極絕緣物，與半導體基板絕緣，其中閘極電極的頂部從半導體基板的表面凹陷；用厚絕緣物填充剩餘的部分溝槽，至少填充到犧牲結構的頂部；除去犧牲結構，保留閘極電極上方的厚絕緣物；以及在之前被犧牲結構覆蓋的區域中，形成到基板的接頭，使接頭藉由覆蓋著閘極電極頂部的厚絕緣物，自對準到閘極溝槽。
該方法更包括在半導體基板中，刻蝕接觸溝槽，在接觸溝槽中形 成接頭。
該方法更包括在接頭下方製備肖特基二極體。
該方法更包括在接頭下方製備低注入效率的P-N結二極體。
該方法更包括在製備墊片之前，在犧牲結構該縫隙處，刻蝕到半導體基板中。
其中，在製備墊片之前，沒有刻蝕到半導體基板中的步驟。
100、400、600、601、700、701‧‧‧金氧半場效應電晶體(MOSFET)元件
1000、1100、1101、1200、1201‧‧‧IGBT元件
1002、1102、1202‧‧‧集電極區
1004、1104、1204‧‧‧集電極
101、201、301、401、620‧‧‧閘極電極
102、202、402、516、616‧‧‧溝槽
104、204、304、404‧‧‧晶圓
106、206、306、406、510、610、702、874、876、974、976‧‧‧本體區
108、208、308、407‧‧‧外延層
110、210、310、410、512、612、878、978‧‧‧源極區
112、212、312、416、626、704‧‧‧金屬
114、214、314、504、848、850‧‧‧氧化層
207、514、914‧‧‧墊片
302‧‧‧閘極溝槽
303、708、882、982‧‧‧接觸溝槽
412、622‧‧‧絕緣物部分
414、624、706‧‧‧擴散勢壘
420‧‧‧肖特基二極體區
502、902‧‧‧基板
506‧‧‧多晶矽層
508、806、906‧‧‧氮化層
509‧‧‧溝槽開口
518、828、928、934‧‧‧氧化物
520、922‧‧‧多晶矽
522、858、880、980‧‧‧絕緣物
524‧‧‧勢壘材料
526、886、986‧‧‧金屬層
602、802‧‧‧半導體基板
604、885‧‧‧本體接觸區
618、852、854、856‧‧‧閘極絕緣物
630、631、884、984‧‧‧溝槽接頭
720‧‧‧P-N結體二極體區
803、904‧‧‧薄絕緣層
804‧‧‧導電層
808、908‧‧‧光致抗蝕劑層
810、910‧‧‧截止溝槽開口
812、912‧‧‧有源閘極溝槽開口
814‧‧‧氮化物墊片
816、830、840、860、916、930、940、960‧‧‧截止溝槽
818、832、918、932‧‧‧有源閘極溝槽
820‧‧‧襯裏
822‧‧‧導電材料
824、924‧‧‧截止溝槽中剩餘的導電材料
826、926‧‧‧有源閘極溝槽中剩餘的導電材料
834‧‧‧絕緣層
836、888、936、988‧‧‧光致抗蝕劑
838、938‧‧‧截止區
842、942‧‧‧有源區
844‧‧‧截止溝槽側壁
846、946‧‧‧邊緣
862、864、866、962、964、966‧‧‧閘極多晶矽結構
868、870、872‧‧‧多晶矽矽化物
879‧‧‧截止保護區
890、990‧‧‧開口
892、992‧‧‧閘極金屬
894、994‧‧‧源極金屬
895‧‧‧肖特基二極體
896‧‧‧P-N結二極體
897‧‧‧植入物
903‧‧‧硬遮罩結構
905‧‧‧頂部氧化層
920‧‧‧氧化物襯裏
944‧‧‧光致抗蝕劑下面
948、950‧‧‧多晶矽氧化物
952、954、956‧‧‧閘極氧化物
958‧‧‧厚氧化物
968、970、972‧‧‧閘極多晶矽矽化物結構
t1‧‧‧氧化物厚度
第1圖係為一種傳統的深多晶矽凹陷溝槽金氧半場效應電晶體(MOSFET)之剖面圖；第2圖係為一種傳統的多晶矽豎起(PSU)溝槽MOSFET之剖面圖；第3圖係為一種傳統的複合遮罩溝槽MOSFET之剖面圖；第4圖係為依據本發明的一個實施例，整合肖特基二極體之自對準溝槽MOSFET之剖面圖；第5A至5L圖係為第4圖所示類型之自對準溝槽MOSFET之製備步驟之剖面圖；第6A及6B圖係為依據本發明的另一個實施例，整合肖特基二極體之自對準溝槽MOSFET之剖面圖；第7A及7B圖係為依據本發明的另一個實施例，整合肖特基二極體之自對準溝槽MOSFET之剖面圖；第8A至8Z圖係為依據本發明的另一個實施例，整合肖特基二極體之自對準遮罩閘極溝槽MOSFET之製備步驟之剖面圖； 第9A至9Z圖係為依據本發明的另一個實施例，整合肖特基二極體之自對準遮罩閘極溝槽MOSFET之可選製備步驟之剖面圖，第10圖係為依據本發明的一個可選實施例，一種溝槽絕緣閘雙極電晶體(IGBT)之剖面圖；第11A及11B圖係為依據本發明的另一個可選實施例，整合肖特基二極體之自對準溝槽IGBT元件之剖面圖；以及第12A及12B圖係為依據本發明的另一個可選實施例，整合肖特基二極體之自對準溝槽IGBT元件之剖面圖。
為了使本發明所要解決的技術問題、技術手段及有益效果更加清楚明白，以下結合附圖，藉由詳細說明一個較佳的具體實施例，對本發明做進一步闡述。
儘管為了解釋說明，以下詳細說明包含了許多具體細節，但是本領域的任何技術人員都應理解基於以下細節的多種變化及修正都屬本發明的範圍。因此，本發明的典型實施例的提出，對於請求保護的發明沒有任何一般性的損失，而且不附加任何限制。
本發明的實施例包括利用極少的光致抗蝕劑遮罩，製備整合肖特基二極體之自對準溝槽之金氧半場效應電晶體(MOSFET)的方法(例如溝槽MOSFET的方法)。
第4圖係為依據本發明的一個實施例，整合肖特基二極體之自對準溝槽MOSFET元件400之俯視圖。如第4圖所示，閘極溝槽402形成在半導體晶圓404中，半導體晶圓404含有一個半導體基板，其 中一個外延層407形成在適當摻雜的下部半導體基板層上(圖中沒有表示出)，例如對於N-通道元件來說，是N-型矽基板，對於P-通道元件來說，是P-型矽。分開的本體區406形成在每個閘極溝槽402附近的外延層407的頂部。源極區410以自對準的方式，形成在本體區406的頂部。金屬416形成在晶圓404上方，其導電擴散勢壘414(例如勢壘金屬)位於金屬416及晶圓404之間。閘極電極401形成在溝槽402中，藉由厚絕緣物部分412，與矽晶圓404及擴散勢壘414絕緣，絕緣物部分412在晶圓404的表面上突出。閘極電極401在晶圓404的頂面下凹陷，並藉由厚絕緣物(例如氧化物)部分412，與金屬416電絕緣，厚絕緣物部分412形成在晶圓404頂面上的閘極電極401上方。金屬416穿過厚絕緣物部分412之間的空間，可以電接觸本體區406及源極區410。
金屬416最好含有鋁(Al)。擴散勢壘414最好含有Ti或TiN，以便形成具有矽的肖特基勢壘二極體。肖特基二極體區420形成在金屬處一一相鄰的本體區406之間的半導體結，金屬就是在這個地方接觸輕摻雜的外延層407。在正常運行時，通常給該元件加偏壓，從而使肖特基二極體反向偏置。
第5A至5L圖係為利用四個遮罩，製備第4圖所示類型的整合肖特基二極體之自對準溝槽MOSFET之步驟。如第5A圖所示，N型基板502(例如對於N-通道元件來說，是N-型外延層生長在一個N型矽晶圓上，對於P-通道元件來說，是P-型外延層生長在一個P型矽晶圓上)可以作為元件的漏極。藉由沉積或熱氧化，可以在基板上製備一個薄氧化層504。未摻雜的多晶矽層506沉積在氧化層504上方，氮化層508可以沉積在未摻雜的多晶矽層506上方。薄 氧化層504、多晶矽層506以及氮化層508的組合有時為了簡便，可稱為「三明治結構」或「硬遮罩」結構。硬遮罩也可以看成是一類犧牲結構，在製備過程中使用，稍後可以將它除去。作為示例，不作為侷限，薄氧化層504的厚度約為200Å至1000Å，未摻雜的多晶矽層506的厚度約為3000Å至5000Å，氮化層508的厚度約為1000Å至3000Å。
然後，在氮化層508上方，使用一個光致抗蝕劑(PR)層(圖中沒有表示出)，並利用溝槽遮罩(圖中沒有表示出)形成圖案。如第5B圖所示，回刻氮化層508及多晶矽層506，從而形成閘極溝槽開口509。
在第5C圖中，進行本體植入及本體擴散。用摻雜離子轟擊該元件。在沒有被氮化層508保護的有源區中(例如在溝槽開口509處)，植入物形成本體區510。摻雜離子的導電類型與基板502的摻雜類型相反。在某些實施例中，對於N-通道元件來說，摻雜離子可以是硼離子。可以在大約60KeV至180KeV的能量下，1.8×1013個離子/cm2左右的劑量水準下，植入硼離子。也可使用其他類型的離子。例如，對於P-通道元件來說，可以使用磷或砷離子。
在第5D圖中，進行源極植入及源極擴散。再次用摻雜離子轟擊該元件。在某些實施例中，對於N-通道元件來說，可以在大約40KeV至80KeV的能量下，4×1015個離子/cm2左右的劑量水準下，植入砷離子，以便形成源極區。更可選擇，對於P-通道元件來說，植入硼離子，形成源極區。源極區512形成在本體區510之內。由於氧化層504夠薄，使植入的離子可以穿過它，並且多晶矽層506及氮化層508的剩餘部分作為植入遮罩，所以不需要額外的 遮罩植入元件的本體及源極。因此，可以以自對準的全面植入的方式進行本體及源極植入。可以沿多晶矽層506及氮化層508的剩餘部分的邊緣(例如藉由全面沉積及回刻)製備硬遮罩墊片514(例如由氧化物或氮化物製成)，然後如第5E圖所示，除去薄氧化層504的裸露部分。
如第5F圖所示，藉由將半導體基板502回刻到預設的深度，製備閘極溝槽516，墊片514限定溝槽516的側壁。墊片514使自對準刻蝕步驟不需要額外的遮罩。
如第5G圖所示，在溝槽516的側壁及底部生長一個薄閘極氧化物518。然後，如第5H圖所示，在溝槽516中沉積多晶矽520，並將多晶矽520回刻到基板502的頂面以下。
在第5I圖中，絕緣物522(例如氧化物)的厚度範圍是5000Å~8000Å，可以沉積絕緣物522填充溝槽開口，並覆蓋源極及閘極多晶矽區，隨後回流使絕緣物522的表面平整。在某些實施例中，利用化學氣相沉積(CVD)步驟，沉積厚度約為5000Å的低溫氧化物(LTO)以及含有硼酸的矽玻璃(BPSG)。
在第5J圖中，藉由幹刻蝕步驟，回刻絕緣物522，其中向下刻蝕氧化物，一直刻蝕到氮化層508的頂面以下的端點。如第5K圖所示，刻蝕掉氮化層508以及多晶矽層506。藉由輕氧化物刻蝕，也可以刻蝕掉氧化層504的剩餘部分，以形成源極接頭或本體接頭。僅進行很短時間的輕氧化物刻蝕，以除去薄氧化層504，同時無需使用遮罩，就能完整保留較厚的絕緣物522。因此，氮化層508、多晶矽層506以及氧化層504可以作為一種犧牲結構。
勢壘材料524最好由Ti或TiN製成，並且沉積在絕緣物522上方，以及基板502裸露的表面上。金屬層526最好由Al製成，其厚度約為3μm~6μm，可以沉積在該結構上方。刻蝕金屬層526並退火，利用金屬遮罩製備源極金屬及閘極金屬(閘極金屬沒有表示出)，從而製成如第5L圖所示的元件。也可以在元件的背面製備一個背部金屬(圖中沒有表示出)，作為漏極金屬。
第5A至5L圖所示的製備步驟具有很少的光致抗蝕劑遮罩總數，步驟也不複雜。利用第5A至5L圖所示的步驟製備的自對準的溝槽MOSFET晶胞結構，具有很高的晶胞密度，溝槽接頭可以與本發明的其他實施例相容，在下第6A及6B圖以及第7A及7B圖中更將詳細介紹。
第6A及6B圖係為依據本發明的另一個實施例，整合肖特基二極體之可選自對準溝槽MOSFET元件之剖面圖。第6A圖所示的MOSFET元件600的結構與上述第4圖所示的MOSFET元件400的結構或第5L圖所示的完整元件相類似。作為示例，MOSFET元件600含有一個閘極溝槽616，並且形成在半導體基板602(例如一個半導體晶圓)中，半導體基板602含有在N-型矽底部基板層(例如對於N-通道MOSFET來說)上的一個N-型外延層。更可選擇，半導體基板602含有一個P-型外延層，形成在P-型底部半導體基板602上(例如對於P-通道MOSFET來說)。本體區610形成在外延層頂部。本體區摻雜離子的導電類型與半導體基板602相反。源極區612形成在本體區610的頂部。金屬626形成在半導體基板602上方，金屬擴散勢壘624位於金屬626及半導體基板602之間。閘極電極620形成在溝槽616中，並藉由閘極絕緣物618(例如閘極氧化物)，與半 導體基板602及擴散勢壘624絕緣，閘極絕緣物618佈滿閘極溝槽616以及形成在閘極電極620上方的厚絕緣物部分622。閘極電極620在半導體基板602的頂面下方凹陷。MOSFET元件600及MOSFET元件400之間主要的差異在於，溝槽接頭630形成在厚絕緣物部分622之間的半導體基板602內，溝槽接頭630的底部位於本體區610的頂面稍下。金屬626填充溝槽接頭。溝槽接頭630可以較好地接觸源極區612及本體區610。可以利用上述第5A至5L圖類似步驟製備溝槽接頭630；第5K圖之後，在半導體基板602中為溝槽接頭630進行溝槽刻蝕。該溝槽刻蝕可以將厚絕緣物部分622作為硬遮罩，用於溝槽接頭630的自對準。更可選擇，在利用溝槽刻蝕製備溝槽接頭630之前，可以首先在厚絕緣物部分622上製備墊片。在本體區610之間，溝槽接頭630的底部製備肖特基接頭。
第6B圖所示的MOSFET元件601除了溝槽接頭631是雙溝槽向下刻蝕到半導體基板602中，在本體層610的中間停止之外，其他都與MOSFET元件600類似。此外，本體區610靠近溝槽接頭的本體接觸區604，可以植入適當的摻雜物，以便更好的接觸本體區610。作為示例，進行上述第一溝槽刻蝕，將溝槽刻蝕到第6A圖所示的深度附近。藉由植入，在溝槽的底部形成一個重摻雜的本體接觸區604。利用擴散步驟，將本體接觸區604擴散到溝槽邊緣。然後，利用第二溝槽刻蝕，加深溝槽接頭，僅僅保留本體接觸區604的邊緣部分。這使得在本體區610之間的溝槽接頭631的底部，可以形成一個肖特基接觸。
第7A及7B圖係為依據本發明的另一個實施例，具有很低注入效率的本體二極體的自對準溝槽MOSFET之剖面圖。第7A圖所示的 MOSFET元件700的結構除了本體區702的較薄部分在閘極電極620之間的金屬擴散勢壘624及金屬626下方，以及金屬擴散勢壘624及半導體基板602之間延伸之外，其他都與第6B圖所示的MOSFET元件601類似。從而在接觸溝槽下面的本體區702的輕摻雜部分，形成很低注入效率的P-N結體二極體區720。因此，自對準的溝槽MOSFET包括一個整合的低注入效率的P-N結體二極體。例如，藉由接觸溝槽下方的輕摻雜本體區702，可以獲得低注入。
第7B圖所示的MOSFET元件701除了代替金屬626藉由擴散勢壘624直接接觸，用鎢(W)等導電插頭填充接觸溝槽708，然後在擴散勢壘706以及接觸溝槽708上方沉積鋁等金屬704之外，其他都與MOSFET元件700類似。
在本發明的另一個實施例中，上述整合肖特基二極體之自對準溝槽MOSFET之製備方法，可以與製備遮罩閘極溝槽MOSFET元件的方法相結合，例如美國專利申請號12/583,192以及12/722,384中所述的示例，特此引用其全文，以作參考。作為示例，但不作為侷限，第8A至8Z圖所示之剖面圖表示依據本發明的一個實施例，整合肖特基二極體之自對準、遮罩閘極MOSFET之製備步驟。
如第8A圖所示，半導體基板802(例如一個N型矽底部基板層，並在它上面生長一個次重摻雜的N-型外延層，或者是一個P型基板，並在它上面生長一個P-型外延層)作為元件的漏極。可以如上所述，製備一個硬遮罩三明治結構。例如，藉由沉積或熱氧化，在基板上製備一個很薄的薄絕緣層803(例如氧化物)。在薄绝缘层803上方沉積一個未摻雜的導電層804(例如多晶矽)，然後在未摻雜的導電層804上方沉積一個氮化層806。作為示例，但不 作為侷限，薄氧化層的厚度約為200Å至1000Å，未摻雜的多晶矽層的厚度約為3000Å至5000Å，氮化層806的厚度約為1000Å至3000Å。
然後，如第8B圖所示，在氮化層806的上方使用一個光致抗蝕劑(PR)層808，並形成圖案，作為第一遮罩。剩餘的光致抗蝕劑層808形成一個截止溝槽開口810以及有源閘極溝槽開口812。
隨後，利用硬遮罩(HM)刻蝕，刻蝕掉氮化層806及導電層的裸露部分。導電層804的刻蝕在薄絕緣層803的表面上停止；然後，可以回刻薄絕緣層803，使截止溝槽開口810及有源閘極溝槽開口812處的半導體基板802的表面裸露出來。然後，如第8C圖所示，除去剩餘的光致抗蝕劑層808。薄絕緣層803、導電層804以及氮化層806的剩餘部分，作為後續步驟的硬遮罩。
在第8D圖中，沉積一層氧化物或氮化物，並沿水準表面各向異性地回刻。在一些實施例中，氧化層或氮化層的厚度約為2200Å。因此，進行全面的各向異性回刻之後，沿截止溝槽開口810以及有源閘極溝槽開口812的側壁，會形成氮化物墊片814(有時稱為硬遮罩墊片)。
然後，如第8E圖所示，進行全面的矽刻蝕步驟，以製備截止溝槽816以及有源閘極溝槽818。根據元件的用途，所製成的溝槽深度大約在1.5μm至2.5μm左右，並且溝槽側壁的傾斜角約為87。至88°。氮化物墊片814使自對準的刻蝕步驟不再需要額外的遮罩。正如下文將要介紹地那樣，氮化物墊片814保留了來自於原始的硬遮罩層之薄絕緣層803、導電層804及氮化層806的間距，從 而可以形成自對準的源極接觸溝槽或本體接觸溝槽。氮化物墊片814還有許多其他的用途，例如可以在閘極多晶矽上形成一個多晶矽矽化物。此處所提及的，並且廣為半導體製備領域的技術人員所熟知的一詞「多晶矽矽化物」，是指在多晶矽上方形成的矽化物。由於矽刻蝕負載係數的特性，寬溝槽開口比窄溝槽開口所製成的溝槽更深。例如，如第8E圖所示，由於截止溝槽開口810比有源閘極溝槽開口812寬，因此在全面的刻蝕步驟中，截止溝槽816就要比有源閘極溝槽818刻蝕得更深。
在第8F圖中，在氮化層806的上方、截止溝槽816以及有源閘極溝槽、818的側壁及底部，沉積或熱生長一個絕緣襯裏820(例如氧化物)。襯裏820比稍後形成的閘極氧化物還要厚。在一些實施例中，可以選擇生長一個大約500Å的犧牲氧化層，並除去，以改善矽表面。作為示例，生長一層大約250Å的氧化物，然後形成大約900Å的一層高溫氧化物(HTO)。對於高壓元件來說，氧化物襯裏820可能更厚，例如1000至5000Å。
如第8G圖所示，可以沉積導電材料822(例如多晶矽)。在一些實施例中，導電材料822的厚度約為12000Å，大於溝槽的最大寬度的一半。因此，側壁上的導電材料層結合起來，完全填充了所有的溝槽。這個導電材料層有時稱為源極多晶矽、遮罩多晶矽或多晶矽。
如第8H圖所示，利用幹刻蝕，回刻導電材料822。在本例中，有源閘極溝槽中剩餘的導電材料826的厚度約為6000Å，在截止溝槽中剩餘的導電材料824的厚度約為3000Å至5000Å。
可以沉積一個中間多晶矽電介質或氧化物828，並壓實。溝槽側壁上的氧化物厚度標記為t1。在一些實施例中，t1大約在2000Å至4000Å的範圍內，才能完全填充較窄的溝槽(例如有源閘極溝槽以及源極多晶矽吸引溝槽(圖中沒有表示出))，但僅能部分填充較寬的溝槽(例如截止溝槽830)。厚度t1應小於截止溝槽830或閘極滑道溝槽等寬溝槽的寬度的一半。由於沒有完全填充較寬的溝槽，從而為後面的步驟留下了一個縫隙。在有源閘極溝槽832等較窄的溝槽中，氧化層的厚度t1大於溝槽寬度的一半，因此氧化物襯裏可以結合起來，完全填充溝槽。
如第8J圖所示，回刻並拋光氧化物828層，直到氧化物828的頂面與氮化層806的頂面相平為止，這作為刻蝕的終點。
第8K圖表示另一層絕緣層834(例如氧化物)形成在元件上。在一些實施例中，絕緣層834的厚度約為1000Å至2000Å。該氧化物的厚度控制第二遮罩下的濕刻蝕(下一個步驟)的切角。該氧化物薄膜也可以保護元件所有的非有源區中的氮化物。受保護的氮化物有利於稍後對矽進行無遮罩的完全刻蝕。
然後，在該結構的表面上旋塗一層光致抗蝕劑836，並使用第二遮罩。第8L圖表示除去裸露部分後的光致抗蝕劑836覆蓋物的圖案。光致抗蝕劑836覆蓋物延伸到截止區838中，填充了截止溝槽840，從上面稍稍延伸到有源區842中。如下所述，結合第8M圖，將藉由刻蝕除去光致抗蝕劑836下面的那部分氧化物。遮罩的重疊以及濕刻蝕的切口都有助於最終結構的形成。因此，光致抗蝕劑836覆蓋物在有源區中延伸的距離，對於將要藉由刻蝕除去多少絕緣材料，起著部分決定作用。其他因素更包括刻蝕時間以 及絕緣(例如氧化物)層的厚度。氧化物切口的深度可以在0.6μm至1.5μm的範圍內。
然後，絕緣層834中的絕緣材料進行各向同性刻蝕(例如濕刻蝕)。除去該區域中沒有被光致抗蝕劑836覆蓋的絕緣材料，使剩餘的絕緣層834達到所需高度。光致抗蝕劑836的邊緣附近的一些絕緣層834也被除去。沿截止溝槽側壁844的那部分氧化物，位於光致抗蝕劑836的邊緣846附近，除去這部分氧化物，同時完整保留沿其他側壁的氧化物。可以藉由調整光致抗蝕劑層836的邊緣846的位置以及刻蝕時間，來控制所刻蝕的絕緣材料的量。如果邊緣846進一步延伸到有源區中，會使較少的材料被刻蝕，如果將該邊緣拉開遠離有源區，則會有相反的效果。在不同的實施例中，刻蝕掉的氧化物的量有所不同。在本例中，刻蝕掉足夠的氧化物，使剩餘的構成中間氧化層848的氧化物具有一致的厚度。在靠近截止區的截止溝槽邊緣上，保留一個厚層。溝槽中導電材料上方的氧化層，例如氧化層848及850也稱為中間電極電介質(IED)或中間多晶矽電介質(IPD)。覆蓋著截止區的絕緣材料有時也稱為截止保護區。中間電極電介質厚度的範圍可以從一百埃左右到一萬埃左右。
然後，除去光致抗蝕劑836，沉積或熱生長一層閘極絕緣物(例如閘極氧化物)。在一些實施例中，附加的氧化層大約450Å厚。因此，如第8N圖所示，閘極絕緣物852、854、856形成在裸露的溝槽側壁上。截止溝槽860具有不對稱的側壁，絕緣物858在截止區那側，閘極絕緣物852在有源區那側。
如第80圖所示，沉積並回刻另一種導電材料(例如多晶矽)。作 為示例，但不作為侷限，在各種溝槽中，沉積大約8000Å至12000Å的多晶矽。回刻所沉積的多晶矽，構成閘極多晶矽結構862、864、866。在本例中，閘極多晶矽的表面在半導體基板的頂部下方，大約凹陷500至1000Å。更可選擇，沉積一層金屬(例如鈦或鈷)並退火，以構成一個閘極多晶矽矽化物。在金屬與多晶矽相接觸的地方，可以形成一個多晶矽矽化物層。沉積在氧化物或氮化物上方的金屬鈦或鈷，並不會構成矽化物或多晶矽矽化物，可以藉由製程將金屬除去，而且這種製程不會除去多晶矽矽化物。因此，閘極多晶矽矽化物結構868、870、872形成在閘極多晶矽結構862、864、866上。
在第8P圖中，藉由濕刻蝕步驟，除去截止溝槽及有源閘極溝槽中裸露的氮化物墊片，以及其他裸露的氮化物材料。第8C圖之後的氮化物墊片都保護硬遮罩層之薄絕緣層803及導電層804。
如第8Q圖所示，例如用摻雜離子轟擊部分製成的元件，可以進行本體植入。可以帶角度的植入離子。在不被氮化物保護的有源區中，植入構成本體區874等。在一些實施例中，對於N-通道元件來說，使用的是硼離子，在60KeV~180KeV時，摻雜劑量約為1.8×1013個離子/cm2。也可以使用其他類型的離子。例如，對於P-通道元件來說，可以用磷或砷離子，製備本體區。
在第8R圖中，進行源極植入(例如用零傾斜角(即在正常入射時))。再次用摻雜離子轟擊元件。在一些實施例中，使用的是砷離子，在40KeV~80KeV時，摻雜劑量約為4×1015個離子/cm2。源極區878等源極區在本體區876等本體區內形成。作為示例，可以在源極植入之前，進行本體擴散；然後在源極植入之後，進 行源極擴散。
植入元件的本體及源極，不再需要額外的遮罩。可以以自對準的全面植入方式，進行本體及源極植入。在截止保護區879等截止保護區中，氧化物-多晶矽-氮化物-氧化物勢壘阻擋了植入離子，並且防止在半導體基板中形成源極區878及本體區876，從而改善了元件在其斷開或閉鎖狀態下的性能。
在第8S圖中，沉積更多的5000Å~8000Å的絕緣物880(例如氧化物)，填充在閘極多晶矽區上方的溝槽開口中。在一些實施例中，利用化學氣相沉積(CVD)步驟，沉積厚度約為5000Å的低溫氧化物(LTO)及含有硼酸的矽玻璃(BPSG)。
在第8T圖中，藉由幹刻蝕步驟，回刻氧化物，並且向下刻蝕氧化物，在導電層804的終點刻蝕停止，這將作為後面步驟的自對準硬遮罩。
如第8U圖所示，源極接觸溝槽或本體接觸溝槽882，也就是有源晶胞接觸溝槽，形成在有源晶胞區中，用於藉由刻蝕掉剩餘的導電層804，連接到源極及本體區上，穿過剩餘的薄絕緣層803(氧化物硬遮罩相當的薄，可以除去它，同時最大程度地完整保留其他的氧化區)，然後進入矽基板。根據元件的用途，矽刻蝕的深度約在0.6μm至0.9μm之間。刻蝕裸露的矽區域，而被氧化物或氮化物保護的區域不被刻蝕。由於該刻蝕步驟不需要額外的遮罩，因此稱為自對準接觸製程。在製程開始階段製備的氮化物墊片保護了硬遮罩間距，從而使有源晶胞接觸溝槽可能具有自對準的特性。
在第8V圖中，沉積Ti及TiN等勢壘金屬，然後藉由RTP，在接觸區附近形成Ti矽化物。在一些實施例中，所用的Ti及TiN的厚度分別為300Å及1000Å。然後，沉積鎢(W)。在一些實施例中，沉積大約4000Å至6000Å的W。將所沉積的W回刻到氧化物表面，以形成溝槽接頭884等單獨的W插頭。在沉積勢壘金屬之前，可以選擇在接觸溝槽的底部，進行P+植入，以形成本體接觸區885。在一些實施例中，可以一直刻蝕溝槽接頭884，一直到觸及本體區876下面的那部分半導體基板802(例如本體區下面基板的外延層部分)，以形成一個整合的肖特基二極體。
在第8W圖中，沉積金屬層886。在一些實施例中，可以利用鋁-銅(AlCu)，製備大約3μm至6μm厚的金屬層886。利用第四遮罩，形成源極金屬區以及閘極金屬區的圖案。例如，利用金屬遮罩，可以沉積光致抗蝕劑888並形成圖案。製成光致抗蝕劑888之後，可以在金屬刻蝕步驟中，刻蝕掉開口890等下面的金屬。
然後，除去剩餘的光致抗蝕劑888層，並使金屬退火。在一些實施例中，可以在450℃左右，對金屬退火大約30分鐘。第8X圖所示之剖面圖，表示具有閘極金屬892以及源極金屬894的完整元件的示例。
第8Y及8Z圖表示第8X圖所示元件之可選實施例。在第8Y圖中，製備接觸溝槽及本體區，使接觸溝槽的底部終止在半導體基板的輕摻雜(例如N-型)部分中，而不是在本體區中，從而在接觸溝槽的底部構成肖特基二極體895。第8Z圖所示的元件除了與本體區的導電類型相同的輕摻雜的植入物897，形成在接觸溝槽底部，使低注入效率的P-N結二極體896形成在接觸溝槽底部之外，其他 都與圖8Y所示的元件類似。肖特基二極體及本發明所述的低注入效率P-N結二極體的不同之處在于，普通的P-N結體二極體固定出現在MOSFET中，肖特基二極體及低注入效率的P-N結二極體是具有極少或不具有少子注入的快速回復二極體。
第9A至9Z圖所示之剖面圖，表示依據本發明的另一個實施例，製備整合肖特基二極體之自對準遮罩閘極溝槽MOSFET之可選製程。
如第9A圖所示，使用N-型半導體基板902(例如對於N-通道MOSFET來說，是一個N-型外延層生長在N型矽晶圓上)作為元件的漏極。對於P-通道MOSFET來說，基板902可以選用一個具有P-型外延層的P型矽晶圓。三明治或硬遮罩結構903形成在半導體基板902的表面上。在本例中，硬遮罩結構903可以是一種氧化物-氮化物-氧化物(ONO)結構，該結構包括一個底部薄氧化層904以及一個頂部氧化層905夾著一個厚氮化層906，可以形成在基板902上。在一些實施例中，氮化層906的厚度約為2500Å至5000Å。
然後，如第9B圖所示，在ONO硬遮罩結構903上方，使用光致抗蝕劑(PR)層908並形成圖案，作為第一遮罩。剩餘的光致抗蝕劑層908形成截止溝槽開口910以及有源閘極溝槽開口912。隨後，如第9C圖所示，進行硬遮罩(HM)刻蝕，刻蝕掉ONO硬遮罩結構903的裸露部分。然後，如第9C圖所示，除去剩餘的光致抗蝕劑層908。ONO硬遮罩結構903的剩餘部分，作為後續工藝的硬遮罩，以便將基板902的頂部向下刻蝕到預設深度，如第9D圖所示。更可選擇，不必在此時刻蝕半導體基板，如第8D圖所示地那樣，可以在半導體基板902的頂面上方的硬遮罩開口中製備溝槽(例 如氧化物或氮化物)墊片。
在第9E圖中，沉積一層氧化物或氮化物，並且各向異性地回刻。在一些實施例中，氧化物或氮化物層的厚度約為2200Å。在全面的各向異性回刻後，沿溝槽側壁形成硬遮罩墊片(例如氧化物墊片)914。
如第9F圖所示，全面的矽刻蝕製程進一步加深了溝槽。根據元件的用途，所製成的溝槽深度大約在1.5μm至2.5μm左右，溝槽側壁的傾斜角約為87°至88°。氮化物墊片914用於自對準刻蝕工藝，不再需要額外的遮罩。由於矽刻蝕負載係數的特性，寬溝槽開口比窄溝槽開口所製成的溝槽更深。例如，如第9F圖所示，由於閘極滑道或截止溝槽開口910比有源閘極溝槽開口912寬，截止溝槽916就要比有源閘極溝槽918刻蝕得更深。
然後，如第9G圖所示，除去氧化物墊片914。更可選擇，如第8A-8Z圖所示的那樣，將氧化物墊片保留到後面的製程。
如第9H圖所示，在截止溝槽916以及有源閘極溝槽918的側壁及底部，沉積或熱生長一個氧化物襯裏920。氧化物襯裏920比稍後製成的閘極氧化物厚。在一些實施例中，可以選擇生長一層大約500Å的犧牲氧化層，然後除去，以改善矽表面。作為示例，可以生長一層大約250Å的氧化物，然後製成一層大約900Å的高溫氧化物(HTO)。對於電壓更高的元件來說，氧化物襯裏820可以更厚，例如1000至5000Å。
如第9I圖所示，可以沉積多晶矽922等導電材料。在一些實施例中，導電材料的厚度約為12000Å，大於最寬的溝槽寬度的一半 。因此，側壁上的導電材料層結合起來，完全填充了所有的溝槽。這個導電材料層有時稱為源極多晶矽、遮罩多晶矽或多晶矽。
如第9J圖所示，利用幹刻蝕，回刻多晶矽922。在本例中，有源閘極溝槽中剩餘的導電材料926的厚度約為6000Å，在截止溝槽中剩餘的導電材料924的厚度約為3000Å至5000Å。
如第9K圖所示，可以沉積一個中間多晶矽電介質或氧化物928，並壓實。溝槽側壁上的氧化物厚度標記為t1。在一些實施例中，t1大約在2000Å至4000Å的範圍內，才能完全填充較窄的溝槽(例如有源閘極溝槽以及源極多晶矽吸引溝槽)，但僅能部分填充較寬的溝槽(例如截止溝槽930)。因此沒有完全填充較寬的溝槽，為後面的製程留下了一個縫隙。在有源閘極溝槽932等較窄的溝槽中，氧化層的厚度t1大於溝槽寬度的一半，因此氧化物襯裏可以結合起來，完全填充溝槽。
如第9L圖所示，回刻並拋光氧化物928層，直到氧化物928的頂面與氮化層906的頂面相平為止，這作為刻蝕的終點。
第9M圖表示添加另一層氧化物934。在一些實施例中，氧化層的厚度約為1000Å至2000Å。該氧化物的厚度控制下一個刻蝕步驟中第二遮罩下的濕刻蝕的切角。該氧化物薄膜也可以保護元件所有的非有源區中的氮化物--受保護的氮化物有利於稍後對矽進行無遮罩的完全刻蝕。
然後，在該結構的表面上旋塗一層光致抗蝕劑936，並使用第二遮罩。第9N圖表示依據製備製程，除去所選部分後的光致抗蝕劑936覆蓋物的圖案。光致抗蝕劑936覆蓋物延伸到標記為截止區 938中，填充了截止溝槽940，從上面延伸到有源區942中。如下所述，結合第90圖，將藉由刻蝕除去光致抗蝕劑936下面944的那部分氧化物。遮罩的重疊以及濕刻蝕的切口都有助於最終結構的形成。因此，光致抗蝕劑936覆蓋物在有源區中延伸的距離，對於將要藉由刻蝕除去多少絕緣材料，起著部分決定作用。其他因素更包括刻蝕時間以及氧化層的厚度。氧化物切口的深度可以在0.6μm至1.5μm的範圍內。
然後，對氧化物進行濕刻蝕。除去該區域中沒有被光致抗蝕劑936覆蓋的氧化物，使剩餘的氧化物達到所需高度。光致抗蝕劑936的邊緣附近的氧化物也被除去。尤其是截止溝槽中的那部分氧化物，位於光致抗蝕劑936邊緣946附近，除去這部分氧化物。可以藉由調整邊緣946的位置以及刻蝕時間，來控制所刻蝕的氧化物的量。如果邊緣946進一步延伸到有源區中，會使較少的材料被刻蝕，如果將該邊緣拉開遠離有源區，則會有相反的效果。在不同的實施例中，刻蝕掉的氧化物的量有所不同。在本例中，刻蝕掉足夠的氧化物，使剩餘的構成中間多晶矽氧化物948的氧化物具有一致的厚度。初始的底部薄氧化層904必須非常薄，以便在濕刻蝕時，使氮化層906下方洩露的刻蝕劑最少。更可選擇，保留之前製成的墊片，用於保護元件。溝槽中導電材料上方的氧化層，例如多晶矽氧化物948及950也稱為中間電極電介質(IED)或中間多晶矽電介質(IPD)。覆蓋著截止區的氧化物有時也稱為截止保護區。中間電極電介質厚度的範圍可以從一百埃左右到一萬埃左右。
然後，除去光致抗蝕劑936，沉積或熱生長一層閘極氧化物。在 一些實施例中，附加的氧化層大約450Å厚。因此，如第9P圖所示，閘極氧化物952、954、956形成在裸露的溝槽側壁上。截止溝槽960在其側壁上具有不對稱的氧化物覆蓋，厚氧化物958在截止區那側，閘極氧化物952在有源區那側。
如第9Q圖所示，沉積並回刻另一種導電材料(例如多晶矽)。作為示例，但不作為侷限，在不同的溝槽中，可以沉積大約8000Å至12000Å的多晶矽。回刻所沉積的多晶矽，構成閘極多晶矽結構962、964、966。在本例中，多晶矽的表面在硬遮罩墊片底部的參考水平面下方，大約凹陷500至1000Å。可以沉積一層金屬(例如鈦或鈷)並退火，以構成一個閘極多晶矽矽化物結構968、970、972，在閘極多晶矽結構962、964、966處金屬與多晶矽相接觸。沉積在氧化物或氮化物上方的金屬，並不會構成矽化物或多晶矽矽化物，可以藉由製程將金屬除去，而且這種製程不會除去多晶矽矽化物。
如第9R圖所示，例如用摻雜離子轟擊部分製成的元件，可以進行本體植入。可以帶角度的植入離子。在不被氮化物保護的有源區中，植入構成本體區974等。在一些實施例中，對於N-通道元件來說，使用的是硼離子，在60KeV~180KeV時，摻雜劑量約為1.8×1013個離子/cm2。也可以使用其他類型的離子。例如，對於P-通道元件來說，可以用磷離子。
在第9S圖中，進行源極植入(例如用零傾斜角(即在正常入射時))。再次用摻雜離子轟擊元件。在一些實施例中，使用的是砷或磷離子(對於N-通道元件來說)，在40KeV~80KeV時，摻雜劑量約為4×1015個離子/cm2。源極區978等源極區形成在本體 區976等本體區內。作為示例，可以在源極植入之前，進行本體擴散；然後在源極植入之後，進行源極擴散。對於P-通道元件來說，可以用硼離子製備源極區。
植入元件的本體及源極，不再需要額外的遮罩。可以以自對準的全面植入方式，進行本體及源極植入。在截止區中，氧化物-多晶矽-氮化物-氧化物勢壘阻擋了植入離子，並且防止形成源極及本體區，從而改善了元件在其斷開或閉鎖狀態下的性能。
在第9T圖中，沉積5000Å~8000Å的絕緣物980(例如氧化物)，填充在閘極多晶矽區上方的溝槽開口中。在一些實施例中，利用化學氣相沉積(CVD)製程，沉積厚度約為5000Å的低溫氧化物(LTO)及含有硼酸的矽玻璃(BPSG)。
參見第9U圖，藉由幹刻蝕製程，回刻絕緣物980。在氮化層906的終點刻蝕停止，這將作為後面製程的自對準硬遮罩。
如第9V圖所示，將裸露的氮化層906或薄氧化層904硬遮罩回刻到矽基板902。如第9W圖所示，進一步刻蝕矽基板902，形成源極接觸溝槽或本體接觸溝槽982，以便連接到源極及本體區上。根據元件的用途，矽刻蝕的深度約在0.6μm至0.9μm之間。刻蝕裸露的矽區域，而被氧化物或氮化物保護的區域不被刻蝕。由於該刻蝕製程不需要額外的遮罩，因此稱為自對準接觸製程。在製程開始階段製備的墊片保護了溝槽之間的半導體臺面結構，從而使有源晶胞接觸溝槽可能具有自對準的特性。
在第9X圖中，沉積Ti及TiN等勢壘金屬，然後例如藉由快速熱處理(RTP)，在接觸區附近形成Ti矽化物。在一些實施例中，所 用的Ti及TiN的厚度分別為300Å及1000Å。然後，全面沉積鎢(W)。在一些實施例中，沉積大約4000Å至6000Å的W。將所沉積的W回刻到氧化物表面，以形成溝槽接頭984等單獨的W插頭。如果本體區為P型(例如當基板為N型基板時)在沉積勢壘金屬之前，可以選擇在接觸溝槽的底部，進行P+植入，以便較好的本體接觸。更可選擇，如果本體區為N型(例如當基板為P型基板時)在沉積勢壘金屬之前，可以選擇在接觸溝槽的底部，進行N+植入。對於整合肖特基二極體來說，可以一直刻蝕溝槽接頭984，一直到觸及本體區下面的那部分半導體基板902(例如本體區下面基板的外延層部分)。
利用第四遮罩，形成源極金屬區以及閘極金屬區。確切地說，如第9Y圖所示，在半導體基板上方，沉積金屬層986(例如鋁-銅(AlCu))。作為示例，但不作為侷限，金屬層的厚度大約3μm至6μm厚。利用金屬遮罩，可以沉積光致抗蝕劑988並形成圖案。刻蝕掉製圖製程留下的金屬下方開口990等，從而將金屬層分成電絕緣的源極金屬及閘極金屬區。
除去剩餘的光致抗蝕劑之後，並使金屬退火。在一些實施例中，可以在450℃左右，對金屬退火大約30分鐘。第9Z圖所示的剖面圖，表示具有閘極金屬992以及源極金屬994的完整元件的示例。
本發明的實施例適用於自對準地製備MOSFET元件等電晶體元件，這些元件的源極、本體以及接觸溝槽都是自對準的。這種製備方法比以前的工藝製備的元件間距更小，所用的遮罩更少，而且不存在不對準問題。
儘管以上內容是本發明較佳實施例的完整說明，但是更可能使用各種替代、修正以及等效手段。例如，與第8A至8Z圖所示類似，第9A至9Z圖表示氮化物墊片在元件上保留到本體區植入。而且，與第9A圖所示類似，第8A至8Z圖所示的工藝使用的是具有厚氮化物的初始的ONO硬遮罩。藉由添加一個集電極區，本發明的實施例也可用於絕緣閘雙極電晶體(IGBT)元件，作為示例，集電極區可以是一個在半導體基板底部的層，其導電類型與半導體基板的其餘地方相反。IGBT元件是三端功率半導體元件，具有高效率且能夠快速切換。在一個單獨的元件中，藉由引入一個絕緣閘FET用於控制輸入，以及一個雙極功率電晶體作為開關，IGBT將MOSFET的金屬氧化物半導體(MOS)閘極驅動特性，與雙極電晶體的高電流、低飽及電壓性能相結合。作為示例，但不作為侷限，第10圖表示依據本發明的一個實施例，所製備的IGBT元件1000的示例。IGBT元件1000與第4圖所示的MOSFET元件400來說。因此，使用相同的參考數位標識這兩種元件的可選件。這兩種元件的可選件參照上述第4圖。除了共同的可選件之外，IGBT元件1000更包括一個集電極區1002，位於半導體晶圓404的一側附近，溝槽402形成在半導體晶圓404的另一側。用導電類型與半導體晶圓404相反的摻雜物摻雜集電極區。例如，如果晶圓404的其餘部分為N-型摻雜，那麼集電極區1002可以是P-型摻雜。同樣地，如果晶圓404為P-型摻雜，那麼集電極區1002可以是N-型摻雜。例如藉由沉積合適的金屬，集電極1004可以形成在靠近集電極區1002的晶圓表面上。為了使IGBT元件1000的肖特基二極體能夠工作，必須使集電極區1002的圖案具有可以使集電極1004接觸集電極區之間的基板的區域。要注意的是，製備IGBT元件1000可以參照上 述第5A至5L圖所示的製成，再加上製備集電極區1002的步驟，例如藉由用合適的摻雜物植入到晶圓背部。這次植入可以在製備過程中任意方便的時刻進行，例如在製備溝槽之前，或者元件製成之後。集電極1004也可以在製備過程中任意方便的時刻製備，例如在植入後進行金屬沉積。
要注意的是，與第6A及6B圖所示的MOSFET元件600、601類似的元件，都可以分別配置成如第11A及11B圖所示的IGBT元件1100、1101。IGBT元件1100、1101的結構分別與MOSFET元件600、601類似，這些元件中相同的可選件都用相同的參考數位標識出來。IGBT元件1100、1101更包括集電極區1102以及(可選)集電極1104。
更要注意的是，與第7A及7B圖所示的MOSFET元件700、701類似的元件，都可以分別配置成如第12A及12B圖所示的IGBT元件1200、1201。IGBT元件1200、1201的結構分別與MOSFET元件700、701類似，這些元件中相同的可選件都用相同的參考數位標識出來。IGBT元件1200、1201更包括集電極區1202以及(可選)集電極1204。
要注意的是，製備IGBT元件可以參照上述第8A至8Z圖以及第9A至9Z圖所示的製程，再加上製備集電極區的步驟，例如藉由用合適的摻雜物植入到承載元件的晶圓背部。這次植入可以在製備過程中任意方便的時刻進行，例如在製備溝槽之前，或者元件製成之後，或在背部研磨製程之後。集電極也可以在製備過程中任意方便的時刻製備在晶圓的背部，例如在植入摻雜物後進行金屬沉積。
因此，本發明的範圍不應由上述說明決定，與之相反，本發明的範圍應參照所附的申請專利範圍及其全部等效內容。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否)組合。在以下申請專利範圍中，除非特別聲明，否則不定冠詞「一」或「一種」都指下文內容中的一或複數個專案的數量。除非用「意思是」明確指出限定功能，否則所附的申請專利範圍並不應認為是意義及功能的侷限。
400‧‧‧金氧半場效應電晶體(MOSFET)元件
401‧‧‧閘極電極
402‧‧‧溝槽
404‧‧‧晶圓
406‧‧‧本體區
407‧‧‧外延層
410‧‧‧源極區
412‧‧‧絕緣物部分
414‧‧‧擴散勢壘
416‧‧‧金屬
420‧‧‧肖特基二極體區

Claims (10)

  1. 一種具有整合二極體的之自對準溝槽之金氧半場效應電晶體元件，其包括：一摻雜的半導體基板，具有一或複數個電絕緣的閘極電極形成在該半導體基板中的一閘極溝槽中；一或複數個本體區，形成在各該閘極溝槽附近該半導體基板的頂部；一或複數個源極區，以自對準的方式，形成在各該閘極溝槽附近的該本體區頂部；一或複數個厚絕緣物部分，形成在該半導體基板頂面上的該閘極電極上方，具有相鄰的該厚絕緣物部分之間的空間；一或複數個金屬層，形成在該半導體基板上方的該厚絕緣物部分上方，其中穿過該厚絕緣物部分之間的空間，一金屬形成一到該半導體基板的自對準接頭，其中一整合二極體形成在該自對準接頭下方，其中該整合二極體是一快速回復二極體；以及其中一自對準接頭為一個溝槽接頭，形成在該厚絕緣物部分之間的半導體襯底內，其底部位於該本體區的頂面稍下，在該本體區的中間停止。
  2. 如申請專利範圍第1項所述之自對準溝槽之金氧半場效應電晶體元件，其中配置該金屬、該本體區及該半導體基板，使該整合二極體成為一肖特基二極體。
  3. 如申請專利範圍第1項所述之自對準溝槽之金氧半場效應電晶體元 件，其中配置該金屬、該本體區及該半導體基板，使該整合二極體成為一低注入效率的P-N結二極體。
  4. 如申請專利範圍第1項所述之自對準溝槽之金氧半場效應電晶體元件，其中該閘極溝槽更包括位於該閘極電極下方的一遮罩電極。
  5. 如申請專利範圍第1項所述之自對準溝槽之金氧半場效應電晶體元件，更包括一集電極區，其摻雜的導電類型與該摻雜半導體基板相反，其中該集電極區形成該半導體基板的一側，該閘極溝槽形成在該半導體基板的另一側，使該元件成為一絕緣閘雙極電晶體。
  6. 如申請專利範圍第1項所述之自對準溝槽之金氧半場效應電晶體元件，還包括一個重摻雜的本體接觸區擴散到接觸溝槽邊緣。
  7. 如申請專利範圍第1項所述之自對準溝槽之金氧半場效應電晶體元件，其中該本體區的較薄部分在柵極電極之間的金屬擴散勢壘和金屬下方，以及金屬擴散勢壘和該半導體襯底之間延伸之外，在該本體區的輕摻雜部分，形成很低注入效率的P-N結體二極體區。
  8. 如申請專利範圍第1項所述之自對準溝槽之金氧半場效應電晶體元件，截止溝槽具有不對稱的側壁，一絕緣物在截止區那側，一薄氧化物在有源區那側，該絕緣物的厚度小於截止溝槽或閘極滑道溝槽等寬溝槽的寬度的一半，並大於有源柵極溝槽寬度的一半。
  9. 如申請專利範圍第1項所述之自對準溝槽之金氧半場效應電晶體元件，更包括一個集電極區，其導電類型與半導體襯底相反，其位於半導體襯底的背部，使該器件成為一個絕緣閘雙極電晶體(IGBT)。
  10. 如申請專利範圍第1項所述之自對準溝槽之金氧半場效應電晶體元件，更包括圖案化的集電極區和一個集電極，使該器件成為一個 絕緣閘雙極電晶體(IGBT)，該集電極區的圖案具有可以使集電極接觸集電極區之間的襯底的區域。
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