CN112201694B - 一种半椭圆氧化沟槽ldmos晶体管 - Google Patents

一种半椭圆氧化沟槽ldmos晶体管 Download PDF

Info

Publication number
CN112201694B
CN112201694B CN202011123996.7A CN202011123996A CN112201694B CN 112201694 B CN112201694 B CN 112201694B CN 202011123996 A CN202011123996 A CN 202011123996A CN 112201694 B CN112201694 B CN 112201694B
Authority
CN
China
Prior art keywords
silicon
layer
region
oxide layer
silicon film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011123996.7A
Other languages
English (en)
Other versions
CN112201694A (zh
Inventor
胡月
丁怡
张惠婷
程瑜华
王高峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Dianzi University
Hangzhou Dianzi University Wenzhou Research Institute Co Ltd
Original Assignee
Hangzhou Dianzi University
Hangzhou Dianzi University Wenzhou Research Institute Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Dianzi University, Hangzhou Dianzi University Wenzhou Research Institute Co Ltd filed Critical Hangzhou Dianzi University
Priority to CN202011123996.7A priority Critical patent/CN112201694B/zh
Publication of CN112201694A publication Critical patent/CN112201694A/zh
Application granted granted Critical
Publication of CN112201694B publication Critical patent/CN112201694B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种半椭圆氧化沟槽LDMOS晶体管，埋氧层位于衬底层上方；硅膜层位于埋氧层上方；硅膜层包括硅体、源区、氧化沟槽、漂移区和漏区；硅体和漏区分设在硅膜层顶部两侧；源区处于硅体的凹槽处；氧化沟槽呈半椭圆形状，顶点位于硅膜层上表面；漂移区为硅膜层中除源区、硅体、氧化沟槽和漏区以外的所有区域；沟道由源区靠近漏区的那个侧面和漂移区之间硅体提供；源电极位于硅体和源区上方，覆盖部分硅体和源区；栅氧化层位于沟道上方，完全覆盖沟道；栅电极完全覆盖栅氧化层；扩展氧化层位于硅膜层上方，且与栅氧化层贴紧；漏电极完全覆盖漏区，且与扩展氧化层贴紧。本发明的击穿电压得到显著提升，器件性能品质因素更加优越。

Description

一种半椭圆氧化沟槽LDMOS晶体管
技术领域
本发明属于半导体高压功率器件领域，具体涉及一种具有半椭圆氧化沟槽的横向双扩散金属氧化物半导体(Lateral Double-diffused Metal Oxide Semiconductor，LDMOS)晶体管。
背景技术
随着半导体高压器件的迅速发展，市场对半导体高压器件的要求也越来越高。因此，为了提高器件的性能，衍生出了很多技术研究方向，其中处理好击穿电压和导通电阻之间的折中关系是一个非常重要的课题。一般来说，为了提升高压LDMOS晶体管的性能，需要更大的击穿电压(Breakdown Voltage，BV)和更低的导通电阻(On-resistance，Ron)。器件的击穿电压与其漂移区长度呈正比例关系，提高击穿电压则需提升漂移区的长度，而漂移区变长会增大导通电阻，导致击穿电压与导通电阻在器件性能提升上形成矛盾。于是，沟槽技术被提出来解决这个问题。在器件中引入沟槽，可以在提升击穿电压的同时降低器件原胞尺寸，于是降低导通电阻。但是，沟槽为矩形，使得电流通道从传统的直线型变成U型，从而延长导电通道增加的导通电阻。另一方面，沟槽又能调节漂移区内部电场，提高漂移区的掺杂浓度，以致降低导通电阻。因此，综合来说，沟槽结构的LDMOS晶体管可以在击穿电压和导通电阻之间得到更好的平衡折中关系，从而获得更好器件性能。
发明内容
本发明的目的是为高压功率集成电路的发展提供一种具有高击穿电压、低导通电阻的LDMOS晶体管。
本发明采用的技术方案如下：
本发明包括衬底层、埋氧层、硅膜层和器件顶层。所述的衬底层位于最底部，材料为硅，采用P型掺杂。所述的埋氧层位于衬底层上方，材料为二氧化硅。所述的硅膜层位于埋氧层上方；硅膜层包括硅体、源区、氧化沟槽、漂移区和漏区；硅体和漏区分设在硅膜层顶部两侧；所述的硅体呈凹形，材料为硅，采用P型掺杂；所述的源区处于硅体的凹槽处，材料为硅，采用N型掺杂；所述的漏区材料为硅，采用N型掺杂；所述的氧化沟槽呈半椭圆形状，顶点位于硅膜层上表面，材料为二氧化硅；漂移区为硅膜层中除源区、硅体、氧化沟槽和漏区以外的所有区域，材料为硅，采用N型掺杂；沟道由源区靠近漏区的那个侧面和漂移区之间硅体提供。所述的器件顶层在硅膜层上方，包括源电极、栅氧化层、扩展氧化层、栅电极和漏电极。所述的源电极位于硅体和源区上方，覆盖部分硅体和源区；栅氧化层位于沟道上方，完全覆盖沟道，材料为二氧化硅；栅电极位于栅氧化层上方，并完全覆盖栅氧化层；扩展氧化层位于硅膜层上方，且与栅氧化层贴紧，材料为二氧化硅；漏电极位于漏区上方，完全覆盖漏区，且与扩展氧化层贴紧。
优选地，所述的衬底层和源电极均接地。
优选地，所述衬底层的掺杂浓度为1×1014cm-3，长度为17μm；埋氧层的长度为17μm，厚度为0.5μm；硅膜层的长度为17μm，厚度为25μm；硅体的长度为3μm，厚度为2.5μm，掺杂浓度为1×1017cm-3；源区的长度为2μm，厚度为0.5μm，掺杂浓度为1×1020cm-3；漏区的长度为3μm，厚度为0.5μm，掺杂浓度为1×1020cm-3；沟道的长度为1μm；氧化沟槽的厚度为20μm(即半椭圆形的长半轴a＝20μm)，底部长度为14.8μm(即半椭圆形的短半轴b＝7.4μm)；氧化沟槽的顶点到硅体远离漏区那个侧面的距离为9μm；漂移区的掺杂浓度为3×1014cm-3；栅氧化层的长度为3.2μm，厚度为0.04μm；扩展氧化层的长度为9μm，厚度为0.04μm。
本发明具有的有益效果是：
1、本发明的半椭圆氧化沟槽在硅膜层上表面引入一个电场尖峰，降低了源、漏两端电场尖峰，改善了降低表面场(REduced SURface Field，RESURF)效应，并提高横向击穿电压；另一方面，半椭圆氧化沟槽可以更好地调节器件的体内电场分布，使得硅膜下表面积累更多空穴，从而使得埋氧层能够承担更高的电场，提高纵向击穿电压。因此，器件的击穿电压得到显著提升。
2、尽管与传统沟槽结构相比，半椭圆氧化沟槽结构的导通电阻并没有明显改善，但其击穿电压获得了大幅提升，因此半椭圆器件结构的品质因素(Figure-of-merit，FOM＝BV2/Ron)仍得到了较明显的提高。
3、本发明进一步优化了击穿电压和导通电阻的折中关系，改进了传统沟槽结构器件的性能，为高压集成电路设计提供了新的选择。
附图说明
图1为本发明的结构图；
图2为本发明优选实施例以及传统矩形氧化沟槽LDMOS晶体管的表面电场强度变化曲线对比图；
图3为本发明优选实施例以及传统矩形氧化沟槽LDMOS晶体管的漏端下方电场强度随纵向位置变化曲线对比图；
图4为本发明优选实施例以及传统矩形氧化沟槽LDMOS晶体管的埋氧层上表面空穴浓度对比图；
图5为本发明在优选实施例基础上改变氧化沟槽的厚度时击穿电压和漂移区掺杂浓度之间的关系曲线图；
图6为本发明在优选实施例基础上改变氧化沟槽的半椭圆形短半轴时击穿电压和漂移区掺杂浓度之间的关系曲线图；
图7为本发明的氧化沟槽厚度变化对击穿电压和导通电阻的影响曲线图；
图8为本发明中氧化沟槽的半椭圆形短半轴变化对击穿电压和导通电阻的影响曲线图；
图9为本发明优选实施例以及传统矩形氧化沟槽LDMOS晶体管的击穿电压和导通电阻关系曲线图。
具体实施方式
以下结合附图及实施例对本发明作进一步说明。
如图1所示，一种半椭圆氧化沟槽LDMOS晶体管，包括衬底层12、埋氧层11、硅膜层和器件顶层。衬底层12位于最底部，材料为硅，采用P型掺杂；埋氧层11位于衬底层上方，材料为二氧化硅；硅膜层位于埋氧层11上方。硅膜层位于埋氧层11上方；硅膜层包括硅体1、源区2、漏区3、氧化沟槽4和漂移区5；硅体1和漏区3分设在硅膜层顶部两侧；硅体1呈凹形，材料为硅，采用P型掺杂；源区2处于硅体1的凹槽处，材料为硅，采用N型掺杂；漏区3材料为硅，采用N型掺杂；氧化沟槽4呈半椭圆形，顶点位于硅膜层上表面，材料为二氧化硅；漂移区5为硅膜层中除硅体1、源区2、漏区3和氧化沟槽4以外的所有区域，材料为硅，采用N型掺杂；沟道由源区2靠近漏区3的那个侧面和漂移区5之间硅体1提供。器件顶层在硅膜层上方，包括源电极6、栅氧化层7、栅电极8、扩展氧化层9和漏电极10；源电极6位于硅体和源区上方，覆盖部分硅体和源区；栅氧化层7位于沟道上方，完全覆盖沟道，材料为二氧化硅；栅电极8位于栅氧化层7上方，并完全覆盖栅氧化层7；扩展氧化层9位于硅膜层上方，且与栅氧化层7贴紧，材料为二氧化硅；漏电极10位于漏区上方，完全覆盖漏区，且与扩展氧化层9贴紧。
作为优选实施例，衬底层12的掺杂浓度为1×1014cm-3，长度为17μm；埋氧层11的长度为17μm，厚度为0.5μm；硅膜层的长度为17μm，厚度为25μm；硅体1的长度为3μm，厚度为2.5μm，掺杂浓度为1×1017cm-3；源区2的长度为2μm，厚度为0.5μm，掺杂浓度为1×1020cm-3；漏区3的长度为3μm，厚度为0.5μm，掺杂浓度为1×1020cm-3；沟道的长度为1μm；氧化沟槽4的厚度(或称高度)为a(即半椭圆形的长半轴)，底部长度为2b(即半椭圆形的短轴)，其中a＝20μm且b＝7.4μm；氧化沟槽4的顶点到硅体1远离漏区3那个侧面的距离为9μm；漂移区5的掺杂浓度为3×1014cm-3；栅氧化层的长度为3.2μm，厚度为0.04μm；扩展氧化层的长度为9μm，厚度为0.04μm。
下面使用Sentaurus TCAD软件对优选实施例的半椭圆氧化沟槽LDMOS晶体管以及传统矩形氧化沟槽LDMOS晶体管的性能进行模拟和对比分析，模拟仿真中衬底12和源电极6都接地(后面的各个参数分析例也同样使用Sentaurus TCAD软件进行性能模拟)；其中，设置传统氧化沟槽LDMOS晶体管的厚度为22μm，长度为10μm，漂移区的掺杂浓度为3.1×1014cm-3，其它参数均与优选实施例的半椭圆氧化沟槽LDMOS晶体管的参数相同。
建立坐标系：以长度方向为横轴X方向，厚度方向为纵轴Y方向，硅体1远离漏区3那个侧面的最上方点为坐标原点建立坐标系；其中，横轴X正方向为源区2至漏区3的方向，纵轴Y正方向为器件顶层至衬底层12的方向。则半椭圆氧化沟槽LDMOS晶体管中，氧化沟槽4的顶点在横轴上的坐标x＝9μm。
如图2所示为两种器件结构沿着硅膜层上表面的横向电场分布图。可以看到，与传统矩形氧化沟槽LDMOS晶体管相比，半椭圆氧化沟槽LDMOS晶体管有一个特别高的电场尖峰。电场尖峰产生的原因是：氧化沟槽在椭圆顶点处分割了漂移区，从而形成了“漂移区－氧化沟槽－漂移区”区域，导致此处的材料介电常数不连续。由于新的电场尖峰的引入，不仅拉低了源、漏两端的电场尖峰，同时显著提升了横向击穿电压。
如图3所示为两种器件结构在漏区下方(含漏区)的纵向电场分布图。可以看出，与传统矩形氧化沟槽LDMOS晶体管相比，半椭圆氧化沟槽LDMOS晶体管的埋氧层电场强度更高，主要因为在硅膜层下表面积累了更多空穴(如图4所示)，大量额外的空穴可以在埋氧层中引入较大的附加电场。于是，半椭圆氧化沟槽LDMOS晶体管的埋氧层可以承担更高的纵向电压。因此，纵向击穿电压得到显著的增加。
可见，在横向和纵向方向上，半椭圆氧化沟槽LDMOS晶体管的击穿电压都得到了显著提升。
下面通过改变氧化沟槽的厚度a、半椭圆形短半轴b或漂移区的掺杂浓度，或同时改变氧化沟槽的厚度a和漂移区的掺杂浓度，或同时改变半椭圆形短半轴b和漂移区的掺杂浓度，来分析这三个参数值对器件性能的影响。
参数分析例1：改变氧化沟槽4的厚度a，并改变漂移区的掺杂浓度；
如图5所示是氧化沟槽4的厚度a对器件击穿电压与漂移区掺杂浓度之间关系的影响。可以看到，对于任意一条曲线，击穿电压随着漂移区掺杂浓度的增长先增大后减小。对于整个曲线族而言，当b固定不变时，随着a的增长，曲线的最大击穿电压先增大后减小。此外，当a在[17，19]区间时，能达到的最大击穿电压比较接近，且是整个曲线族能达到的最大击穿电压的最大值。但是考虑到导通电阻，a的最优取值取为20μm，且漂移区的掺杂浓度取3×1014cm-3，此时器件可以获得最高的品质因素参数。
参数分析例2：改变b，并改变漂移区掺杂浓度；
如图6所示是b对器件击穿电压与漂移区掺杂浓度之间关系的影响。可以看到，对于任意一条曲线，击穿电压随着漂移区掺杂浓度的增长先增大后减小。对于整个曲线族而言，当氧化沟槽4的厚度a固定不变时，随着b的增长，曲线的最大击穿电压一直增大，并且，最大击穿电压对应的漂移区浓度先增加后减小，其中b＝7.4为拐点。一方面，由于受到结构本身的限制，b必须小于8，所以最大击穿电压不会无限增加；另一方面，由于导通电阻需要越小越好，也即漂移区掺杂浓度越大越好，因此，选取b＝7.4，漂移区的掺杂浓度为3×1014cm-3，此时，器件可以获得最大的品质因素，从而达到最佳性能。
参数分析例3：只改变氧化沟槽4的厚度a；
如图7所示是氧化沟槽4的厚度a对击穿电压以及导通电阻的影响。可以看到，随着a的增大，击穿电压BV先增大后减小，而导通电阻Ron基本保持单调递减(只有a＞23μm时，导通电阻开始有略微上升，是因为太厚的沟槽对导电通道的阻碍作用增强太多)。当a在[17，19]区间时，击穿电压几乎保持不变。从图7中也可以发现，为了保证获得最优的品质因素，a＝20μm是最佳选择。
参数分析例4：只改变半椭圆形短半轴b；
如图8所示是半椭圆形短半轴b对击穿电压以及导通电阻的影响。可以看到，随着b的增大，击穿电压和导通电阻都单调递增。前者说明半椭圆形短半轴b越大，氧化沟槽4对体内电场的调节作用越强。后者则是因为半椭圆形短半轴b越大意味着氧化沟槽4开口越大，从而导致导电通道的阻碍作用也越强。其中需要特别注意的是在半椭圆形短半轴b大于7.4μm时，随着b的增加，阻碍作用的增强更快。因此，取b＝7.4μm。
参数分析例5：只改变半椭圆氧化沟槽LDMOS晶体管的漂移区浓度，其它参数值与优选实施例相同；且对传统矩形氧化沟槽LDMOS晶体管的漂移区浓度也进行改变，与半椭圆氧化沟槽LDMOS晶体管的性能进行对比；取传统矩形氧化沟槽LDMOS晶体管的漂移区浓度分别为：3.1×1014cm-3、3.4×1014cm-3、3.7×1014cm-3、4×1014cm-3和4.3×1014cm-3，半椭圆氧化沟槽LDMOS晶体管槽的漂移区浓度分别为：3×1014cm-3、3.3×1014cm-3、3.6×1014cm-3、3.9×1014cm-3和4.2×1014cm-3。
如图9所示是两种氧化沟槽结构器件击穿电压与导通电阻关系曲线图，该关系曲线图中，随击穿电压由小到大变化，两种氧化沟槽结构器件的漂移区浓度均是逐渐减小的。可以看到，由于半椭圆氧化沟槽器件的击穿电压要明显高于传统矩形氧化沟槽器件，而其导通电阻只略高于传统矩形氧化沟槽器件，所以品质因素BV2/Ron会得到较明显的提升。选取两者最优品质因素的点进行对比，可发现半椭圆氧化沟槽器件的击穿电压为526V，比传统的432V提高了近100V；导通电阻为77.5mΩ，比传统的61.1mΩ提高了约16mΩ，因此半椭圆氧化沟槽器件最优化的品质因素相比传统氧化沟槽提高16.8％。

Claims (3)

1.一种半椭圆氧化沟槽LDMOS晶体管，包括衬底层、埋氧层、硅膜层和器件顶层，其特征在于：所述的衬底层位于最底部，材料为硅，采用P型掺杂；所述的埋氧层位于衬底层上方，材料为二氧化硅；所述的硅膜层位于埋氧层上方；硅膜层包括硅体、源区、氧化沟槽、漂移区和漏区；硅体和漏区分设在硅膜层顶部两侧；所述的硅体呈凹形，材料为硅，采用P型掺杂；所述的源区处于硅体的凹槽处，材料为硅，采用N型掺杂；所述的漏区材料为硅，采用N型掺杂；所述的氧化沟槽呈半椭圆形状，其长轴顶点位于硅膜层上表面，且长轴垂直于硅膜层上表面；氧化沟槽的材料为二氧化硅；漂移区为硅膜层中除源区、硅体、氧化沟槽和漏区以外的所有区域，材料为硅，采用N型掺杂；沟道由源区靠近漏区的那个侧面和漂移区之间硅体提供；所述的器件顶层在硅膜层上方，包括源电极、栅氧化层、扩展氧化层、栅电极和漏电极；所述的源电极位于硅体和源区上方，覆盖部分硅体和源区；栅氧化层位于沟道上方，完全覆盖沟道，材料为二氧化硅；栅电极位于栅氧化层上方，并完全覆盖栅氧化层；扩展氧化层位于硅膜层上方，且与栅氧化层贴紧，材料为二氧化硅；漏电极位于漏区上方，完全覆盖漏区，且与扩展氧化层贴紧。
2.根据权利要求1所述的一种半椭圆氧化沟槽LDMOS晶体管，其特征在于：所述的衬底层和源电极均接地。
3.根据权利要求1或2所述的一种半椭圆氧化沟槽LDMOS晶体管，其特征在于：所述衬底层的掺杂浓度为1×1014cm-3，长度为17μm；埋氧层的长度为17μm，厚度为0.5μm；硅膜层的长度为17μm，厚度为25μm；硅体的长度为3μm，厚度为2.5μm，掺杂浓度为1×1017cm-3；源区的长度为2μm，厚度为0.5μm，掺杂浓度为1×1020cm-3；漏区的长度为3μm，厚度为0.5μm，掺杂浓度为1×1020cm-3；沟道的长度为1μm；氧化沟槽的厚度为20μm，底部长度为14.8μm；氧化沟槽的顶点到硅体远离漏区那个侧面的距离为9μm；漂移区的掺杂浓度为3×1014cm-3；栅氧化层的长度为3.2μm，厚度为0.04μm；扩展氧化层的长度为9μm，厚度为0.04μm。
CN202011123996.7A 2020-10-20 2020-10-20 一种半椭圆氧化沟槽ldmos晶体管 Active CN112201694B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011123996.7A CN112201694B (zh) 2020-10-20 2020-10-20 一种半椭圆氧化沟槽ldmos晶体管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011123996.7A CN112201694B (zh) 2020-10-20 2020-10-20 一种半椭圆氧化沟槽ldmos晶体管

Publications (2)

Publication Number Publication Date
CN112201694A CN112201694A (zh) 2021-01-08
CN112201694B true CN112201694B (zh) 2022-03-08

Family

ID=74010261

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011123996.7A Active CN112201694B (zh) 2020-10-20 2020-10-20 一种半椭圆氧化沟槽ldmos晶体管

Country Status (1)

Country Link
CN (1) CN112201694B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114171582B (zh) * 2021-12-07 2024-07-05 杭州电子科技大学温州研究院有限公司 一种具有三角形埋层的绝缘层上硅ldmos晶体管

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005129654A (ja) * 2003-10-22 2005-05-19 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
CN102956502A (zh) * 2011-08-18 2013-03-06 南亚科技股份有限公司 制造一种凹入式沟道存取晶体管器件的方法
CN107342325A (zh) * 2017-06-30 2017-11-10 东南大学 一种横向双扩散金属氧化物半导体器件
CN110473908A (zh) * 2019-08-29 2019-11-19 杭州电子科技大学温州研究院有限公司 一种具有梯形氧化槽的绝缘层上硅ldmos晶体管

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219144B2 (en) * 2012-08-10 2015-12-22 Infineon Technologies Austria Ag Semiconductor device including a trench in a semiconductor substrate and method of manufacturing a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005129654A (ja) * 2003-10-22 2005-05-19 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
CN102956502A (zh) * 2011-08-18 2013-03-06 南亚科技股份有限公司 制造一种凹入式沟道存取晶体管器件的方法
CN107342325A (zh) * 2017-06-30 2017-11-10 东南大学 一种横向双扩散金属氧化物半导体器件
CN110473908A (zh) * 2019-08-29 2019-11-19 杭州电子科技大学温州研究院有限公司 一种具有梯形氧化槽的绝缘层上硅ldmos晶体管

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A High-Voltage (>600 V) N-Island LDMOS;Yue Hu;《IEEE TRANSACTIONS ON ELECTRON DEVICES》;20160531;全文 *

Also Published As

Publication number Publication date
CN112201694A (zh) 2021-01-08

Similar Documents

Publication Publication Date Title
US5688725A (en) Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance
US6569738B2 (en) Process for manufacturing trench gated MOSFET having drain/drift region
US7605423B2 (en) Semiconductor device
US8659076B2 (en) Semiconductor device structures and related processes
US8304329B2 (en) Power device structures and methods
US6008520A (en) Trench MOSFET with heavily doped delta layer to provide low on- resistance
US20150380545A1 (en) Power semiconductor device
US20070126055A1 (en) Trench insulated gate field effect transistor
EP1014450A2 (en) Trench MOSFET having improved breakdown and on-resistance characteristics and process for manufacturing the same
CN102184944B (zh) 一种横向功率器件的结终端结构
US20150076593A1 (en) Power devices, structures, components, and methods using lateral drift, fixed net charge, and shield
TW201310550A (zh) 集成晶胞的掩埋場環場效應電晶體植入空穴供應通路
US20090096019A1 (en) Mosgated power semiconductor device with source field electrode
CN112864246B (zh) 超结器件及其制造方法
CN115763565A (zh) 一种具有高k介质的屏蔽栅沟槽型MOSFET结构
CN112201694B (zh) 一种半椭圆氧化沟槽ldmos晶体管
CN107546274B (zh) 一种具有阶梯型沟槽的ldmos器件
US7936010B2 (en) Power semiconductor having a lightly doped drift and buffer layer
CN112993021B (zh) 横向双扩散金属氧化物半导体场效应管
CN107134492B (zh) 超级结功率器件及其制造方法
JP2006120894A (ja) 半導体装置
CN115332338A (zh) 一种调节动态特性的超结vdmos器件及制备方法
USRE47710E1 (en) Power semiconductor having a lightly doped drift and buffer layer
CN208240687U (zh) 横向扩散金属氧化物半导体器件
CN112713193B (zh) 一种具有凸型扩展埋氧区的沟槽ldmos晶体管

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant