CN110473908A - 一种具有梯形氧化槽的绝缘层上硅ldmos晶体管 - Google Patents

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Abstract

本发明公开了一种具有梯形氧化槽的绝缘层上硅LDMOS晶体管。器件的击穿电压和导通电阻等性能有待提升。本发明中梯形氧化槽靠近硅体的侧面与漂移区靠近硅体的内侧面对齐；梯形氧化槽远离硅体的侧面与漂移区远离硅体的内侧面以及漏区朝内的侧面均对齐，且梯形氧化槽远离硅体的侧面最高点与漏区的最高点等高；梯形氧化槽的顶面为斜面，且斜面靠近硅体的一端较低；源区顶面与硅体顶面、梯形氧化槽靠近硅体的侧面最高点以及漂移区靠近硅体一端的顶面对齐设置。本发明梯形沟槽的引入，使得器件硅膜层容纳载流子的能力更强，导通电阻降低，电场分布更加均匀，有效避免器件的过早击穿，并且提高器件的击穿电压。

Description

一种具有梯形氧化槽的绝缘层上硅LDMOS晶体管
技术领域
本发明属于半导体高压功率集成电路用器件领域，具体涉及一种具有梯形氧化槽的绝缘层上硅(Silicon-On-Insulator,SOI)横向双扩散金属氧化物半导体(LateralDouble-diffused Metal-Oxide-Semiconductor,LDMOS)晶体管。
背景技术
随着半导体工艺技术和功率集成电路的发展，对于高压大功率半导体器件的要求也越来越严苛，所以高压器件性能的提升变得尤为重要。这就意味着需要提高器件功率控制容量，如击穿电压和工作电流；并改善器件性能指标参数，如导通电阻、工作频率以及开关速度等。而LDMOS与传统MOS器件相比具有很多的优点，比如：增益大、工作效率高、线性度好、开关转换特性好以及导热性能良好。此外，沟槽技术已经被广泛研究。它巧妙地利用一个充满介质的沟槽，取代传统的硅材料，来维持大部分的表面电压。由于介质的临界电场通常比硅的临界电场大得多，器件的尺寸会大大减小。因此，如果能在现有的沟槽技术基础之上，对沟槽进行进一步的改良，使得器件的击穿电压和导通电阻等性能得到进一步提升，对扩展高压大功率器件的应用范围和促进半导体功率集成电路的发展具有积极作用。
发明内容
本发明的目的是为功率集成电路的发展提供一种具有高击穿电压、低导通电阻、高驱动能力的SOI-LDMOS晶体管。
本发明采用的技术方案如下：
本发明包括衬底层、全埋氧层、硅膜层和器件顶层。衬底层设置在最底部，掺杂类型为P型，掺杂材料为硅材料；衬底层上面为全埋氧层，全埋氧层采用二氧化硅，全埋氧层上面为硅膜层；所述的硅膜层包括源区、硅体、漂移区、梯形氧化槽和漏区；所述的漂移区设置在全埋氧层上方；硅体和漏区分设在漂移区两侧，硅体呈凹形，所述的源区设置在硅体的凹形区域内；硅体的底面以及朝内的那个外侧面均与漂移区外侧贴合设置；漏区的底面与漂移区顶面重合；所述的梯形氧化槽设置在漂移区的凹槽内；梯形氧化槽靠近硅体的侧面与漂移区靠近硅体的内侧面对齐；梯形氧化槽远离硅体的侧面与漂移区远离硅体的内侧面对齐以及漏区朝内的侧面均对齐，且梯形氧化槽远离硅体的侧面最高点与漏区的最高点等高；梯形氧化槽的底面与漂移区的凹槽底面重合；梯形氧化槽的顶面为斜面，且斜面靠近硅体的一侧较低；源区顶面与硅体顶面、梯形氧化槽靠近硅体的侧面最高点以及漂移区靠近硅体一侧的顶面对齐设置；梯形氧化槽采用二氧化硅材料，源区、硅体、漂移区和漏区均为硅材料；源区和漂移区之间的硅体形成器件沟道；硅体掺杂类型为P型；源区、漂移区和漏区的掺杂类型均为N型；所述的器件顶层包括栅氧化层、源电极、栅电极和漏电极；所述的栅氧化层位于器件沟道上方，并延伸到与梯形氧化槽上表面贴合；栅氧化层采用二氧化硅材料；所述的栅电极完全覆盖栅氧化层，并且栅电极延伸到与梯形氧化槽上表面贴合；所述的源电极位于源区上方，且与栅氧化层之间设有间距；所述的漏电极位于漏区上方。
所述的衬底层和源电极都接地。
所述硅体的长度为3μm，厚度为2.5μm，掺杂浓度为1×1017cm-3；衬底层的长度为17μm，掺杂浓度为1×1014cm-3；全埋氧层厚度为0.5μm，全埋氧层不掺杂；硅膜层厚度为25μm；源区的长度为1μm，漏区的长度为3μm，源区和漏区掺杂浓度均为1×1020cm-3；器件沟道长度为1μm；漂移区两个外侧面的间距为17μm；漂移区靠近硅体的上表面与全埋氧层的间距为12μm；漂移区靠近漏区的上表面与全埋氧层的间距为24.5μm；漂移区的掺杂浓度为1.3×1015cm-3；梯形氧化槽的长度为10μm；梯形氧化槽最薄处的厚度为9μm；梯形氧化槽最厚处的厚度为22μm；梯形氧化槽与全埋氧层的间距为3μm；梯形氧化槽靠近硅体的侧面到漂移区靠近硅体的外侧面的距离为4μm，梯形氧化槽远离硅体的侧面到漂移区远离硅体的外侧面的距离为3μm，梯形氧化槽不掺杂；源区和漏区的厚度均为0.5μm。
所述栅氧化层的厚度为0.04μm，栅氧化层的长度为2.2μm；栅氧化层、源电极、栅电极和漏电极均不掺杂。
本发明具有的有益效果是：
1、本发明梯形氧化槽的引入使得漂移区的有效面积变小，从而提高漂移区的浓度，使得高压LDMOS器件硅膜层容纳载流子的能力更强，电流增大，导致器件的导通电阻(On-resistance，Ron)明显降低；并且梯形氧化槽的引入使得梯形氧化槽左侧漂移区厚度变小，这样可以缩短电流导通路径，从而降低导通电阻(On-resistance，Ron)，并且引入梯形氧化槽可以缩短器件的尺寸。
2、本发明梯形氧化槽的引入，使得电场分布更加均匀，从而能够有效地避免器件的过早击穿，并且提高器件的击穿电压。
3、本发明为高压集成电路设计提供了一个新的选择。
附图说明
图1为本发明的结构图；
图2为本发明实施例1及矩形氧化槽结构的LDMOS晶体管的电场强度由矩形氧化槽左侧面最高点开始沿着左侧变化到底面再变化到右侧面变化的曲线图；
图3为本发明实施例1及矩形氧化槽结构的LDMOS晶体管的漏区下方的电场强度随纵向位置变化的曲线图；
图4为本发明实施例1及矩形氧化槽结构的LDMOS晶体管的漏区下方的电势随纵向位置变化的曲线图；
图5为本发明实施例2中改变梯形氧化槽左侧厚度或漂移区掺杂浓度对器件击穿电压的影响示意图；
图6为本发明实施例3中改变梯形氧化槽的右侧厚度或梯形氧化槽左侧厚度对器件击穿电压的影响示意图；
图7为本发明实施例3中改变梯形氧化槽的右侧厚度或梯形氧化槽左侧厚度对器件导通电阻的影响示意图；
图8为本发明实施例4中比较两种器件结构的击穿电压和导通电阻的关系的示意图。
具体实施方式
以下结合附图对本发明作进一步说明。
如图1所示，一种具有梯形氧化槽的绝缘层上硅LDMOS晶体管，包括衬底层7、全埋氧层6、硅膜层和器件顶层。衬底层7设置在最底部，掺杂类型为P型，掺杂材料为硅材料；衬底层7上面为全埋氧层6，全埋氧层6采用二氧化硅，全埋氧层6上面为硅膜层；硅膜层包括源区1、硅体2、漂移区3、梯形氧化槽4和漏区5；漂移区3设置在全埋氧层6上方；硅体2和漏区5分设在漂移区3两侧，硅体2呈凹形，源区1设置在硅体2的凹形区域内；硅体的底面以及朝内的那个外侧面均与漂移区外侧贴合设置；漏区5的底面与漂移区顶面重合；梯形氧化槽4设置在漂移区3的凹槽内；梯形氧化槽4靠近硅体2的侧面与漂移区3靠近硅体2的内侧面对齐；梯形氧化槽4远离硅体2的侧面与漂移区3远离硅体2的内侧面对齐以及漏区5朝内的侧面均对齐，且梯形氧化槽4远离硅体2的侧面最高点与漏区5的最高点等高；梯形氧化槽4的底面与漂移区3的凹槽底面重合；梯形氧化槽4的顶面为斜面，且斜面靠近硅体2的一侧较低；源区1顶面与硅体2顶面、梯形氧化槽4靠近硅体2的侧面最高点以及漂移区3靠近硅体2一侧的顶面对齐设置；梯形氧化槽4采用二氧化硅材料，源区1、硅体2、漂移区3和漏区5均为硅材料；器件沟道由源区1和漂移区3之间的硅体2提供；硅体2掺杂类型为P型；源区1、漂移区3和漏区5的掺杂类型均为N型；器件顶层包括栅氧化层8、源电极9、栅电极10和漏电极11；栅氧化层8位于器件沟道上方，并延伸到与梯形氧化槽4上表面贴合；栅氧化层8采用二氧化硅材料；栅电极10完全覆盖栅氧化层8，并且栅电极10延伸到与梯形氧化槽4上表面贴合；源电极9位于源区1上方，且与栅氧化层8之间设有间距；漏电极11位于漏区5上方。本发明具有梯形氧化槽的绝缘层上硅LDMOS晶体管性能可通过Sentaurus TCAD软件模拟仿真获得，并且模拟仿真中衬底层7和源电极9都接地。
设长度方向为横向，厚度方向为纵向，硅体2的外侧面最顶部点为原点O，下面对各个实施例进行具体阐述。
实施例1：如图1所示，本实施例具有梯形氧化槽的绝缘层上硅LDMOS的硅体2的长度为3μm，厚度为2.5μm，掺杂浓度为1×1017cm-3；衬底层的长度为17μm，掺杂浓度为1×1014cm-3；全埋氧层厚度为0.5μm，全埋氧层不掺杂；硅膜层厚度为25μm；源区的长度为1μm，漏区的长度为3μm，源区和漏区掺杂浓度均为1×1020cm-3；沟道长度为1μm；漂移区两个外侧面的间距为17μm；漂移区靠近硅体2的上表面与全埋氧层的间距为12μm；漂移区靠近漏区5的上表面与全埋氧层的间距为24.5μm；漂移区的掺杂浓度为1.3×1015cm-3；栅氧化层厚度为0.04μm；梯形氧化槽的长度为10μm；梯形氧化槽4的最左侧厚度为9μm；梯形氧化槽4的最右侧厚度为22μm；梯形氧化槽4靠近衬底层的边界与全埋氧层6靠近梯形氧化槽4的边界之间的距离为3μm；梯形氧化槽靠近硅体的边界与漂移区最左侧的边界在长度方向上的距离为4μm；梯形氧化槽靠近漏侧的边界与漂移区最右侧的边界在长度方向上的距离为3μm，梯形氧化槽不掺杂；源区和漏区的厚度均为0.5μm，栅氧化层的长度为2.2μm。
如图2所示，本实施例具有梯形氧化槽的绝缘层上硅LDMOS晶体管和具有矩形氧化槽的绝缘层上硅LDMOS晶体管的电场强度由矩形氧化槽左侧面最高点开始沿着左侧变化到底面再变化到右侧面变化的曲线图，图2中的0刻度位置为矩形氧化槽与左侧漂移区接触面的最高点位置；由图2可以看出，梯形氧化槽的引入降低了器件在漏端的电场强度，防止器件在漏端过早击穿；并且提高了氧化槽周围位置的电场强度，使氧化槽周围的电场分布的更加均匀，从而提高了器件横向击穿电压。
如图3所示为器件电场强度(由漏区右上角起)随纵向位置变化的曲线图，可以明显看出本实施例具有梯形氧化槽的绝缘层上硅LDMOS晶体管曲线的峰值明显低于具有矩形氧化槽的绝缘层上硅LDMOS晶体管曲线的峰值，这说明梯形氧化槽的引入有效防止了器件过早击穿；而在漏极下方纵向位置从5μm到25μm处，具有梯形氧化槽的绝缘层上硅LDMOS晶体管的电场强度要高于具有矩形氧化槽的绝缘层上硅LDMOS晶体管的电场强度，这说明梯形氧化槽的引入提高了器件的纵向击穿电压。
如图4所示，具有梯形氧化槽的绝缘层上硅LDMOS晶体管和具有矩形氧化槽的绝缘层上硅LDMOS晶体管在漏区下方的电势随纵向位置变化的曲线图，可看出具有梯形氧化槽的绝缘层上硅LDMOS晶体管在漏区下方的电势分布具有更好的线性度，也即意味着在纵向方向上，器件能够更均匀的承担电压，使得器件的某一个局部区域不会因为承担过高的电压而导致击穿。图4中可见具有梯形氧化槽的绝缘层上硅LDMOS晶体管和具有矩形氧化槽的绝缘层上硅LDMOS晶体管的最优化击穿电压分别为576.0V和450.8V。
实施例2：只改变梯形氧化槽左侧厚度h，即：梯形氧化槽左侧界面最高点与梯形氧化槽底面的距离，或漂移区掺杂浓度，其余参数与实施例1的参数相同；
如图5所示，当梯形氧化槽左侧厚度h不变时，随着漂移区掺杂浓度的增加，击穿电压先增加后减小；随着h的增加，各h对应的击穿电压随着漂移区掺杂浓度变化曲线的峰值先增大后减小。最佳的梯形氧化槽左侧厚度是9μm，即h＝9μm。
实施例3：只改变梯形氧化槽的右侧厚度T，即：梯形氧化槽右侧界面和漏区交界面的顶点与梯形氧化槽靠近衬底层的边界之间的距离，或梯形氧化槽左侧厚度h，其余参数与实施例1的参数相同；
如图6所示，当梯形氧化槽左侧厚度h不变时，随着梯形氧化槽右侧厚度的增加，击穿电压都是先增加后减小；随着h的增加，各h对应的击穿电压随着梯形氧化槽右侧厚度变化曲线的峰值先增大后减小。最佳的梯形氧化槽左侧厚度是9μm，即h＝9μm；对应最佳的梯形氧化槽右侧厚度是22μm，即T＝22um。
如图7所示，当梯形氧化槽左侧厚度h不变时，导通电阻随着梯形氧化槽右侧厚度T的增加而增加。图7中绘出了梯形氧化槽左侧厚度h为7、9和11时，导通电阻随着梯形氧化槽右侧厚度T的增加而增加的曲线图。
实施例4：所有参数与实施例1的参数相同，比较两种结构的击穿电压和导通电阻的关系。
如图8所示，本实施例具有梯形氧化槽的绝缘层上硅LDMOS晶体管的性能是明显优于具有矩形氧化槽的绝缘层上硅LDMOS晶体管的，并且具有梯形氧化槽的绝缘层上硅LDMOS晶体管突破了硅极限。与具有矩形氧化槽的绝缘层上硅LDMOS晶体管相比，具有梯形氧化槽的绝缘层上硅LDMOS晶体管不仅击穿电压从450.8V提高到了576.0V，并且其导通电阻降低了80％，所以最终具有梯形氧化槽的绝缘层上硅LDMOS晶体管能得到更好的器件品质因数(Figure-of-merit，＝BV2/Ron,sp)。

Claims (4)

1.一种具有梯形氧化槽的绝缘层上硅LDMOS晶体管，包括衬底层、全埋氧层、硅膜层和器件顶层；衬底层设置在最底部，掺杂类型为P型，掺杂材料为硅材料；衬底层上面为全埋氧层，全埋氧层采用二氧化硅，全埋氧层上面为硅膜层；其特征在于：所述的硅膜层包括源区、硅体、漂移区、梯形氧化槽和漏区；所述的漂移区设置在全埋氧层上方；硅体和漏区分设在漂移区两侧，硅体呈凹形，所述的源区设置在硅体的凹形区域内；硅体的底面以及朝内的那个外侧面均与漂移区外侧贴合设置；漏区的底面与漂移区顶面重合；所述的梯形氧化槽设置在漂移区的凹槽内；梯形氧化槽靠近硅体的侧面与漂移区靠近硅体的内侧面对齐；梯形氧化槽远离硅体的侧面与漂移区远离硅体的内侧面以及漏区朝内的侧面均对齐，且梯形氧化槽远离硅体的侧面最高点与漏区的最高点等高；梯形氧化槽的底面与漂移区的凹槽底面重合；梯形氧化槽的顶面为斜面，且斜面靠近硅体的一侧较低；源区顶面与硅体顶面、梯形氧化槽靠近硅体的侧面最高点以及漂移区靠近硅体一侧的顶面对齐设置；梯形氧化槽采用二氧化硅材料，源区、硅体、漂移区和漏区均为硅材料；源区和漂移区之间的硅体形成器件沟道；硅体掺杂类型为P型；源区、漂移区和漏区的掺杂类型均为N型；所述的器件顶层包括栅氧化层、源电极、栅电极和漏电极；所述的栅氧化层位于器件沟道上方，并延伸到与梯形氧化槽上表面贴合；栅氧化层采用二氧化硅材料；所述的栅电极完全覆盖栅氧化层，并且栅电极延伸到与梯形氧化槽上表面贴合；所述的源电极位于源区上方，且与栅氧化层之间设有间距；所述的漏电极位于漏区上方。
2.根据权利要求1所述的一种具有梯形氧化槽的绝缘层上硅LDMOS晶体管，其特征在于：所述的衬底层和源电极都接地。
3.根据权利要求1或2所述的一种具有梯形氧化槽的绝缘层上硅LDMOS晶体管，其特征在于：所述硅体的长度为3μm，厚度为2.5μm，掺杂浓度为1×1017cm-3；衬底层的长度为17μm，掺杂浓度为1×1014cm-3；全埋氧层厚度为0.5μm，全埋氧层不掺杂；硅膜层厚度为25μm；源区的长度为1μm，漏区的长度为3μm，源区和漏区掺杂浓度均为1×1020cm-3；器件沟道长度为1μm；漂移区两个外侧面的间距为17μm；漂移区靠近硅体的上表面与全埋氧层的间距为12μm；漂移区靠近漏区的上表面与全埋氧层的间距为24.5μm；漂移区的掺杂浓度为1.3×1015cm-3；梯形氧化槽的长度为10μm；梯形氧化槽最薄处的厚度为9μm；梯形氧化槽最厚处的厚度为22μm；梯形氧化槽与全埋氧层的间距为3μm；梯形氧化槽靠近硅体的侧面到漂移区靠近硅体的外侧面的距离为4μm，梯形氧化槽远离硅体的侧面到漂移区远离硅体的外侧面的距离为3μm，梯形氧化槽不掺杂；源区和漏区的厚度均为0.5μm。
4.根据权利要求1所述的一种具有梯形氧化槽的绝缘层上硅LDMOS晶体管，其特征在于：所述栅氧化层的厚度为0.04μm，栅氧化层的长度为2.2μm；栅氧化层、源电极、栅电极和漏电极均不掺杂。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112201694A (zh) * 2020-10-20 2021-01-08 杭州电子科技大学温州研究院有限公司 一种半椭圆氧化沟槽ldmos晶体管
CN112713193A (zh) * 2020-12-30 2021-04-27 杭州电子科技大学温州研究院有限公司 一种具有凸型扩展埋氧区的沟槽ldmos晶体管
CN114171582A (zh) * 2021-12-07 2022-03-11 杭州电子科技大学温州研究院有限公司 一种具有三角形埋层的绝缘层上硅ldmos晶体管

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0020164A1 (en) * 1979-05-30 1980-12-10 Xerox Corporation Monolithic HVMOSFET array
US20060138549A1 (en) * 2004-12-29 2006-06-29 Ko Kwang Y High-voltage transistor and fabricating method thereof
CN101707205A (zh) * 2009-11-27 2010-05-12 南京邮电大学 一种具有倾斜表面漂移区的横向功率晶体管
US20110018068A1 (en) * 2009-07-21 2011-01-27 Stmicroelectronics S.R.L Integrated device incorporating low-voltage components and power components, and process for manufacturing such device
US20120009740A1 (en) * 2010-07-06 2012-01-12 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Method for fabricating soi high voltage power chip with trenches
CN104377242A (zh) * 2013-08-12 2015-02-25 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0020164A1 (en) * 1979-05-30 1980-12-10 Xerox Corporation Monolithic HVMOSFET array
US20060138549A1 (en) * 2004-12-29 2006-06-29 Ko Kwang Y High-voltage transistor and fabricating method thereof
US20110018068A1 (en) * 2009-07-21 2011-01-27 Stmicroelectronics S.R.L Integrated device incorporating low-voltage components and power components, and process for manufacturing such device
CN101707205A (zh) * 2009-11-27 2010-05-12 南京邮电大学 一种具有倾斜表面漂移区的横向功率晶体管
US20120009740A1 (en) * 2010-07-06 2012-01-12 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Method for fabricating soi high voltage power chip with trenches
CN104377242A (zh) * 2013-08-12 2015-02-25 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112201694A (zh) * 2020-10-20 2021-01-08 杭州电子科技大学温州研究院有限公司 一种半椭圆氧化沟槽ldmos晶体管
CN112201694B (zh) * 2020-10-20 2022-03-08 杭州电子科技大学温州研究院有限公司 一种半椭圆氧化沟槽ldmos晶体管
CN112713193A (zh) * 2020-12-30 2021-04-27 杭州电子科技大学温州研究院有限公司 一种具有凸型扩展埋氧区的沟槽ldmos晶体管
CN112713193B (zh) * 2020-12-30 2023-05-02 杭州电子科技大学温州研究院有限公司 一种具有凸型扩展埋氧区的沟槽ldmos晶体管
CN114171582A (zh) * 2021-12-07 2022-03-11 杭州电子科技大学温州研究院有限公司 一种具有三角形埋层的绝缘层上硅ldmos晶体管

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