TW201914027A - 高介電常數金屬閘極整合技術的邊界區域 - Google Patents

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周建志
鄭光茗
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Abstract

在此揭露一種積體電路。此積體電路包括一低電壓區域、一高電壓區域以及一定義為介於此低電壓區域與此高電壓區域之間的邊界區域。一第一邊界閘介電層放置於此低電壓區域中的一基板之上，一第二邊界閘介電層放置於此高電壓區域中的此基板之上，此第二邊界閘介電層具有較此第一邊界閘介電層更厚的一厚度，其中此第一邊界閘介電層和此第二邊界閘介電層在此邊界區域接觸，一第一多晶矽成分放置於此邊界區域中的此第一邊界閘介電層和此第二邊界閘介電層之上，一第二多晶矽成分放置於此邊界區域中的此第一多晶矽成分之上，及一硬式罩幕成分放置於此邊界區域中的此第一多晶矽成分之上且與此第二多晶矽成分水平鄰接。

Description

高介電常數金屬閘極整合技術的邊界區域
本發明實施例係有關於半導體製程，尤其是與高介電常數金屬閘極整合技術相關。
半導體積體電路工業在最近的二三十年間係以指數的速度成長。在積體電路進化的過程中，高電壓製程技術係廣泛地用於電源管理、調節器、電池保護器、直流馬達、車用相關、平面顯示驅動器(如超扭轉向列STN、薄膜電晶體TFT、有機發光二極體OLED等等)、彩色顯示驅動器、電源供應相關、及通訊等各方面。另一方面，在功能密度(即每一晶粒面積上的互聯元件數目)增加的同時，其幾何(在一製程中可以創造出的最小元件(或線))尺寸卻是縮小的。當製程節點不斷微縮的一個重要進展是在某些積體電路的設計中，將傳統的多晶矽閘極使用金屬閘極來取代以改善縮減特徵尺寸時的元件特性。使用取代閘極技術的半導體元件會與一邏輯核心整合在相同的晶粒中，並且會在有限或避免晶片間溝通的情況下支援此邏輯核心以達成所需的功能。然而，特別是在28奈米及更小的技術節點製程中，將低電壓元件與高電壓元件整合在一起仍面臨了許多挑戰。
依據本發明實施例內容，提供一種積體電路。此積體電路包括一低電壓區域、一高電壓區域以及一定義為介於此低電壓區域與此高電壓區域之間的邊界區域。一第一邊界閘介電層放置於此低電壓區域中的一基板之上，一第二邊界閘介電層放置於此高電壓區域中的此基板之上，此第二邊界閘介電層具有較此第一邊界閘介電層更厚的一厚度，其中此第一邊界閘介電層和此第二邊界閘介電層在此邊界區域接觸，一第一多晶矽成分放置於此邊界區域中的此第一邊界閘介電層和此第二邊界閘介電層之上，一第二多晶矽成分放置於此邊界區域中的此第一多晶矽成分之上，及一硬式罩幕成分放置於此邊界區域中的此第一多晶矽成分之上且與此第二多晶矽成分水平鄰接。
以下揭露依據本發明之各種實施例或範例，俾供實施本發明各標的之各技術特徵。為簡明扼要闡述本發明實施例，以下將以明確特定範例描述各元件及其配置。惟，此些說明理應為單純示範，並非用以限制本發明。舉例來說，以下描述在一第二技術特徵上形成一第一技術特徵，可理解其包括此等第一、第二技術特徵為直接接觸的實施例及此等第一、第二技術特徵之間尚有其他技術特徵形成，以致第一、第二技術特徵並非直接接觸的實施例。除此之外，為使本說明書內容簡單明瞭，在此亦可於不同範例中重複使用圖示元件符號及／或字元，然並非用以限定此些實施例及／或配置。
其次，空間對應關係的詞語，諸如「向其之下」、「在下方」、「較低」、「以上」、「較高」及其類，可隨意用於此以描述圖示中一元件或技術特徵之於其他元件或技術特徵之空間關係。空間對應關係的詞語包括元件在使用或操作中的各種方向及圖示中描述的方向，除此之外，與其相關的裝置可旋轉，如旋轉90度或轉向其他方向，而可對應地解釋此些空間對應關係的詞語。
高介電常數金屬閘極(HKMG)技術已經成為下一世代金氧半場效電晶體元件的領導方案之一。高介電常數金屬閘極技術係搭配一高介電常數介電層以增加電晶體的電容及減少閘極漏電流。一金屬閘極電極是用來幫助費米階級釘扎及允許此閘極被調整至較低的臨界電壓。藉由結合金屬閘極與高介電常數介電層，高介電常數金屬閘極(HKMG)技術可以用於記憶元件、顯示元件、感測元件及其他積體電路中需要搭配高電壓區域的應用之中以提供較傳統金氧半場效電晶體元件更高的功率以及具有更高的崩潰電壓。但是如此的積體電路會發生一個問題就是介於高電壓區域與操作於一般正常電壓的元件區域(在此稱為低電壓區域)之間的邊界缺陷。舉例而言，在高電壓區域和低電壓區域的閘極介電層通常是需要不同厚度的介電層，因此需要不同的製程。會因為閘極介電層的圖案化及移除而導致相對較高的隔離傷害。此外，介於高電壓區域與低電壓區域之間的邊界區域也會因為缺乏結構支撐而在平坦化製程中產生碟化現象而導致不均勻的表面而因此在低電壓區域及/或高電壓區域影響了元件表現。
本發明示例性揭露之實施例係與包括介於一低電壓區域與一高電壓區域的一邊界區域之一邊界結構的一積體電路相關。在某些實施例中，請參閱圖1，舉例而言，一積體電路100包括介於一低電壓區域102、一高電壓區域104以及一定義為介於此低電壓區域102與高電壓區域104之間的邊界區域130。此邊界區域130包括一邊界結構，其包含一第一多晶矽成分112放置於此低電壓區域102的一第一邊界介電層108b之上，及一第二邊界介電層110b於高電壓區域104之中，一第二多晶矽成分114於此第一多晶矽成分112的一部分之上，及一硬式罩幕成分116於此第一多晶矽成分112的相鄰部分之上且和第二多晶矽成分114水平鄰接。藉由形成此邊界結構於上述介紹的邊界區域之中，由於閘極介電層的圖案化及移除而造成的隔離層傷害可以被減少或甚至消除，因為此邊界區域內的一部分的前置層在此圖案化過程中受到保護而不會被移除。舉例而言，當圖案化前置介電層以在此低電壓區域102與高電壓區域104之中形成閘極介電層的同時也形成第一邊界介電層108b和第二邊界介電層110b。此外，此處所揭露的邊界結構於製程中提供支撐，而可以減少或消除碟化現象。因此，可以改善元件表現且簡化製程，使得在節點技術逐漸演化時進一步的微縮變得可能。
圖1示例性描述依據某些實施例之一包括定義介於一低電壓區域與一高電壓區域的一邊界區域元件之一積體電路的剖面圖。如圖1中所示，一積體電路100安置於一基板106之上，且包括一低電壓區域102、一高電壓區域104以及一定義介於此低電壓區域102與高電壓區域104之間的邊界區域130。在某些實施例中，一第一電晶體元件140被安置於此低電壓區域102中。此第一電晶體元件140具有第一閘電極118安置於介於一組源/汲極區域間的第一閘介電層108a之上。在某些實施例中，此第一閘電極118包括多晶矽。在某些其他的實施例中，此第一閘電極118可以由金屬或是金屬合金材料構成。一第二電晶體元件142被安置於此高電壓區域104中。此第二電晶體元件142具有第二閘電極122安置於介於一組源/汲極區域間的第二閘介電層110a之上。此第二電晶體元件142組態為操作於較此第一電晶體元件140更高的工作電壓。在某些實施例中，此第二閘電極122包括多晶矽。在某些其他的實施例中，此第二閘電極122可以由金屬或是金屬合金材料構成。
於邊界區域130之內，一第一邊界閘介電層108b安置於低電壓區域102中的基板106之上，及一第二邊界閘介電層110b安置於高電壓區域104中的基板106之上。此第一邊界閘介電層108b和第二邊界閘介電層110b可以在此邊界域130之中的一接面處128接觸。第一閘介電層108a和第一邊界閘介電層108b可以具有相同的成分和厚度。第二閘介電層110a和第二邊界閘介電層110b可以具有相同的成分和厚度。此第一邊界閘介電層108b和第二邊界閘介電層110b可以直接安置於基板106之上。此第一邊界閘介電層108b和第二邊界閘介電層110b可以相同或不同的成分。在某些實施例中，此第一邊界閘介電層108b和第二邊界閘介電層110b可以包含氧化物材料，例如是二氧化矽。此第二邊界閘介電層110b的厚度係大於第一邊界閘介電層108b的厚度。在某些實施例中，第二邊界閘介電層110b的厚度係為第一邊界閘介電層108b厚度的二到五倍，如此第二邊界閘介電層110b可以支持較大的崩潰電壓。舉例而言，第一邊界閘介電層108b的厚度是在約30埃到約100埃的範圍之間，而第二邊界閘介電層110b的厚度是在約150埃到約400埃的範圍之間。必須理解的是，此處所討論的這些尺寸及其他尺寸可以視不同製程節點而做調整。
仍是於邊界區域130之內，一第一多晶矽成分112放置於此第一邊界閘介電層108b及第二邊界閘介電層110b之上。此第一多晶矽成分112可以具有一連續的上表面通過此接面處128的一延伸線。在某些實施例中，此第一多晶矽成分112的上表面可以包括一第一平坦部分132與一第二平坦部分136，兩者由一凸面部分134連接。此第一平坦部分132是在低電壓區域102中，而此第二平坦部分136是在高電壓區域104中。在此例示實施例中，此第一平坦部分132的位置相對於基板106而言是低於此第二平坦部分136。在某些實施例中，此第一平坦部分132的水平寬度可以是與此第二平坦部分136的水平寬度大致相同。在其他的替代實施例中，此第一平坦部分132的水平寬度是小於此第二平坦部分136。在其他進一步的替代實施例中，此第一平坦部分132的水平寬度可以是大於此第二平坦部分136。一第二多晶矽成分114放置於此第一多晶矽成分112之上。一硬式罩幕成分116放置於此第一多晶矽成分112之上且與此第二多晶矽成分114水平鄰接。此第二多晶矽成分114可以安置於低電壓區域102的一側而硬式罩幕成分116可以安置於高電壓區域104的相對一側。第一多晶矽成分112和第二多晶矽成分114可以具有相同的厚度。第二多晶矽成分114的厚度也可以是大於或小於此第一多晶矽成分112的厚度。
此第二多晶矽成分114和硬式罩幕成分116可以在一接面處152接觸。在某些實施例中，此接面處152是在接面處128的一延伸線上，而在其他的實施例中，此接面處152可以是在接面處128延伸線上的水平方向移動。此接面處152可以是與此基板106的一上表面大致垂直的。此第一多晶矽成分112和第二多晶矽成分114的外側壁可以是對齊的。此第一多晶矽成分112和硬式罩幕成分116的外側壁可以是對齊的。此第二多晶矽成分114和硬式罩幕成分116的上表面也可以是對齊的。
在某些實施例中，第一閘電極118的厚度大致為此第一多晶矽成分112和第二多晶矽成分114厚度的總和。此第一閘電極118和第二多晶矽成分114的上表面可以是對齊的。第二閘電極122的厚度大致與此第一多晶矽成分112的厚度相等。第二閘電極122的上表面可以是和第一多晶矽成分112上表面的第二平坦部分136對齊。在某些實施例中，一硬式罩幕124放置於高電壓區域104中的此第二閘電極122之上。此硬式罩幕124和邊界區域130之內的硬式罩幕成分116可以具有相同的成分。此硬式罩幕124與硬式罩幕成分116可以具有大致相同的厚度。此硬式罩幕124與硬式罩幕成分116可以具有大致對齊的上表面。
圖2示例性描述依據其他額外實施例之一包括定義介於一低電壓區域與一高電壓區域的一邊界區域元件之一積體電路的剖面圖。
如圖2中所示，一積體電路200安置於一基板106之上，且包括一低電壓區域102、一高電壓區域104。一定義介於此低電壓區域102與高電壓區域104之間的邊界區域130。此低電壓區域102中包括第一電晶體元件140a,b，其具有一第一閘電極118安置於第一閘介電層108a之上。此第一電晶體元件可以是N型金氧半電晶體(NMOS)140a其包括一NMOS閘電極118a或是P型金氧半電晶體(PMOS)140b其包括一PMOS閘電極118b。此NMOS閘電極118a是安置於兩個源/汲極區域125a、125b間，而PMOS閘電極118b是安置於兩個源/汲極區域127a、127b間，其與源/汲極區域125a、125b具有相反的掺雜型態。此第一閘電極118之底部與側壁由高介電常數閘介電層120所包圍且安置於第一閘介電層108a之上。藉由使用高介電常數金屬閘極結構於低電壓區域102中的電晶體，增加了電晶體的電容(及因此其驅動電流)及減少閘極漏電流和臨界電壓。在某些實施例中，此第一閘電極118包括多晶矽。在某些其他的替代實施例中，此第一閘電極118包括一核心金屬，其與高介電常數閘介電層120間由一阻障層所分隔。此阻障層可以保護核心金屬不會擴散至周圍的材料中。在某些實施例中，此核心金屬包括例如是銅、鎢、鋁及其合金；而阻障層可以例如是鈦、鉭、鋯及其合金等金屬材料。在某些實施例中，此高介電常數介電層包含例如是氧化鉿(HfO)、矽氧化鉿(HfSiO)、氧化鋁鉿(HfAlO)或氧化鉭鉿(HfTaO)等材料。在某些實施例中，為了改變N型金氧半電晶體(NMOS)140a中NMOS閘電極118a和PMOS閘電極118b的功函數，PMOS閘電極118b和NMOS閘電極118a係使用不同的金屬。PMOS閘電極118b和NMOS閘電極118a也可以具有不同的厚度。在某些實施例中，阻障層可以和PMOS閘電極118b或是和NMOS閘電極118a使用相同的材料及/或厚度。雖然並未於圖2所示，在某些實施例中，低電壓區域102中可以包含記憶元件。舉例而言，第一和第二記憶胞可以放置於基板106上，其具有由對應的浮動閘極分隔之一組控制閘極。一組選擇閘極可以放置於此組控制閘電極對面，且由一選擇閘介電層與基板106分隔。因此，一控制閘極與選擇閘極之一建立一第一組控制閘極/選擇閘極對；而另一控制閘極與對應選擇閘極建立一第二組控制閘極/選擇閘極對。此第一組控制閘極/選擇閘極對和第二組控制閘極/選擇閘極對共享一安置於其間的共同源/汲極區域。浮動閘極放置於浮動閘極介電層110a之上且其上表面由層間介電層所覆蓋。
此高電壓區域104中包括一第二電晶體元件142，其具有一第二閘電極148安置於第二閘介電層110a之上。此第二閘介電層110a的厚度係比第一閘介電層108a更厚。此第二電晶體元件142組態為操作於較此第一電晶體元件140更高的工作電壓。此第二電晶體元件142具有較此第一電晶體元件140更大的閘極長度和寬度。在某些實施例中，此第二閘電極148包括多晶矽材料。在某些其他的替代實施例中，此第二閘電極148包括一金屬或金屬合金。此第二閘電極148可以包括一核心金屬，其與高介電常數閘介電層120間由一阻障層(未於圖中顯示)所分隔。第二電晶體可以是驅動電晶體、功率電晶體或是其他類似的應用。此第二電晶體可以是低啟動電阻及高阻擋電壓的水平擴散金氧半場效電晶體(LDMOS)。源/汲極區域129安置於此第二閘極的兩側且可以是非對稱的。例如是淺溝渠隔離區域(STI)或是深溝渠隔離區域(DTI)的隔離區域144安置於此第二閘電極148旁以及下方的基板106之內。在某些實施例中，一側壁間隔物146可以安置於此第一閘電極118和第二閘電極148的側壁處。在某些實施例中，此側壁間隔物146可以包含一層或多層的氧化矽或氮化矽。
此邊界區域130包含一第一多晶矽成分112於基板106之上，一第二多晶矽成分114放置於此第一多晶矽成分112之上，及一硬式罩幕成分116也放置於此第一多晶矽成分112之上且與此第二多晶矽成分114水平鄰接。在某些實施例中，此第一多晶矽成分112直接放置於一第一邊界閘介電層108b和一第二邊界閘介電層110b之上。此第一邊界閘介電層108b和此第一閘介電層108a係分開的而此第一邊界閘介電層108b是直接安置在第一閘電極118之下。此第二邊界閘介電層110b和此第二閘介電層110a係分開的而此第二閘介電層110a是直接安置在第二閘電極148之下。此側壁間隔物146也具有一部分於此邊界區域130內的第一多晶矽成分112、第二多晶矽成分114及硬式罩幕成分116的側壁處。一蝕刻停止層138可以將此邊界區域130內的第一電晶體元件140、第二電晶體元件142及邊界結構150(包括第一邊界閘介電層108b、第二邊界閘介電層110b、第一多晶矽成分112、第二多晶矽成分114及硬式罩幕成分116)與一層間介電層126分隔。此蝕刻停止層138可以具有一U型輪廓且沿著第一電晶體元件140、第二電晶體元件142、邊界結構150、及基板106的一上表面舖設。此蝕刻停止層138可以包含一平坦水平成分與第一垂直成分鄰接於邊界區域130中沿著結構一側的側壁間隔物146及第二垂直成分鄰接於第一電晶體元件140或第二電晶體元件142中沿著結構一側的側壁間隔物146連接。藉著使用層間介電層126和蝕刻停止層138來分隔元件和結構允許達成更高的元件密度。本領域技術人士必定能理解為了簡化起見圖1中省略了例如是高介電常數介電層、阻障層、隔離區域、側壁間隔物、接觸蝕刻停止層及層間介電層等，這些結構仍能搭配使用在如圖2所示的方式下於圖1中的實施例。
進一步而言，類似於圖1和圖2的實施例，第一邊界閘介電層108b、第二邊界閘介電層110b可以互相接觸且於邊界區域130中的一接面處128接觸。此第一多晶矽成分112可以具有一連續的上表面通過此接面處128且包含一凸面部分154於低電壓區域102中及一平坦部分156於高電壓區域104中。此凸面部分154及平坦部分156可以具有大致相同的水平寬度。此第二多晶矽成分114可以直接安置於此第一多晶矽成分112的凸面部分154之上。硬式罩幕成分116放置於此第一多晶矽成分112的平坦部分156之上且與此第二多晶矽成分114水平鄰接。此第二多晶矽成分114和硬式罩幕成分116可以在一接面處152接觸。在某些實施例中，接面處152可以是在接面128的延伸線上，而在其他的實施例中此接面處152可以是在接面處128延伸線上的水平移動。此第二多晶矽成分114和硬式罩幕成分116的外側壁可以是對齊的，且可以進一步與第一閘電極118或是第二閘電極148的上表面對齊。此第一閘電極118的厚度大致為此第一多晶矽成分112和第二多晶矽成分114厚度的總和。第二閘電極148的厚度大致為此第一多晶矽成分112和硬式罩幕成分116厚度的總和。
側壁間隔物146及蝕刻停止層138可以具有與第一閘電極118、第二閘電極148或是邊界結構150上表面對齊的上表面。此高電壓區域104和低電壓區域102可以在水平方向上由層間介電層126分隔。在某些實施例中，層間介電層126可以包括低介電常數介電層、特別低(ultra-low)介電常數介電層或極低介電常數介電層及/或二氧化矽層。雖然未於圖1或圖2中所示，在某些實施例中，一個或多個接觸窗可以延伸通過層間介電層126且與源/汲極區域耦接。在某些實施例中，接觸窗中可以包括例如是鎢、銅及/或鋁等金屬。
圖3到17示例性描述依據某些實施例之製造包括定義介於一低電壓區域與一高電壓區域的一邊界區域元件之一積體電路的一系列製程剖面圖。
如圖3的剖面圖300中所示，提供一個包括一低電壓區域102和一高電壓區域104的基板106。在不同的實施例中，此基板106可以包括例如是半導體晶圓、晶圓上的一個或多個晶粒之任何型態的半導體主體(例如大塊矽、矽鍺或半導體覆矽等)、或是其他型態的半導體及/或形成於其上的磊晶層及/或其他與其相關的類型。一介電層302形成於此基板106之上。此介電層302可以是一例如是二氧化矽的氧化層，但也可以使用其他合適的介電材料。此介電層302可以利用熱製程形成，例如使用乾式熱成長方法在溫度800~1100°C範圍間形成一層二氧化矽於一矽基板上。此介電層302的厚度視應用所需而調整，其範圍是在目前製程節點的幾個到數十奈米到先進製程節點的幾埃之間。
如圖4的剖面圖400中所示，此介電層302被圖案化以將高電壓區域104中的介電層302移除。一罩幕層402(例如是光阻罩幕)可以形成於圖3的介電層302之上且對應於高電壓區域104具有開口以露出高電壓區域104中的介電層302及保護低電壓區域102中的介電層302在後續蝕刻製程中不會受到傷害。在不同的實施例中，此蝕刻製程可以包括溼蝕刻製程或是乾蝕刻製程(例如使用四氟化碳(CF4 )、六氟化磷(SF6 )、三氟化氮(NF3 )等的電漿蝕刻)。此罩幕層402在進行蝕刻之後也會被移除。因此，形成一第一前驅介電層108於低電壓區域102中。
如圖5的剖面圖500中所示，形成一第二前驅介電層110於高電壓區域104中。類似於形成第一前驅介電層108的製程，此第二前驅介電層110可以是一氧化層，且可以利用熱製程形成。此第二前驅介電層110的厚度可以大於第一前驅介電層108。在某些實施例中，此第二前驅介電層110的厚度是第一前驅介電層108厚度的2到5倍。因為低電壓區域102中的基板106已經覆蓋了第一前驅介電層108，所以此第二前驅介電層110可以選擇性地成長於高電壓區域104中的基板106上。在某些實施例中，此第一前驅介電層108和第二前驅介電層110可以在一接面處128接觸。在某些替代實施例中，第二前驅介電層110可以在形成第一前驅介電層108之前就先形成。此第二前驅介電層110可以藉由形成一介電層於基板106上之後再利用一圖案化製程將低電壓區域102中的部分移除而形成。且此第一前驅介電層108可以選擇性地成長於低電壓區域102中的基板106上。
如圖6的剖面圖600中所示，一第一多晶矽層602及一硬式罩幕層604依序形成於低電壓區域102中的第一前驅介電層108與高電壓區域104中的第二前驅介電層110之上。在某些實施例中，此硬式罩幕層604包括二氧化矽及/或氮化矽，而第一多晶矽層602包含掺雜多晶矽。在某些實施例中，此第一多晶矽層602及硬式罩幕層604是使用沈積技術(例如是物理氣相沈積法PVD、化學氣相沈積法CVD、電漿輔助化學氣相沈積法PE-CVD、原子層沈積ALD等)所形成。
如圖7的剖面圖700中所示，此硬式罩幕層604被圖案化以將低電壓區域102中的硬式罩幕層604移除而露出低電壓區域102中第一多晶矽層602的上表面。一罩幕層702(例如是光阻罩幕)可以形成於第一多晶矽層602之上且對應於低電壓區域102具有開口以露出低電壓區域102中的第一多晶矽層602及保護高電壓區域104中的硬式罩幕層604在後續蝕刻製程中不會受到傷害。在不同的實施例中，此蝕刻製程可以包括溼蝕刻製程或是乾蝕刻製程(例如使用四氟化碳、六氟化磷、三氟化氮等的電漿蝕刻)。此罩幕層702在進行蝕刻之後也會被移除。
如圖8的剖面圖800中所示，一第二多晶矽層802形成於低電壓區域102中的第一多晶矽層602與高電壓區域104中的硬式罩幕層604之上。在某些實施例中，此第二多晶矽層802包含掺雜多晶矽。在某些實施例中，此第二多晶矽層802是使用沈積技術(例如是物理氣相沈積法PVD、化學氣相沈積法CVD、電漿輔助化學氣相沈積法PE-CVD、原子層沈積ALD等)所形成。
如圖9的剖面圖900中所示，此第二多晶矽層802被圖案化以將高電壓區域104中的部分第二多晶矽層802移除而露出高電壓區域104中一部分硬式罩幕層604的上表面。一罩幕層902(例如是光阻罩幕)可以形成於第二多晶矽層802之上且對應於欲移除的第二多晶矽層802部分具有開口。此罩幕層902在進行蝕刻之後也會被移除。
如圖10的剖面圖1000中所示，一第二硬式罩幕層1006形成且被圖案化以形成第二硬式罩幕層1006的第一部份1006a於低電壓區域102中的第二多晶矽層802及第二硬式罩幕層1006的第二部份1006b於高電壓區域104中的硬式罩幕層604之上。在某些實施例中，此第二硬式罩幕層1006是使用沈積技術所形成。此第二硬式罩幕層1006的第一部份1006a及第二部份1006b相對於基板106可以具有大致相同的高度，即此第二硬式罩幕層1006的第一部份1006a及第二部份1006b之上表面大致是對齊的。
如圖11的剖面圖1100中所示，此第一多晶矽層602和第二多晶矽層802一起被圖案化以將低電壓區域102中的部分第一多晶矽層602和第二多晶矽層802移除而露出低電壓區域102中一部分第一前驅介電層108的上表面，且形成一第一犧牲閘極堆疊。一罩幕層1104(例如是光阻罩幕)可以如圖11所示般形成以進行圖案化製程。此第二硬式罩幕層1006的第一部份1006a也在圖案化製程用來形成第一犧牲閘極堆疊1102於低電壓區域102中。第一多晶矽層602和第二多晶矽層802的一部分602a和802a保留作為第一犧牲閘極堆疊1102的成分。在某些實施例中，第一前驅介電層108然後根據第一犧牲閘極堆疊1102和罩幕層1104或是罩幕層1104底下的結構進行圖案化以形成第一閘介電層108a和第一邊界閘介電層108b。第一閘介電層108a和第一邊界閘介電層108b彼此是分開的。雖然並未顯示於圖中，源/汲極區域可以形成於第一犧牲閘極堆疊1102兩側的基板106內。源/汲極區域的範例可以參考圖1和圖2中的源/汲極區域。
如圖12的剖面圖1200中所示，此第一多晶矽層602根據此第二硬式罩幕層1006的第二部份1006b圖案化以將高電壓區域104中的部分第一多晶矽層602移除而高電壓區域104中形成第二閘極堆疊1202。此邊界區域130中第二多晶矽層802的一部分802b是由一罩幕層1204(例如是光阻罩幕)所保護。此罩幕層1204在進行蝕刻之後會被移除。在某些實施例中，第一多晶矽層602的第一多晶矽成分112是由第二多晶矽層802的一部分802b和硬式罩幕層604的一部分604a所保護。此圖案化製程形成第二閘極堆疊1202和一硬式罩幕層124於此第二硬式罩幕層1006第二部分1006b的正下方。在某些實施例中，第二前驅介電層110然後根據第二犧牲閘極堆疊1202和此硬式罩幕層604的第二部分604a或是硬式罩幕層第二部分604a底下的第一多晶矽成分112進行圖案化以形成第二閘介電層110a和第二邊界閘介電層110b。第二閘介電層110a和第二邊界閘介電層110b彼此是分開的。雖然並未顯示於圖中，源/汲極區域可以形成於第二犧牲閘極堆疊1202兩側的基板106內。源/汲極區域的範例可以參考圖1和圖2中的源/汲極區域。一個包含第一邊界閘介電層108b、第二邊界閘介電層110b、第一多晶矽成分112、硬式罩幕層604的一部分604a和第二多晶矽層802的一部分802b之邊界堆疊1206被形成。第一邊界閘介電層108b和第二邊界閘介電層110b的外側壁可以分別與邊界堆疊1206中的對應層次對齊。側壁間隔物(如圖2中的146)可以形成於第一犧牲閘極堆疊1102、第二犧牲閘極堆疊1202、邊界堆疊1206的側壁。源/汲極區域(如圖2中的125、127、129)可以形成於第一犧牲閘極堆疊1102和第二犧牲閘極堆疊1202相對兩側的基板106內。在某些實施例中，源/汲極區域可以使用佈植製程選擇性地將例如是硼或磷的雜質植入於基板106內而形成。在某些其他的實施例中，源/汲極區域可以藉由蝕刻製程先形成淺溝渠後再進行磊晶成長製程來形成。在如此的實施例中，源/汲極區域可以具有一個較基板106上表面更高的突起部分。在某些實施例中，可以進行矽金屬化製程以形成一金屬矽化物層(圖中未示)於源/汲極區域的上表面。在某些實施例中，矽金屬化製程可以藉由沈積一鎳層後再進行熱製程(例如快速熱回火)而進行。一接觸蝕刻停止層(圖2中的138)可以之後形成於側壁間隔物襯墊側壁(例如沿著第一犧牲閘極堆疊1102、第二犧牲閘極堆疊1202、邊界堆疊1206的側壁)。此接觸蝕刻停止層包含利用沈積技術(例如是物理氣相沈積法PVD、化學氣相沈積法CVD等)所形成的氮化矽。一層間介電層126然後形成於第一犧牲閘極堆疊1102、第二犧牲閘極堆疊1202、邊界堆疊1206之間及上方。此層間介電層126可以包含利用沈積技術(例如是物理氣相沈積法PVD、化學氣相沈積法CVD等)所形成的低介電常數介電層。
如圖13的剖面圖1300中所示，進行一平坦化製程（planarization process），以形成第二多晶矽層802的第二多晶矽成分114(如圖10所示)、硬式罩幕層604的硬式罩幕成分116(如圖10所示)。此圖案化過程可以產生大致平坦的表面且與低電壓區域102中的第一犧牲閘極堆疊1102、邊界區域130中的第二多晶矽成分114和硬式罩幕成分116、及高電壓區域104中的硬式罩幕124之上表面對齊。此平坦化製程可以包含化學機械研磨（chemical mechanical polish，簡稱CMP）製程。第一犧牲閘極堆疊1102於此平坦化製程後會被裸露。
如圖14的剖面圖1400中所示，形成一第三硬式罩幕層1402於此層間介電層126、第一犧牲閘極堆疊1102、第二犧牲閘極堆疊1202及邊界堆疊1206之上，然後進行圖案化以將低電壓區域102中的第一犧牲閘極堆疊1102露出。之後將第一犧牲閘極堆疊1102移除，導致生成了溝渠1404、1406。
如圖15的剖面圖1500中所示，金屬閘極材料填充於圖14的溝渠1404、1406之中以形成一第一閘電極118。此第一閘電極118是經由一次或多次沈積製程(例如是物理氣相沈積法PVD、化學氣相沈積法CVD等)而填入圖14的溝渠1404、1406之中。一阻障層可以順形地形成於金屬材料周圍，且包含例如是鈦、鉭、鋯及其合金等金屬材料。一系列的沈積和蝕刻製程可以用來於溝渠1404、1406之中形成不同的金屬成分作為不同元件或是相同元件的不同成分之用以達成所需的功函數。接觸窗可以形成於層間介電層126之內及上方。接觸窗可以藉由選擇性地蝕刻層間介電層126形成開口(例如利用一圖案化光阻罩幕)，且之後沈積一導電材料於開口之內。在某些實施例中，導電材料可以例如是包括鎢或氮化鈦。在某些替代實施例中，第二閘介電層110a和硬式罩幕層124可以用第二金屬閘極(例如參考圖2中所示的第二閘電極148)取代，此第二金屬閘極可以使用類似於圖14和圖15中所描述的一系列沈積和蝕刻製程所形成。在某些進一步的實施例中，第一閘電極118和第二金屬閘極(例如圖2中所示的第二閘電極148)可以個別形成於低電壓區域102和高電壓區域104中。此第一閘電極118和第二金屬閘極(例如圖2中所示的第二閘電極148)可以由一取代閘極製程或由分開的取代閘極製程形成。
圖16和圖17示例性描述依據某些替代實施例之製造包括定義介於一低電壓區域與一高電壓區域的一邊界區域元件之一積體電路的製程剖面圖。圖16係顯示圖11製程步驟之一替代製程步驟，其邊界區域130可以較圖11中所示的更寬。第二多晶矽層802根據替代罩幕層1602被圖案化，使得第二多晶矽層802的一部分802c被圖案化而形成具有包括一較低平坦部分1604a和一較高平坦部分1604c兩者由一凸面曲面部分1604b連接之一上表面。此較低平坦部分1604a可以具有比硬式罩幕層604更高、更低或相等的高度，導致第二多晶矽層802的一部分802c具有不同的上表面輪廓，其可以類似於圖11~15被理解。圖17則顯示圖12製程步驟之一替代製程步驟，第二多晶矽層802根據取代圖12中罩幕層1204的罩幕層1702被圖案化，使得第二多晶矽層802的一部分802d被圖案化而形成覆蓋硬式罩幕層604的一部分。此第二多晶矽層802的一部分802d具有包括一較高平坦部分和一凸面曲面部分的一上表面。這些替代方案可以導致第二多晶矽層802具有不同的上表面輪廓，其可以類似於圖11~15被理解。
圖18示例性描述依據某些實施例之製造包括定義介於一低電壓區域與一高電壓區域的一邊界區域元件之一積體電路的一製程流程圖。
雖然方法1800係搭配圖3~15來描述，但是本領域技術人士皆能了解此方法1800並不限制用於如此的結構中，而是與結構無關的製程方法。更進一步，雖然此處所揭露的方法(例如方法1800)是以一系列運作或事件加以描述，也必須明瞭這些所描述的運作或事件順序並不作為限制本發明之用。舉例而言，某些運作可以用不同的順序進行及/或與其它的運作或事件同時發生或是與此處所描述的不同。此外，此處未描述的運作或許也需要在不同的實施例中進行。甚至，此處所描述的一個或多個運作或許需在不同的運作及/或階段中進行一次或多次。
在步驟1802，提供一包括一低電壓區域和一高電壓區域的基板。一閘介電層形成於此基板之上。此閘介電層然後被圖案化以移除高電壓區域中的閘介電層而形成一第一前驅介電層。圖3~4例示根據運作1802的某些實施例之剖面圖300、400。
在步驟1804，形成一第二前驅介電層於高電壓區域中。此第二前驅介電層可以使用一熱製程形成。圖5例示根據運作1804的某些實施例之剖面圖500。
在步驟1806，一第一多晶矽層及一硬式罩幕層依序形成於低電壓區域中的第一前驅介電層與高電壓區域中的第二前驅介電層之上。圖6例示根據運作1806的某些實施例之剖面圖600。
在步驟1808，硬式罩幕層被圖案化以將低電壓區域中的硬式罩幕層移除而露出低電壓區域中第一多晶矽層的上表面。圖7例示根據運作1808的某些實施例之剖面圖700。
在步驟1810，一第二多晶矽層形成於低電壓區域中的第一多晶矽層與高電壓區域中的硬式罩幕層之上。圖8例示根據運作1810的某些實施例之剖面圖800。
在步驟1812，第二多晶矽層被圖案化以將高電壓區域中的部分第二多晶矽層移除而露出高電壓區域中一部分硬式罩幕層的上表面。圖9例示根據運作1812的某些實施例之剖面圖900。
在步驟1814，此第一多晶矽層和第二多晶矽層一起被圖案化以形成一第一犧牲閘極堆疊。此第一多晶矽層和第二多晶矽層移除低電壓區域中的一部分以露出第一前驅介電層的上表面。第一犧牲閘極堆疊藉由圖案化一第二硬式罩幕層以形成第二多晶矽層的第一部份於低電壓區域中及硬式罩幕層的第二部份於邊界區域中。圖10~11例示根據運作1814的某些實施例之剖面圖1000、1100。
在步驟1816，此第一多晶矽層被圖案化以形成一第一多晶矽成分於邊界區域中及一第二閘電極於高電壓區域中。圖12~13例示根據運作1816的某些實施例之剖面圖1200、1300。
在步驟1818，進行一取代閘極製程以形成金屬材料於溝渠之中。圖14~15例示根據運作1818的某些實施例之剖面圖1400、1500。
因此，本發明實施例揭露一包括定義介於一低電壓區域與一高電壓區域的一邊界區域元件之一積體電路，以及形成此積體電路的方法，其提供較小尺寸及較高表現。
在某些實施例中，本揭露書與一積體電路相關。此積體電路包括一低電壓區域、一高電壓區域以及一定義為介於此低電壓區域與此高電壓區域之間的邊界區域。一第一邊界閘介電層放置於此低電壓區域中的一基板之上，一第二邊界閘介電層放置於此高電壓區域中的此基板之上，此第二邊界閘介電層具有較此第一邊界閘介電層更厚的一厚度，其中此第一邊界閘介電層和此第二邊界閘介電層在此邊界區域接觸，一第一多晶矽成分放置於此邊界區域中的此第一邊界閘介電層和此第二邊界閘介電層之上，一第二多晶矽成分放置於此邊界區域中的此第一多晶矽成分之上，及一硬式罩幕成分放置於此邊界區域中的此第一多晶矽成分之上且與此第二多晶矽成分水平鄰接。
在其他的實施例中，本揭露書與一積體電路相關。此積體電路包括一低電壓區域，其包括具有一第一閘電極安置於一第一閘介電層之上的一第一電晶體元件。一高電壓區域，包括具有一第二閘電極安置於一第二閘介電層之上的一第二電晶體元件，此第二閘介電層具有較此第一閘介電層更厚的一厚度。此第二電晶體元件組態為操作於較此第一電晶體元件更高的工作電壓。一邊介結構安置於定義為介於此低電壓區域與此高電壓區域之間的此邊界區域之上。此邊介結構包括第一多晶矽成分、一第二多晶矽成分放置於此邊界區域中的此第一多晶矽成分之上、及一硬式罩幕成分放置於此邊界區域中的此第一多晶矽成分之上且與此第二多晶矽成分水平鄰接。
在另一實施例中，本揭露書與形成一積體電路的方法相關。此方法包括提供具有一低電壓區域、一高電壓區域以及一定義為介於此低電壓區域與此高電壓區域之間的邊界區域之基板。此方法還包括形成一第一前驅閘介電層於此低電壓區域中及一第二前驅閘介電層於此高電壓區域中，其中此第二前驅閘介電層具有較此第一前驅閘介電層更厚的一厚度。此方法還包括形成一第一多晶矽層於此低電壓區域中的此第一前驅閘介電層和此高電壓區域中的此第二前驅閘介電層之上。此方法還包括形成及圖案化一硬式罩幕層於此高電壓區域中。此方法還包括形成一第二多晶矽層直接於此低電壓區域中的此第一多晶矽層之上和直接於此高電壓區域中的此硬式罩幕層之上。
前述實施例中描述之諸特徵可使發明所屬領域中具有通常知識者便於理解本說明書之實施態樣，並可利用本說明書為實現相同目的及／或達成相同功效，設計或改進其他製造程序或裝置結構。發明所屬領域中具有通常知識者亦應理解此些均等手法並非脫逸於本說明書所含要旨與範圍之外，且其可在本說明書所含要旨與範圍之內進行變更、置換及改造。
100‧‧‧積體電路
102‧‧‧低電壓區域
104‧‧‧高電壓區域
106‧‧‧基板
108a‧‧‧第一閘介電層
108b‧‧‧第一邊界閘介電層
110a‧‧‧第二閘介電層
110b‧‧‧第二邊界閘介電層
112‧‧‧第一多晶矽成分
114‧‧‧第二多晶矽成分
116‧‧‧硬式罩幕成分
118‧‧‧第一閘電極
122、148‧‧‧第二閘電極
120‧‧‧高介電常數閘介電層
124‧‧‧硬式罩幕
125a、125b、127a、127b、129‧‧‧源/汲極區域
126‧‧‧層間介電層
128、152‧‧‧接面處
130‧‧‧邊界區域
132‧‧‧第一平坦部分
136‧‧‧第二平坦部分
134、154‧‧‧凸面部分
138‧‧‧蝕刻停止層
140‧‧‧第一電晶體元件
142‧‧‧第二電晶體元件
144‧‧‧隔離區域
146‧‧‧側壁間隔物
150‧‧‧邊界結構
156‧‧‧平坦部分
402、702、902、1104‧‧‧罩幕層
602‧‧‧第一多晶矽層
604‧‧‧硬式罩幕層
802‧‧‧第二多晶矽層
1006‧‧‧第二硬式罩幕層
1102‧‧‧第一犧牲閘極堆疊
1202‧‧‧第二閘極堆疊
1206‧‧‧邊界堆疊
1402‧‧‧第三硬式罩幕層
1404、1406‧‧‧溝渠
本發明實施例之各實施態樣可藉一併參照下列實施方式段落內容及各圖示理解。請注意圖示是供說明本說明書所載之代表性實施例，因此並非用以限制本說明書揭露範圍，其可能適用於其他實施例。其次，雖然圖示可描繪實施例其中一或多個組成部分代表不同元件或位置，相同者可整併為單一元件或位置。又，單一組成部分可包括眾組成部分之一結合物。為了便於說明或符合業界實務，圖中顯示的特徵可能並非以精確比例繪示，或其尺寸可能並非精準。本發明實施例所附圖示說明如下：
圖1示例性描述依據某些實施例之一包括定義介於一低電壓區域與一高電壓區域的一邊界區域元件之一積體電路的剖面圖。
圖2示例性描述依據其他額外實施例之一包括定義介於一低電壓區域與一高電壓區域的一邊界區域元件之一積體電路的剖面圖。
圖3到17示例性描述依據某些實施例之製造包括定義介於一低電壓區域與一高電壓區域的一邊界區域元件之一積體電路的一系列製程剖面圖。
圖18示例性描述依據某些實施例之製造包括定義介於一低電壓區域與一高電壓區域的一邊界區域元件之一積體電路的一製程流程圖。

Claims (1)

  1. 一種積體電路，包括： 一低電壓區域、一高電壓區域以及一定義為介於所述低電壓區域與所述高電壓區域之間的邊界區域； 一第一邊界閘介電層放置於所述低電壓區域中的一基板之上； 一第二邊界閘介電層放置於所述高電壓區域中的所述基板之上，所述第二邊界閘介電層具有較所述第一邊界閘介電層更厚的一厚度，其中所述第一邊界閘介電層和所述第二邊界閘介電層在所述邊界區域接觸； 一第一多晶矽成分放置於所述邊界區域中的所述第一邊界閘介電層和所述第二邊界閘介電層之上； 一第二多晶矽成分放置於所述邊界區域中的所述第一多晶矽成分之上；及 一硬式罩幕成分放置於所述邊界區域中的所述第一多晶矽成分之上且與所述第二多晶矽成分水平鄰接。
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