KR100726383B1 - 종형 반도체 장치 - Google Patents
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Abstract
N 전도형 칼럼 영역 및 P 전도형 칼럼 영역이 교대로 정렬되는 초접합 구조를 갖는 종형 MOSFET 장치에서, 활성 영역의 말단과 칼럼 영역의 말단 사이의 거리에 관하여, 칼럼 영역의 말단은 칼럼 영역의 깊이에 대응하는 거리로부터 N 전도형 칼럼 영역의 폭의 1/2을 감산함으로써 획득되는 거리만큼 활성 영역 말단으로부터 떨어져 있는 위치에 배치된다. 따라서, 칼럼 구조의 짧은 변을 마주보는 영역에서 특정 부분에서의 전기장 집중이 회피되어, 종형 MOSFET의 내전압이 향상된다.
반도체 장치, 트랜지스터, 내전압, MOSFET
Description
본 발명은 높은 내전압(breakdown voltage)을 갖는 종형 반도체 장치에 관한 것으로, 예를 들어, MOS에 적합하다.
종래의 종형 MOS 전계 효과 트랜지스터(이하, "종형 MOSFET"으로 언급됨) 또는 그 동일한 종류의 구조가 도11에 도시되어 있다(일본특허출원공보 제2002-184985호 참조). 이 구조에서, N 전도형 반도체 영역(2) 및 P 전도형 반도체 영역(3)은 기판 깊이 방향으로 소정의 깊이를 갖는 트렌치(trench)에 배치된다. 이 영역들(2 및 3)은 반도체 기판(1) 상에 교대로 정렬된다. 이것은 "초접합 구조(super-junction structure)"로 알려진 칼럼 구조(columnar structure)이다. 칼럼 구조를 갖는 칼럼 영역(4)은 반도체 기판(1)에 형성된다. 활성 영역(active region)(13)은 높은 내전압 및 낮은 온-상태 저항(on-state resistance)을 갖는 장치 구조가 제공되도록 칼럼 영역(4)에 형성된다. 활성 영역(13)은 소스(source) 영역(7), 게이트(gate) 영역(11) 및 바디(body) 영역(6)으로 구성된다.
이 칼럼 영역의 외주(outer periphery)(141)에서는, N 전도형 반도체 영역( 이하, "N 전도형 칼럼 영역(2)"으로 언급됨)과 P 전도형 반도체 영역(이하, "P 전도형 칼럼 영역(3)"으로 언급됨) 사이의 접합에서 내전압을 증가시키는 것이 중요하다. 따라서, 종래의 종형 MOSFET은 N 전도형 칼럼 영역(2) 및 P 전도형 칼럼 영역(3)이 반도체 기판(1) 상에 교대로 정렬되는 단면을 갖는다. 활성 영역(13)의 최외주로부터 칼럼 영역(4)의 말단(terminal end)(16)까지의 거리는 칼럼 영역(4)의 깊이와 같거나 또는 깊이보다 길다.
도2a는 N 전도형 칼럼 영역(2) 및 P 전도형 칼럼 영역(3)이 반도체 기판에 교대로 정렬되도록 구성된 칼럼 영역(4)을 도시한 레이아웃도이다.
도2a에 도시된 바와 같이, P 전도형 칼럼 영역(3)은 복수의 영역이 사각 스트라이프(stripe) 형태로 정렬되도록 구성되고, 각각의 영역은 다각형이 된다. 여기서, 사각 스트라이프 형상을 갖는 다각형은 서로 마주보는 한 쌍의 긴 변을 갖는다. 또한, 다각형은 또다른 한 쌍의 짧은 변을 갖는데, 이 변들은 긴 변들의 양쪽 끝에 배치된다. 따라서, 예를 들어, 사각형의 경우, 다각형은 두 쌍의 마주보는 변을 갖는 사각형의 한 쌍의 마주보는 쌍을 펼침(spread)으로써 획득된다. 펼쳐진 변들은 긴 변을 제공하고, 다른 변들은 짧은 변을 제공한다. 이 다각형이 6각형인 경우, 한 쌍의 마주보는 변은 한 쌍의 펼쳐진 변이 한 쌍의 긴 변을 제공하고 다른 두 쌍의 마주보는 변이 두 쌍의 짧은 변을 제공하도록 펼쳐진다. 도2a에서, 활성 영역(13)의 위치 관계가 명확히 규정되도록 활성 영역(13)은 파선(dashed line)으로 도시되어 있다.
종래 구조로서, 도2a의 선 IA-IA에 따른 단면을 갖는 구조가 잘 알려져 있 다. N 전도형 칼럼 영역(2) 및 P 전도형 칼럼 영역(3)이 반도체 기판 상에 사각 스트라이프 형상으로 정렬되는 구조에서, IA-IA 단면은 P 전도형 칼럼 영역의 긴 변을 마주보는 영역에 대응한다.
그러나, 도2b에 도시되어 있는 IB-IB 단면에 대응하는 구조의 유효한 구조에 대해서는 실질적으로 연구되지 않았다. IB-IB 단면은 P 전도형 칼럼 영역(3)의 짧은 변을 마주보는 영역에 대응한다. 기판 표면에서, 활성 영역(13)의 최외주 부분으로부터 칼럼 영역(4)의 말단까지의 거리가 길어질수록 내전압이 높아진다는 것은 자명하다. 일반적으로, 반도체 장치는 최소화되도록 요구된다. 따라서, 높은 내전압 및 온-상태 저항을 갖는 소형의 장치를 만족시키는 조건을 생성하는 것이 요구된다.
전술한 문제점의 관점에서, N 전도형 칼럼 영역 및 P 전도형 칼럼 영역이 교대로 반도체 기판에 정렬되는 높은 내전압의 반도체 장치에서, 충분한 내전압 및 충분한 온-상태 저항을 갖는 소형 장치를 제공하는 구조를 제공하는 것이 본 발명의 목적이다.
전술한 목적을 달성하기 위해, 본 발명자는 활성 영역(13)의 말단(17)과 칼럼 영역(4)에서의 P 전도형 칼럼 영역(3)의 짧은 변의 말단(16) 사이의 거리에 관해 연구하였다. 활성 영역(13)의 말단(17)은 바디 콘택(body contact) 영역의 말단으로 정해진다. 이 거리는 말단 영역 길이(L)로 규정된다. 본 발명자는 칼럼 영역이 완전히 공핍화되면, 말단 영역 길이(L)가 칼럼 영역의 기판의 깊이 방향으로 펼쳐진 공핍층(depletion layer)의 깊이와 동일해지도록 요구된다는 식견을 획득하였다.
이 식견의 개략은 도면을 참조하여 설명된다. 도3은 N 전도형 칼럼 영역(2) 및 P 전도형 칼럼 영역(3)이 교대로 정렬되는 칼럼 영역(4)의 구조를 도시하는 부분 단면도이다. 이 도면에 도시되어 있는 바와 같이, N 전도형 칼럼 영역(2) 및 P 전도형 칼럼 영역(3)을 포함하는 영역은 칼럼 영역(4)을 완전히 공핍화하도록 설계된다. 구체적으로, 영역은 기판 표면에 수평인 방향으로는 각각의 칼럼 영역의 폭(WN 또는 WP)의 1/2이 각각 공핍화되고, 기판 표면에 수직인 방향으로는 각각의 칼럼 영역의 전체 깊이(D)가 각각 공핍화되는 방식으로 설계된다. 칼럼 구조에 기초하여 반도체 장치의 내전압을 결정하기 위하여, 기판 표면에 수평인 방향으로 펼쳐지는 공핍층의 폭은 기판에 수직인 방향으로 펼쳐지는 공핍층의 깊이와 동일하도록 요구된다. 따라서, 바디 콘택 영역(8)의 말단으로 규정되는 활성 영역(13)의 말단(17)으로부터 칼럼 영역(4)의 말단(16)까지의 거리는 다음과 같이 설계되어야 한다.
이 거리의 설계는 칼럼 구조를 갖는 반도체 장치를 도시하는 사시 단면도(perspective cross sectional view)인 도4를 참조하여 설명된다. 장치가 내전압을 인가하면, 공핍층의 말단, 즉, 기판에 수평인 방향으로 활성 영역(13)의 말단으로부터 펼쳐지는 공핍층의 최외주 부분은 N 전도형 칼럼 영역의 폭(WN)의 1/2의 길이만큼 칼럼 영역의 말단(16)의 바깥쪽에 배치된다. 따라서, 칼럼 영역의 말단(16)은 칼럼 영역의 깊이(D)에 대응하는 거리에서부터 N 전도형 칼럼 영역의 폭의 1/2의 길이를 감산함으로써 얻어진 거리만큼 활성 영역의 말단(17)으로부터 떨어진 위치에 배치된다. 이 경우, P 전도형 칼럼 영역(3)의 짧은 변을 마주보는 영역에서 펼쳐지는 공핍층은 기판에 수직인 방향으로 펼쳐지는 공핍층과 동일하도록 펼쳐진다. 따라서, 전기장은 공핍층의 특정 부분에 집중되지 않는다.
따라서, 활성 영역의 짧은 변을 마주보는 활성 영역의 말단(17)에서부터 칼럼 영역의 짧은 변을 마주보는 칼럼 영역의 말단(16)에 배치되는 P-N 접합까지의 거리는 말단 영역 길이(L)로 규정된다. 길이(L)가 수식1을 만족시키면, 설계값보다 낮은 내전압을 갖는 부분은 없다. 따라서, 최소 치수, 충분한 내전압 및 충분한 온-상태 저항을 갖는 종형 반도체 장치를 설계하고 제조하는 것이 가능하다.
(수식1) L+WN/2≥D
여기서, L은 말단 영역 길이를 나타내고, WN은 N 전도형 칼럼 영역의 폭을 나타내며, D는 칼럼 구조의 깊이를 나타낸다.
본 발명에서, 말단 영역 길이(L)는 활성 영역의 말단(17)으로서 바디 콘택 영역(8)의 말단과 칼럼 영역의 말단(16)까지의 거리로 규정된다. 제1 반도체 영역(2)의 폭은 W1로 규정되고, 칼럼 영역의 깊이는 D로 규정된다. 본 발명은 장치가 식 L≥D-W1/2을 만족시키도록 설계되는 것을 특징으로 한다.
따라서, 칼럼 영역(4)의 내부로부터 칼럼 영역(4)의 말단(16)을 향해 펼쳐지는 공핍층의 폭은 기판의 깊이 방향으로 칼럼 영역의 내부로부터 펼쳐지는 공핍층의 폭과 동일하도록 펼쳐지는 것이 가능하다. 따라서, 전기장은 칼럼 구조의 짧은 변을 마주보는 영역에서 특정 부분에 집중되는 것이 회피된다. 따라서, 종형 반도체 장치(종형 MOSFET)의 내전압이 향상된다.
본 발명의 다른 실시예에서, 종형 반도체 장치는 제1 전도형을 갖는 Si(110) 표면 기판 상에 형성되고, 장치는 제2 전도형을 갖고 적어도 한 쌍의 실리콘 결정(silicon crystal)의 Si(111) 표면을 포함하는 표면으로 구성되는 외형(테두리)을 갖는 반도체 영역(3)을 포함한다. 활성 영역의 말단(17)을 제공하는 바디 콘택 영역(8)의 말단으로부터 칼럼 영역(4)에서 제2 반도체 영역(3)의 짧은 변에 배치되는 말단 부분(16)까지의 거리는 말단 영역 길이(L)로 규정된다. 제1 반도체 영역의 폭은 W1로 규정되고, 칼럼 구조의 깊이는 D로 규정된다. 본 실시예는 장치가 L≥(D-W1/2)/sin35.27의 관계를 만족시키도록 구성되는 것을 특징으로 한다.
또한, 본 발명의 또다른 실시예에서 종형 반도체 장치는 제1 전도형을 갖는 Si(110) 표면 기판 상에 형성되고, 장치는 제2 전도형을 갖고 적어도 한 쌍의 실리콘 결정의 Si(111) 표면을 포함하는 표면으로 구성되는 외형(테두리)을 갖는 반도체 영역(3)을 포함한다. 활성 영역의 말단(17)을 제공하는 바디 콘택 영역(8)의 말단으로부터 칼럼 영역(4)에서 제2 반도체 영역(3)의 짧은 변에 배치되는 말단 부분(16)까지의 거리는 말단 영역 길이(L)로 규정된다. 제1 반도체 영역의 폭은 W1으로 규정되고, 칼럼 구조의 깊이는 D로 규정되며, 바디 영역의 깊이는 DB로 규정된다. 본 실시예는 장치가 L≥{(D-W1/2)/sin35.27}+(DB/tan35.27)의 관계를 만족시키도록 구성되는 것을 특징으로 한다.
전술된 본 발명의 다른 실시예의 구조는 칼럼 영역의 단말(16)을 향해 펼쳐지는 공핍층을 기판의 깊이 방향으로 칼럼 영역(4)의 내부로부터 펼쳐지는 공핍층과 동일하게 확장시킬 수 있게 해준다. 전기장은 칼럼 구조의 짧은 변을 마주보는 영역에서 특정 부분에 집중되는 것이 회피되기 때문에, 종형 반도체 장치(종형 MOSFET)의 내전압은 향상된다.
여기서, 전술된 각각의 수단의 괄호 안의 부호는 후술하는 실시예에 기재되는 구체적인 수단과 대응한다.
도1a 및 도1b는 본 발명의 제1 실시예에 따른 종형 MOSFET를 도시하는 단면도.
도2a는 본 발명의 제1 실시예에 따른 종형 MOSFET을 도시하는 레이아웃도.
도2b는 제1 실시예의 예시에 따른 종형 MOSFET을 도시하는 레이아웃도.
도2c는 제1 실시예의 다른 예시에 따른 종형 MOSFET을 도시하는 레이아웃도.
도2d는 제1 실시예의 또다른 예시에 따른 종형 MOSFET을 도시하는 레이아웃도.
도3은 본 발명에 따른 칼럼 영역에서 공핍층의 펼쳐진 상태를 도시하는 도 면.
도4는 본 발명에 따른 칼럼 영역의 말단의 배치를 설명하는 도면.
도5는 본 발명의 제1 실시예에 따른 종형 MOSFET의 내전압의 말단 영역 길이(L) 의존성을 도시하는 그래프.
도6a 및 도6b는 본 발명의 제2 실시예에 따른 종형 MOSFET을 도시하는 단면도.
도7a 및 도7b는 본 발명의 제3 실시예에 따른 종형 MOSFET을 도시하는 단면도.
도8은 본 발명의 제3 실시예에 따른 종형 MOSFET을 도시하는 레이아웃도.
도9a 및 도9b는 본 발명의 제4 실시예에 따른 종형 MOSFET을 도시하는 단면도.
도10은 본 발명의 제5 실시예에 따른 종형 MOSFET을 도시하는 단면도.
도11은 종래 구조를 도시하는 도면.
(제1 실시예)
도1a 및 도1b는 본 발명의 제1 실시예에 따른 종형 MOSFET을 도시하는 단면도이다. 도1a는 도2에 도시된 P 전도형 칼럼 영역(3)의 짧은 변을 마주보는 IA-IA 단면도에 대응하는 구조를 도시하고 있다. 본 실시예에 대한 이해를 용이하게 하기 위하여, 도1b는 도2에 도시된 P 전도형 칼럼 영역(3)의 긴 변을 마주보는 IB-IB 단 면도에 대응하는 구조를 도시하고 있다. 이 구조는 종래 구조로 알려져 있다.
전술한 도면에 도시된 종형 MOSFET이 설명된다. 종형 MOSFET은 N+ 전도형을 갖는 반도체 기판 상에 형성된다. MOSFET은 N+ 전도형 드레인(drain) 영역(1), 칼럼 영역(4), N+ 전도형 소스 영역(7), P 전도형 바디 영역(6), P+ 전도형 바디 콘택 영역(8) 및 트렌치 게이트(11)를 포함한다.
N+ 전도형 드레인 영역(1)은 N+ 전도형 반도체 기판으로부터 형성된다. 예를 들어, 알루미늄으로 만들어진 전극이 반도체 기판의 이면(backside)에 배치된다.
칼럼 영역(4)은 N+ 전도형 드레인 영역(1) 상에 배치된다. 도1b에 도시된 바와 같이, 칼럼 영역(4)을 구성하는 칼럼 구조는 교대로 정렬되는 P 전도형 칼럼 영역(3) 및 N 전도형 칼럼 영역(2)으로 구성된다. P 전도형 칼럼 영역(3)은 P 전도형 반도체 단결정으로 만들어진다. N 전도형 칼럼 영역(2)은 N 전도형 반도체 단결정으로 만들어진다. 도1a에서는, 칼럼 영역(4)에서 P 전도형 칼럼 영역(3)의 단면만 도시되어 있다. 그러나, 실제로는, N 전도형 칼럼 영역(2)이 칼럼 영역(4)에 존재한다. N 전도형 칼럼 영역(2)은 N 전도형 실리콘 단결정으로 만들어지고, 도면의 깊이 방향으로 칼럼 영역(3)에 인접하여 배치되어 있다. N 전도형 칼럼 영역(2)은 드레인 전류가 이 N 전도형 칼럼 영역(2)을 통해 흐르도록 종형 MOSFET의 드리프트 영역으로 간주될 수 있다.
N 전도형 반도체 영역(21)은 칼럼 영역(4)의 외부에 배치된다. N 전도형 반 도체 영역(21)과 도1a의 P 전도형 칼럼 영역(3) 사이의 경계는 칼럼 영역 말단(16)을 제공한다. P- 전도형 반도체 단결정 영역(5)은 칼럼 영역(4) 상에 배치되거나 또는 칼럼 영역(4) 및 칼럼 영역(4)의 외부에 배치된 N 전도형 반도체 단결정 영역(21) 상에 배치된다.
P 전도형 바디 영역(6)은 도1b에 도시된 바와 같이, P- 전도형 반도체 단결정 영역(5)의 기판 표면부에 형성된다. N+ 전도형 바디 콘택 영역(7), P+ 전도형 바디 콘택 영역(8) 및 트렌치는 P 전도형 바디 영역(6) 내에 형성된다. 게이트 절연막(9)은 트렌치의 측면(sidewall) 및 저면(bottom)에 형성된다. 게이트 절연막(9)은 예를 들어, 실리콘 산화막(oxide film)으로 만들어진다. 폴리실리콘 또는 그 동일한 종류로 만들어지는 전극은 트렌치 게이트(11)가 형성되도록 트렌치에 임베딩된다. N+ 전도형 소스 영역(7)은 P 전도형 바디 영역(6)의 표면 및 트렌치 영역(11) 주위에 배치된다. 이 구조에서는, 전압이 트렌치 게이트(11)에 인가되면, 채널이 트렌치 게이트(11)의 측면을 따라 배치된 영역에 형성되고, 이 채널은 소스 영역(7)과 버퍼(buffer) 영역(12) 사이에 끼인다.
P+ 전도형 바디 콘택 영역(8)은 P 전도형 바디 영역(6)의 표면에 배치된다. 이 P+ 전도형 바디 콘택 영역(8)은 적어도 트랜치 게이트(11)들 사이에 배치되는 P 전도형 바디 영역(6) 내에 형성되면 충분하다. 또한, P+ 전도형 바디 콘택 영역(8) 은 활성 영역(13)의 최외주에 배치되는 P 전도형 영역(6)의 표면에 형성된다. 따라서, 활성 영역(13)의 최외주에 배치되는 P 전도형 바디 영역(6)의 전위는 기생 동작(parasitic operation)이 발생하지 않도록 고정될 수 있다.
N 전도형 버퍼 영역(12)은 드리프트 영역으로서의 N 전도형 칼럼 영역(2), 트렌치 게이트(11) 및 P 전도형 바디 영역(6)에 접하도록 배치된다. 트렌치 게이트(11)는 N 전도형 버퍼 영역(12)에 도달하도록 형성된다. 이 버퍼 영역(12)은 트렌치 게이트(11) 하부뿐만 아니라 활성 영역(13) 전체의 하부에 형성될 수 있다. 그러나, 버퍼 영역(12)은 트렌치 게이트(11)의 하부에만 형성되는 것이 바람직하다. 이것은 트렌치 게이트(11)들 사이에 배치되는 P 전도형 바디 영역(6)은 P 전도형 바디 영역(3)이 플로팅(floating) 상태가 되도록 P 전도형 칼럼 영역(3)으로부터 전기적으로 분리되기 때문이다.
전술한 구조를 갖는 종형 MOSFET에서, 말단 영역 길이(L)는 활성 영역 말단(17)으로부터 P/N 접합까지의 거리로 규정된다. 활성 영역 말단(17)은 P+ 전도형 바디 콘택 영역(8)의 최외주에 의해 규정된다. P/N 접합은 칼럼 영역 말단(16)에 배치된다. 활성 영역(13)과 N 전도형 실리콘 단결정 영역(21)은 말단 영역 길이(L)가 수식2를 만족시키도록 말단 영역 길이 만큼 떨어지도록 형성된다. 여기서, 수식2는 수식1의 좌변에서의 WN/2이 우변으로 이항되는 방식으로 획득된다.
(수식2) L≥D-WN/2
여기서, L은 말단 영역 길이를 나타내고, WN은 N 전도형 칼럼 영역의 폭을 나타내며, D는 칼럼 구조의 깊이를 나타낸다.
또한, N 전도형 단결정 영역(22)은 표면으로부터 단결정 영역(21)에 접하도록 형성된다. 구체적으로, N 전도형 단결정 영역(22)은 N 전도형 실리콘 단결정 영역(21)의 상부에 배치되고, P- 전도형 반도체 단결정 영역(5)의 외부에 배치된다. 이 단결정 영역(22)은 P 전도형 칼럼 영역(3)의 말단 부분과 동일한 위치로부터 배치되거나, 또는, 그 말단 위치의 외부로부터 활성 영역(13)의 외주를 향하여 배치된다. 따라서, 단결정 영역(21 및 22)은 장치의 최외주를 둘러싼다.
전술한 구조는 칼럼 영역(4)의 내부로부터 칼럼 영역 말단(16)을 향해 펼쳐지는 공핍층이 칼럼 영역(4)의 내부로부터 기판 깊이 방향으로 펼쳐지는 공핍층과 동일하게 펼쳐지도록 해준다. 따라서, 칼럼 구조의 짧은 변을 마주보는 영역에서의 전기장 집중이 회피되어, 종형 MOSFET의 내전압이 향상된다.
도5는 본 실시예에 따른 약 220V의 설계 내전압을 갖는 종형 MOSFET에서, 내전압의 단말 영역 길이(L) 의존성을 도시하는 그래프이다. 그래프의 종축(vertical axis)은 내전압을 나타내고, 횡축(horizontal axis)은 말단 영역 길이(L)를 나타낸다. 단말 영역 길이(L)가 L<D-WN/2의 범위에 있으면, 내전압은 설계값을 만족시키지 않는다. 단말 영역 길이(L)가 L>D-WN/2의 범위에 있으면, 내전압은 거의 설계값으로 포화된다(saturated). 따라서, L=D-WN/2은 경계가 된다. 따라서, 이 그래프에 도시된 바와 같이, 말단 영역 길이(L)의 최소 치수는 식L≥D-WN/2으로서 표현될 수 있다 는 것이 확인된다.
여기서, 전술한 바와 같이, 말단 영역 길이(L)는 칼럼 영역(4)에서의 PN 접합의 구조를 반복하는 데에만 착안함(focus on)으로써 결정된다. 따라서, 버퍼층(12)과 P- 전도형 반도체 단결정 영역(5) 사이에서의 PN 접합의 반복 구조는 고려되지 않는다. PN 접합은 버퍼층(12)이 형성되는 깊이에 형성된다. 이것은 본 실시예에 따른 종형 MOSFET의 내전압이 칼럼 영역(4)의 깊이에 의해 결정되어, 내전압은 버퍼층(12)에 의해 결정되지 않기 때문이다. 따라서, 전술된 바와 같이, 말단 영역 길이(L)는 칼럼 영역(4)에서의 PN 접합의 반복 구조에만 착안함으로써 결정된다.
또한, 도2a에 도시된 스트라이프 구조는 칼럼 구조의 일례로서 도시되어 있다. 칼럼 구조는 스트라이프 구조 이외에도, 도2b에 도시된 사각형 도트(dot) 구조, 도2c에 도시된 육각형 도트 구조 및 도2d에 도시된 원형 도트 구조와 같은 다른 구조에 의해 제공될 수 있다.
이 경우들에서, 말단 영역 길이(L)의 최소 수치, 즉, 활성 영역(13)과 칼럼 영역(4)의 말단 사이의 거리는 전술된 관계를 만족시킨다. 활성 영역(13)은 도2b ~ 도2d에서 파선으로 도시되어 있고, 칼럼 영역(4)의 말단은 도2b ~ 도2d에서 점선(dotted line)으로 도시되어 있다. 여기서 도트들 사이의 거리는 WN으로 규정된다.
또한, 게이트 구조는 칼럼 구조와 같이, 스트라이프 구조 및 도트 구조를 갖는 주기적인 구조에 의해 제공될 수 있다. 게이트 구조가 스트라이프 구조에 의해 제공된 경우에도, 스트라이프 구조는 칼럼 구조에 평행인 위치 관계뿐만 아니라 칼 럼 구조에 수직이거나 비스듬한 위치 관계를 가질 수 있다.
(제2 실시예)
도6a는 본 발명의 제2 실시예에 따른 종형 MOSFET을 도시하는 단면도이다. 본 실시예는 제1 실시예와 다르고, 그 차이는 도1a 및 도1b의 단면도에 도시된 P- 전도형 반도체 단결정 영역(5) 및 N 전도형 버퍼 영역(12)이 기판 표면에 배치되지 않고, 칼럼 구조가 P 바디 영역(6)을 포함하지 않는 기판 표면에 도달한다는 점이다.
기판 표면의 레이아웃은 제1 실시예와 같이, P 전도형 칼럼 영역(3)의 짧은 변을 마주보는 IA-IA 단면 구조에 대응한다. 여기서, 도6b는 본 실시예에 대한 이해를 용이하게 하기 위하여 도시되어 있다. 도6b는 도2a에 도시된 P 전도형 칼럼 영역(3)의 긴 변을 마주보는 IB-IB 단면 구조에 대응하고, 이 구조는 종래부터 잘 알려진 구조이다.
제2 실시예에서, 활성 영역(13) 및 N 전도형 실리콘 단결정으로 만들어진 N 전도형 반도체 영역(21)은 제1 실시예와 동일한 수식2를 만족시키도록 형성된다.
따라서, 제2 실시예에서, 칼럼 영역(4) 내부로부터 칼럼 영역 말단(16)을 향해 펼쳐지는 공핍층은 칼럼 영역(4)의 기판 깊이 방향을 향해 펼쳐지는 공핍층과 동일하게 펼쳐질 수 있다. 따라서, 칼럼 구조의 짧은 변을 마주보는 영역에서의 전기장 집중이 회피되어, 종형 MOSFET의 내전압이 향상된다.
(제3 실시예)
도7a는 본 발명의 제3 실시예에 따른 종형 MOSFET을 도시하는 단면도이다. 도7a는 도8에 도시된 P 전도형 칼럼 영역(3)의 짧은 변을 마주보는 VIIA-VIIA 단면 구조에 대응하는 구조를 도시하고 있다. 여기서, 도7b는 본 실시예에 대한 이해를 용이하게 하기 위하여 도시되어 있다. 도7b는 도8에 도시된 P 전도형 칼럼 영역(3)의 긴 변을 마주보는 VIIB-VIIB 단면 구조에 대응하는 구조를 도시하고 있고, 이 구조는 종래부터 잘 알려진 구조이다.
제3 실시예에서는, 제1 실시예에서와 같이, 칼럼 구조가 형성될 때, Si(110) 표면을 갖는 기판이 이용된다. 칼럼 구조는 에칭 속도(etching rate)의 면 방위(surface orientation) 의존성을 이용한 습식(wet) 에칭 방법에 의해 형성된다. 따라서, 칼럼의 형태는 전술된 실시예들에서의 칼럼의 형태와 다르다. 그밖의 기본적인 구조들은 제1 실시예의 구조들과 유사하다.
제1 및 제2 실시예에서, 칼럼 영역 말단(16)에서 PN 접합면은 기판 표면에 수평인 방향에 대해 수직으로 배치된다. 그러나, 제3 실시예에서는, 도7a에 도시된 바와 같이, 칼럼 영역 말단(16)에서 PN 접합면은 기판 표면에 수평인 방향으로부터 35.27도의 각도를 갖는다. 기판에 펼쳐지는 공핍층의 범위는 전술된 실시예와 동일하고, 공핍층은 N 전도형 칼럼 영역의 폭 WN의 1/2의 길이를 활성 영역의 말단(17)에서부터 칼럼 영역(4)에서의 P 전도형 칼럼 영역(3)의 짧은 변의 말단(16)까지의 거리에 가산함으로써 획득되는 길이를 갖는 범위에서 펼쳐진다. 기판 표면 상에서 말단 영역 길이(L)는 삼각 함수에 의해 표현될 수 있다. 구체적으로, 길이(L)는 후술되는 바와 같이 표현된다.
먼저, 기판 표면에 대해 수직인 선이 기판의 깊이 방향으로 칼럼 영역에서의 활성 영역의 말단(17)으로부터 내려온다. 이 수직선과 P- 전도형 반도체 영역(5)과 P 전도형 칼럼 영역(3) 사이의 경계선과의 교점은 시작점(starting point)(18)으로 규정된다. 반경을 갖는 원호가 도시되어 있고, 이 반경은 칼럼의 깊이로부터 N 전도형 칼럼 영역의 폭 WN의 1/2을 감산함으로써 획득된다. 원호는 Si(111) 표면에 접하고, 접점은 원호와 칼럼 영역 말단(16) 사이에 있다. 그리고, 법선(normal line)이 접점으로부터 칼럼 영역(4)의 말단으로 내려온다. 법선, 말단 영역 길이(L) 및sin35.27의 값의 관계로부터, 말단 영역 길이(L)는 칼럼의 깊이(D)로부터 N 전도형 칼럼 영역의 폭 WN의 1/2을 감산함으로써 획득되는 거리와 1/sin35.27의 곱으로 표현될 수 있다. 따라서, 말단 영역 길이(L)는 수식3을 만족시키도록 셋팅된다.
(수식3) L≥(D-WN/2)/sin35.27
여기서, L은 말단 영역 길이를 나타내고, WN은 N 전도형 칼럼 영역의 폭을 나타내며, D는 칼럼 구조의 깊이를 나타낸다.
따라서, 말단 영역 길이는 활성 영역의 말단(17)에서부터 기판 표면 상의 칼럼 영역 말단(16)에서의 PN 접합 부분까지의 거리로 규정된다. 말단(17)은 P+ 전도형 바디 콘택 영역(8)의 최외주에 의해 결정된다. 활성 영역(13) 및 N 전도형 실리 콘 단결정으로 구성되는 N 전도형 반도체 영역(21)은 수식3을 만족시키는 말단 영역 길이(L) 만큼 떨어지도록 형성된다.
전술한 구조에서, 칼럼 영역(4)의 내부로부터 칼럼 영역 말단(16)을 향해 펼쳐지는 공핍층은 칼럼 영역(4)으로부터 기판의 깊이 방향으로 펼쳐지는 공핍층과 동일하게 펼쳐진다. 따라서, 칼럼 구조의 짧은 변을 마주보는 영역에서의 전기장 집중이 회피되어, 종형 MOSFET의 내전압이 향상된다.
(제4 실시예)
도9a는 본 발명의 제4 실시예에 따른 종형 MOSFET을 도시한 단면도이다. 제3 실시예와의 차이는 제3 실시예의 도7a 및 도7b의 단면도에 도시된 기판 표면 상의 P- 전도형 반도체 영역(5) 및 N 버퍼 영역(12)이 존재하지 않고, 대신에, P 전도형 바디 영역(6)이 칼럼 영역(4) 내부에 배치된다는 점이다.
기판 표면의 레이아웃은, 제3 실시예와 같이, 도8에 도시된 제2 전도형을 갖는 제2 반도체 영역(3)의 짧은 변을 마주보는 VIIA-VIIA 단면 구조에 대응하는 구조를 갖는다. 여기서, 도9b는 본 실시예에 대한 이해를 용이하게 하기 위하여 도시되어 있다. 도9b는 도2a에 도시된 제2 전도형을 갖는 제2 반도체 영역(3)의 짧은 변을 마주보는 VIIB-VIIB 단면 구조에 대응하는 구조를 갖는데, 이 구조는 종래부터 잘 알려진 구조이다.
제4 실시예에서는, 제 3 실시예의 P- 전도형 반도체 영역(5) 및 N 전도형 버퍼 영역(12)이 존재하지 않는다. 따라서, 기판 표면에 존재하는 말단(14)에서의 PN 접합은, 제3 실시예와 비교하여, 외주에 배치된다. 구체적으로, 활성 영역(13) 및 N 전도형 실리콘 단결정 영역(21)은 수식4를 만족시키도록 형성된다. 수식4는 DB/tan35.27항을 수식3에 가산함으로써 획득된다. 전술한 항은 도9a에 도시된 P 전도형 바디 영역의 깊이(DB)의 파라미터(parameter)를 갖는다.
(수식4) {L≥(D-WN/2)/sin35.27}+(DB/tan35.27)
여기서, L은 말단 영역 길이를 나타내고, WN은 N 전도형 칼럼 영역의 폭을 나타내며, D는 칼럼 구조의 깊이를 나타내고, DB는 P 전도형 바디 영역의 깊이를 나타낸다.
따라서, 제4 실시예에서는, 제3 실시예와 같이, 칼럼 영역(4)의 내부로부터 칼럼 영역 말단(16)을 향해 펼쳐지는 공핍층이 기판의 깊이 방향으로 펼쳐지는 공핍층과 동일하게 펼쳐진다. 따라서, 칼럼 구조의 짧은 변을 마주보는 영역에서의 전기장 집중이 회피되어, 종형 MOSFET의 내전압이 향상된다.
(제5 실시예)
본 실시예에서는, 제4 실시예에서 설명된 칼럼 영역의 코너(corner) 부분에 관해서, 칼럼 구조의 짧은 변을 마주보는 영역에서의 전기장 집중이 회피되어, 종형 MOSFET의 내전압이 향상된다. 구체적으로, 도10에 도시된 바와 같이, 칼럼의 짧은 변은 말단 영역 길이(L) 범위의 외부에 배치되고, 이 범위는 기판의 상면(upper side)으로부터 바라볼 때 활성 영역(17)으로부터 말단 영역 길이(L)만큼 떨어져 있 는 원형의 일부로 도시되어 있다.
전술된 실시예들에서의 말단 영역 길이(L)의 관계는 칼럼 영역(4)의 코너에 유사하게 적용될 수 있다. 구체적으로, 말단 영역 길이(L)가 수식2 ~ 수식4 중에 하나의 수식을 만족시키는 경우, 내전압이 장치에 인가되면, 기판의 상면으로부터 바라볼 때 공핍층의 코너는 활성 영역의 코너를 시작점으로 하여 외주를 향해 원호 형태로 펼쳐진다. 이 경우, P 전도형 칼럼 영역 말단(161)은 말단 영역 길이(L) 범위의 외부가 되도록 설계되고, 그 결과, 각각의 실시예에서 칼럼 영역(4)의 코너에 있어서 말단 영역 길이(L)는 전술된 실시예들에서의 수식2, 수식3 또는 수식4를 만족시킨다. 따라서, 본 실시예에서 설명되는 구조는 낮은 내전압을 갖는 부분이 전체 반도체 장치에서 국부적으로 형성되는 것을 회피하도록 해준다.
(다른 실시예)
칼럼 영역(4)에 관해서, P 전도형 또는 N 전도형 칼럼 영역의 폭(WN 또는 WP) 및 P 전도형 또는 N 전도형 칼럼 영역의 농도(concentration)는 특별히 설명되지 않는다. 그러나, 전체 기판 표면에서 P 전도형 또는 N 전도형 칼럼 영역의 폭(WN 또는 WP) 및 P 전도형 또는 N 전도형 칼럼 영역의 농도는 일정할 수 있다.
또한, 본 발명이 종형 MOSFET에 적용되지만, 본 발명은 다른 종형 반도체 장치에 적용될 수 있다. 또한, 종형 MOSFET이 N 전도형을 갖지만, 종형 MOSFET은 P 전도형을 가질 수 있다.
Claims (6)
- 제1 전도형을 갖는 반도체 기판;상기 제1 전도형을 갖는 제1 반도체 영역 및 제2 전도형을 갖는 제2 반도체 영역을 포함하는 칼럼 영역 - 여기서, 상기 제1 및 제2 반도체 영역은 상기 반도체 기판의 기판 깊이 방향으로 소정의 깊이를 각각 갖고, 상기 제1 반도체 영역 내에 배치되는 상기 제2 반도체 영역은 기판 표면측으로부터 볼 때 스트라이프 형상을 포함하는 다각형을 갖고, 상기 제1 및 제2 반도체 영역의 각각은 소정의 거리만큼 서로 떨어져서 복수 개 형성되어 있고, 상기 제1 및 제2 반도체 영역은 칼럼 구조가 제공되도록 상기 반도체 기판 상에 교대로 정렬됨 -;상기 제1 전도형을 갖는 상기 반도체 기판에 배치되고, 상기 칼럼 영역의 외부에 배치되는 제3 반도체 영역;상기 제2 전도형을 갖는 제4 반도체 영역 - 여기서, 상기 제4 반도체 영역은 상기 제3 반도체 영역에 배치되고, 상기 칼럼 영역, 또는, 상기 칼럼 영역으로부터 상기 칼럼 영역의 외부까지의 범위에 배치됨 -;상기 제4 반도체 영역의 외부에 배치되고, 상기 제3 반도체 영역에 배치되는 제5 반도체 영역 - 여기서, 상기 제5 반도체 영역은 장치의 표면에서부터 상기 제3 반도체 영역까지 펼쳐짐 -;상기 제2 전도형을 갖고, 상기 제3 반도체 영역의 기판 표면에 배치되는 바디 영역;상기 제1 전도형을 갖는 소스 영역;상기 제2 전도형을 갖는 바디 콘택 영역;트렌치 - 여기서, 상기 소스 영역, 상기 바디 콘택 영역 및 상기 트렌치는 상기 바디 영역 내에 배치됨 -;상기 트렌치의 측면 및 저면에 배치되는 게이트 절연막; 및전극이 상기 게이트 절연막을 통해 상기 트렌치에 임베딩되는 방식으로 제공되는 트렌치 게이트를 포함하고,여기서,상기 소스 영역은 상기 트렌치 게이트 주위에 배치되고, 상기 바디 영역의 표면에 배치되고,상기 바디 콘택 영역은 상기 바디 영역의 표면에 배치되고,상기 반도체 기판 및 상기 제1 반도체 영역은 전기적으로 연결되고,상기 소스 영역, 상기 바디 영역, 상기 바디 콘택 영역 및 상기 트렌치 게이트를 포함하는 상기 칼럼 영역은 활성 영역을 제공하고,상기 바디 콘택 영역은 상기 활성 영역의 말단으로서 말단을 갖고,상기 제2 반도체 영역은 상기 칼럼 영역에서 상기 제2 반도체 영역의 짧은 변에 말단을 갖고,상기 바디 콘택 영역의 말단으로부터 상기 제2 반도체 영역의 말단까지의 거리는 말단 영역 길이 L로 규정되고, 상기 제1 반도체 영역은 W1로 규정되는 폭을 갖고, 상기 칼럼 구조는 D로 규정되는 깊이를 갖고,상기 말단 영역 길이 L, 상기 제1 반도체 영역의 폭 W1 및 상기 칼럼 구조의 깊이 D는 L≥D-W1/2의 관계를 만족시키는종형 반도체 장치.
- 제1 전도형을 갖는 반도체 기판;상기 제1 전도형을 갖는 제1 반도체 영역 및 제2 전도형을 갖는 제2 반도체 영역을 갖는 칼럼 영역 - 여기서, 상기 제1 및 제2 반도체 영역은 상기 반도체 기판의 기판 깊이 방향으로 소정의 깊이를 갖고, 상기 제1 반도체 영역 내에 배치되는 상기 제2 반도체 영역은 기판 표면측으로부터 볼 때 스트라이프 형상을 포함하는 다각형을 갖고, 상기 제1 및 제2 반도체 영역의 각각은 소정의 거리만큼 서로 떨어져서 복수 개 형성되어 있고, 상기 제1 및 제2 반도체 영역은 칼럼 구조가 제공되도록 상기 반도체 기판 상에 교대로 정렬됨 -;상기 제1 전도형을 갖는 상기 반도체 기판에 배치되고, 상기 칼럼 영역의 외부에 배치되는 제3 반도체 영역;상기 제2 전도형을 갖는 제4 반도체 영역 - 여기서, 상기 제4 반도체 영역은 상기 제3 반도체 영역에 배치되고, 상기 칼럼 영역, 또는, 상기 칼럼 영역으로부터 상기 칼럼 영역의 외부까지의 범위에 배치됨 -;상기 제4 반도체 영역의 외부에 배치되고, 상기 제3 반도체 영역에 배치되는 제5 반도체 영역 - 여기서, 상기 제5 반도체 영역은 장치의 표면에서부터 상기 제3 반도체 영역까지 펼쳐짐 -;상기 제2 전도형을 갖고, 상기 제3 반도체 영역의 기판 표면에 배치되는 바디 영역;상기 제1 전도형을 갖는 소스 영역;상기 제2 전도형을 갖는 바디 콘택 영역;트렌치 - 여기서, 상기 소스 영역, 상기 바디 콘택 영역 및 상기 트렌치는 상기 바디 영역 내에 배치됨 -;상기 트렌치의 측면 및 저면에 배치되는 게이트 절연막;전극이 상기 게이트 절연막을 통해 상기 트렌치에 임베딩되는 방식으로 제공되는 트렌치 게이트; 및상기 제1 전도형을 갖고, 상기 트렌치 게이트, 상기 바디 영역 및 상기 제1 반도체 영역에 접하도록 배치되는 버퍼 영역을 포함하고,여기서,상기 소스 영역은 상기 트렌치 게이트 주위에 배치되고, 상기 바디 영역의 표면에 배치되고,상기 바디 콘택 영역은 상기 바디 영역의 표면에 배치되고,상기 트렌치 게이트는 상기 버퍼 영역에 도달하도록 배치되고,상기 반도체 기판 및 상기 제1 반도체 영역은 전기적으로 연결되고,상기 소스 영역, 상기 바디 영역, 상기 바디 콘택 영역 및 상기 트렌치 게이트를 포함하는 상기 칼럼 영역은 활성 영역을 제공하고,상기 바디 콘택 영역은 상기 활성 영역의 말단으로서 말단을 갖고,상기 제2 반도체 영역은 상기 칼럼 영역에서 상기 제2 반도체 영역의 짧은 변에 말단을 갖고,상기 바디 콘택 영역의 말단으로부터 상기 제2 반도체 영역의 말단까지의 거리는 말단 영역 길이 L로 규정되고, 상기 제1 반도체 영역은 W1로 규정되는 폭을 갖고, 상기 칼럼 구조는 D로 규정되는 깊이를 갖고,상기 말단 영역 길이 L, 상기 제1 반도체 영역의 폭 W1 및 상기 칼럼 구조의 깊이 D는 L≥D-W1/2의 관계를 만족시키는종형 반도체 장치.
- 제1 전도형을 갖는 반도체 기판;상기 제1 전도형을 갖는 제1 반도체 영역 및 제2 전도형을 갖는 제2 반도체 영역을 갖는 칼럼 영역 - 여기서, 상기 제1 및 제2 반도체 영역은 상기 반도체 기판의 기판 깊이 방향으로 소정의 깊이를 갖고, 상기 제1 반도체 영역 내에 배치되는 상기 제2 반도체 영역은 기판 표면측으로부터 볼 때 스트라이프 형상을 포함하는 다각형을 갖고, 상기 제1 및 제2 반도체 영역의 각각은 소정의 거리만큼 서로 떨어져서 복수 개 형성되어 있고, 상기 제1 및 제2 반도체 영역은 칼럼 구조가 제공되도록 상기 반도체 기판 상에 교대로 정렬됨 -;상기 제2 전도형을 갖고, 상기 칼럼 영역의 기판 표면에 배치되는 바디 영역;상기 제1 전도형을 갖는 소스 영역;상기 제2 전도형을 갖는 바디 콘택 영역;트렌치 - 여기서, 상기 소스 영역, 상기 바디 콘택 영역 및 상기 트렌치는 상기 바디 영역 내에 배치됨 -;상기 트렌치의 측면 및 저면에 배치되는 게이트 절연막; 및전극이 상기 게이트 절연막을 통해 상기 트렌치에 임베딩되는 방식으로 제공되는 트렌치 게이트를 포함하고,여기서,상기 소스 영역은 상기 트렌치 게이트 주위에 배치되고, 상기 바디 영역의 표면에 배치되고,상기 바디 콘택 영역은 상기 바디 영역의 표면에 배치되고,상기 트렌치 게이트는 상기 제1 반도체 영역에 도달하도록 배치되고,상기 반도체 기판 및 상기 제1 반도체 영역은 전기적으로 연결되고,상기 소스 영역, 상기 바디 영역, 상기 바디 콘택 영역 및 상기 트렌치 게이트를 포함하는 상기 칼럼 영역은 활성 영역을 제공하고,상기 바디 콘택 영역은 상기 활성 영역의 말단으로서 말단을 갖고,상기 제2 반도체 영역은 상기 칼럼 영역에서 상기 제2 반도체 영역의 짧은 변에 말단을 갖고,상기 바디 콘택 영역의 말단으로부터 상기 제2 반도체 영역의 말단까지의 거리는 말단 영역 길이 L로 규정되고, 상기 제1 반도체 영역은 W1로 규정되는 폭을 갖고, 상기 칼럼 구조는 D로 규정되는 깊이를 갖고,상기 말단 영역 길이 L, 상기 제1 반도체 영역의 폭 W1 및 상기 칼럼 구조의 깊이 D는 L≥D-W1/2의 관계를 만족시키는종형 반도체 장치.
- Si(110) 표면 및 제1 전도형을 갖는 반도체 기판;상기 제1 전도형을 갖는 제1 반도체 영역 및 제2 전도형을 갖는 제2 반도체 영역을 갖는 칼럼 영역 - 여기서, 상기 제1 및 제2 반도체 영역은 상기 반도체 기판의 기판 깊이 방향으로 소정의 깊이를 갖고, 상기 제1 반도체 영역 내에 배치되는 상기 제2 반도체 영역은 기판 표면측으로부터 볼 때 스트라이프 형상을 포함하는 다각형을 갖고, 상기 제1 및 제2 반도체 영역의 각각은 소정의 거리만큼 서로 떨어져서 복수 개 형성되어 있고, 상기 제1 및 제2 반도체 영역은 칼럼 구조가 제공되도록 상기 반도체 기판 상에 교대로 정렬됨 -;상기 제1 전도형을 갖는 상기 반도체 기판에 배치되고, 상기 칼럼 영역의 외부에 배치되는 제3 반도체 영역;상기 제2 전도형을 갖는 제4 반도체 영역 - 여기서, 상기 제4 반도체 영역은 상기 제3 반도체 영역에 배치되고, 상기 칼럼 영역, 또는, 상기 칼럼 영역으로부터 상기 칼럼 영역의 외부까지의 범위에 배치됨 -;상기 제4 반도체 영역의 외부에 배치되고, 상기 제3 반도체 영역에 배치되는 제5 반도체 영역 - 여기서, 상기 제5 반도체 영역은 장치의 표면에서부터 상기 제3 반도체 영역까지 펼쳐짐 -;상기 제2 전도형을 갖고, 상기 제3 반도체 영역의 기판 표면에 배치되는 바디 영역;상기 제1 전도형을 갖는 소스 영역;상기 제2 전도형을 갖는 바디 콘택 영역;트렌치 - 여기서, 상기 소스 영역, 상기 바디 콘택 영역 및 상기 트렌치는 상기 바디 영역 내에 배치됨 -;상기 트렌치의 측면 및 저면에 배치되는 게이트 절연막; 및전극이 상기 게이트 절연막을 통해 상기 트렌치에 임베딩되는 방식으로 제공되는 트렌치 게이트를 포함하고,여기서,상기 제2 반도체 영역은 외형을 구성하는 표면을 포함하고, 여기서, 상기 표면은 적어도 한 쌍의 Si(111) 표면을 포함하고,상기 소스 영역은 상기 트렌치 게이트 주위에 배치되고, 상기 바디 영역의 표면에 배치되고,상기 바디 콘택 영역은 상기 바디 영역의 표면에 배치되고,상기 반도체 기판 및 상기 제1 반도체 영역은 전기적으로 연결되고,상기 소스 영역, 상기 바디 영역, 상기 바디 콘택 영역 및 상기 트렌치 게이트를 포함하는 상기 칼럼 영역은 활성 영역을 제공하고,상기 바디 콘택 영역은 상기 활성 영역의 말단으로서 말단을 갖고,상기 제2 반도체 영역은 상기 칼럼 영역에서 상기 제2 반도체 영역의 짧은 변에 말단을 갖고,상기 바디 콘택 영역의 말단으로부터 상기 제2 반도체 영역의 말단까지의 거리는 말단 영역 길이 L로 규정되고, 상기 제1 반도체 영역은 W1로 규정되는 폭을 갖고, 상기 칼럼 구조는 D로 규정되는 깊이를 갖고,상기 말단 영역 길이 L, 상기 제1 반도체 영역의 폭 W1 및 상기 칼럼 구조의 깊이 D는 L≥(D-W1/2)/sin35.27의 관계를 만족시키는종형 반도체 장치.
- Si(110) 표면 및 제1 전도형을 갖는 반도체 기판;상기 제1 전도형을 갖는 제1 반도체 영역 및 제2 전도형을 갖는 제2 반도체 영역을 갖는 칼럼 영역 - 여기서, 상기 제1 및 제2 반도체 영역은 상기 반도체 기판의 기판 깊이 방향으로 소정의 깊이를 갖고, 상기 제1 반도체 영역 내에 배치되는 상기 제2 반도체 영역은 기판 표면측으로부터 볼 때 스트라이프 형상을 포함하는 다각형을 갖고, 상기 제1 및 제2 반도체 영역의 각각은 소정의 거리만큼 서로 떨어져서 복수 개 형성되어 있고, 상기 제1 및 제2 반도체 영역은 칼럼 구조가 제공되도록 상기 반도체 기판 상에 교대로 정렬됨 -;상기 제1 전도형을 갖는 상기 반도체 기판에 배치되고, 상기 칼럼 영역의 외부에 배치되는 제3 반도체 영역;상기 제2 전도형을 갖는 제4 반도체 영역 - 여기서, 상기 제4 반도체 영역은 상기 제3 반도체 영역에 배치되고, 상기 칼럼 영역, 또는, 상기 칼럼 영역으로부터 상기 칼럼 영역의 외부까지의 범위에 배치됨 -;상기 제4 반도체 영역의 외부에 배치되고, 상기 제3 반도체 영역에 배치되는 제5 반도체 영역 - 여기서, 상기 제5 반도체 영역은 장치의 표면에서부터 상기 제3 반도체 영역까지 펼쳐짐 -;상기 제2 전도형을 갖고, 상기 제3 반도체 영역의 기판 표면에 배치되는 바디 영역;상기 제1 전도형을 갖는 소스 영역;상기 제2 전도형을 갖는 바디 콘택 영역;트렌치 - 여기서, 상기 소스 영역, 상기 바디 콘택 영역 및 상기 트렌치는 상기 바디 영역 내에 배치됨 -;상기 트렌치의 측면 및 저면에 배치되는 게이트 절연막;전극이 상기 게이트 절연막을 통해 상기 트렌치에 임베딩되는 방식으로 제공되는 트렌치 게이트; 및상기 제1 전도형을 갖고, 상기 트렌치 게이트, 상기 바디 영역 및 상기 제1 반도체 영역에 접하도록 배치되는 버퍼 영역을 포함하고,여기서,상기 제2 반도체 영역은 외형을 구성하는 표면을 포함하고, 여기서, 상기 표면은 적어도 한 쌍의 Si(111) 표면을 포함하고,상기 소스 영역은 상기 트렌치 게이트 주위에 배치되고, 상기 바디 영역의 표면에 배치되고,상기 바디 콘택 영역은 상기 바디 영역의 표면에 배치되고,상기 트렌치 게이트는 상기 버퍼 영역에 도달하도록 배치되고,상기 반도체 기판 및 상기 제1 반도체 영역은 전기적으로 연결되고,상기 소스 영역, 상기 바디 영역, 상기 바디 콘택 영역 및 상기 트렌치 게이트를 포함하는 상기 칼럼 영역은 활성 영역을 제공하고,상기 바디 콘택 영역은 상기 활성 영역의 말단으로서 말단을 갖고,상기 제2 반도체 영역은 상기 칼럼 영역에서 상기 제2 반도체 영역의 짧은 변에 말단을 갖고,상기 바디 콘택 영역의 말단으로부터 상기 제2 반도체 영역의 말단까지의 거리는 말단 영역 길이 L로 규정되고, 상기 제1 반도체 영역은 W1로 규정되는 폭을 갖고, 상기 칼럼 구조는 D로 규정되는 깊이를 갖고,상기 말단 영역 길이 L, 상기 제1 반도체 영역의 폭 W1 및 상기 칼럼 구조의 깊이 D는 L≥(D-W1/2)/sin35.27의 관계를 만족시키는종형 반도체 장치.
- Si(110) 표면 및 제1 전도형을 갖는 반도체 기판;상기 제1 전도형을 갖는 제1 반도체 영역 및 제2 전도형을 갖는 제2 반도체 영역을 갖는 칼럼 영역 - 여기서, 상기 제1 및 제2 반도체 영역은 상기 반도체 기판의 기판 깊이 방향으로 소정의 깊이를 갖고, 상기 제1 반도체 영역 내에 배치되는 상기 제2 반도체 영역은 기판 표면측으로부터 볼 때 스트라이프 형상을 포함하는 다각형을 갖고, 상기 제1 및 제2 반도체 영역의 각각은 소정의 거리만큼 서로 떨어져서 복수 개 형성되어 있고, 상기 제1 및 제2 반도체 영역은 칼럼 구조가 제공되도록 상기 반도체 기판 상에 교대로 정렬됨 -;상기 제2 전도형을 갖고, 상기 칼럼 영역의 기판 표면에 배치되는 바디 영역;상기 제1 전도형을 갖는 소스 영역;상기 제2 전도형을 갖는 바디 콘택 영역;트렌치 - 여기서, 상기 소스 영역, 상기 바디 콘택 영역 및 상기 트렌치는 상기 바디 영역 내에 배치됨 -;상기 트렌치의 측면 및 저면에 배치되는 게이트 절연막; 및전극이 상기 게이트 절연막을 통해 상기 트렌치에 임베딩되는 방식으로 제공되는 트렌치 게이트를 포함하고,여기서,상기 제2 반도체 영역은 외형을 구성하는 표면을 포함하고, 여기서, 상기 표면은 적어도 한 쌍의 Si(111) 표면을 포함하고,상기 소스 영역은 상기 트렌치 게이트 주위에 배치되고, 상기 바디 영역의 표면에 배치되고,상기 바디 콘택 영역은 상기 바디 영역의 표면에 배치되고,상기 트렌치 게이트는 버퍼 영역에 도달하도록 배치되고,상기 반도체 기판 및 상기 제1 반도체 영역은 전기적으로 연결되고,상기 소스 영역, 상기 바디 영역, 상기 바디 콘택 영역 및 상기 트렌치 게이트를 포함하는 상기 칼럼 영역은 활성 영역을 제공하고,상기 바디 콘택 영역은 상기 활성 영역의 말단으로서 말단을 갖고,상기 제2 반도체 영역은 상기 칼럼 영역에서 상기 제2 반도체 영역의 짧은 변에 말단을 갖고,상기 바디 콘택 영역의 말단으로부터 상기 제2 반도체 영역의 말단까지의 거리는 말단 영역 길이 L로 규정되고, 상기 제1 반도체 영역은 W1로 규정되는 폭을 갖고, 상기 칼럼 구조는 D로 규정되는 깊이를 갖고, 상기 바디 영역은 DB로 규정되는 깊이를 갖고,상기 말단 영역 길이 L, 상기 제1 반도체 영역의 폭 W1, 상기 칼럼 구조의 깊이 D 및 상기 바디 영역의 깊이 DB는 L≥{(D-W1/2)/sin35.27}+(DB/tan35.27)의 관계를 만족시키는종형 반도체 장치.
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