KR20130047539A - 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터(super junction-MOSFET)의 제조 방법에 관한에 관한 것이다. 본 발명에 따른 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법은, 제1 도전형 실리콘 기판의 상면에 형성된 제2 도전형 에피택셜층내에 적어도 하나의 딥(deep) 트렌치를 형성하기 위한 식각 공정을 실행하는 단계; 상기 적어도 하나의 딥 트렌치의 저면에 제3 도전형 불순물을 주입하기 위한 불순물 주입 공정을 실행하는 단계; 상기 적어도 하나의 딥 트렌치를 매립하기 위해, 전체 구조 상부에 상기 제3 도전형 불순물이 도핑된 제3 도전형 에피택셜층을 퇴적(deposition)하는 퇴적 공정을 복수회에 걸쳐서 실행하는 단계; 상기 제3 도전형 에피택셜층을 퇴적하는 공정이 한 번씩 실행될 때마다, 상기 적어도 하나의 딥 트렌치를 제외한 영역의 상기 제2 도전형 에피택셜층의 상부면이 노출될 때까지, 전체 구조 상부에 CMP(Chemical Mechanical Polishing) 공정을 실행하는 단계; 상기 제3 도전형 에피택셜층의 일부분과, 상기 불순물 주입 공정에서 주입된 상기 제3 도전형 불순물이 상기 적어도 하나의 딥 트렌치에 인접한 상기 제2 도전형 에피택셜층내에 확산되어 제3 도전형의 적어도 하나의 필러가 생성되도록, 확산 공정을 실행하는 단계; 및 상기 적어도 하나의 필러와 접합을 이루는 게이트부 및 소스 영역을 형성하는 단계를 포함한다. 본 발명에 따르면, 증가된 항복 전압과 감소된 온 저항을 갖는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터가 얻어질 수 있다.

Description

수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법{Method for manufacturing super junction MOSFET}
본 발명은 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor)의 제조 방법에 관한 것으로서, 더욱 상세하게는, 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터(super junction-MOSFET)의 제조 방법에 관한 것이다.
일반적으로, 전력용 MOSFET는 우수한 스위칭 능력과 비교적 큰 입력 임피던스를 갖기 때문에 구동 회로를 단순화할 수 있다는 장점이 있다. MOSFET의 에피택셜(epitaxial)층내 드리프트(drift) 영역의 비저항 및 두께가 증가하면, MOSFET의 항복 전압이 증가하여, 고전압에서의 MOSFET의 동작 특성이 향상될 수 있다. 하지만 드리프트 영역의 비저항과 두께가 증가하면 MOSFET의 전체 온 저항값의 90%를 차지하는 드리프트 영역의 온 저항값이 급격히 증가하는 문제가 있다. 따라서 향상된 고전압 동작 특성을 보이면서도 비교적 낮은 온 저항 특성을 갖는 SJ-MOSFET의 사용이 증가하고 있는 추세이다.
도 1a에는 종래의 제조 방법에 의해 제조된 SJ-MOSFET(10)가 도시되어 있다. SJ-MOSFET(10)는 기판(11), 에피택셜층(12), 게이트(gate) 절연막(13), 게이트 전극(14), 소스(source) 전극(15), 및 드레인(drain) 전극(16)을 포함한다. 에피택셜층(12) 내에는 P-웰(well)(또는, 보디(body))(17)과 P-필러(pillar)(18)가 형성되고, P-웰(17) 내에는 소스 영역(19)이 형성된다. 이처럼 SJ-MOSFET(10)의 구조는 평면형(Planar) MOSFET(20)(도 1b참고)와 유사하지만, 초접합(super junction) 특성을 얻기 위한 구조가 P-웰(17) 하단부의 드리프트 영역 내에 형성되어 있음을 알 수 있다. 즉, P-웰(17) 아래에 P-필러(18)가 존재하여, SJ-MOSFET(10)의 드리프트 영역은 P 영역/N 영역/P 영역/N 영역/P 영역…과 같은 구조를 갖는다.
드레인 전극(16)과 소스 전극(15) 간에 전압이 인가되면, SJ-MOSFET(10)의 드리프트 영역의 수직 및 수평 방향 모두 공핍층이 확장된다. 이때, P 영역의 전하량과 N 영역의 전하량이 동일하게 균형을 이루고 있다면, P 영역과 N 영역 모두 완전히 공핍되어 수직 방향으로의 전하가 존재하지 않는다. 그 결과, SJ-MOSFET(10)의 드리프트 영역은 유전체와 같은 특성을 띠게 되고, 드레인 전극(16)에 인가되는 전압이 증가함에 따라, 드리프트 영역의 수직 방향의 전계값은 도 1a에 도시된 것과 같이 각 깊이(A, B, C)에 걸쳐서 일정한 사각형 형태로 분포된다.
이와는 대조적으로, 평면형 MOSFET(20)의 경우, 드레인 전극(26)과 소스 전극(25) 간에 전압이 인가되면, 드리프트 영역의 수직 방향으로만 공핍층이 확장되므로, 그 수직 방향의 전계값은 도 1b에 도시된 것과 같이 깊이(D)에서 깊이(F) 쪽으로 갈수록 급격히 감소하는 삼각형 형태로 분포된다. 전계값들의 적분값(즉, 도 1a 및 도 1b의 그래프에서 빗금으로 표시된 부분의 면적)이 항복 전압에 해당하므로, 사각형 형태의 전계값 분포를 갖는 SJ-MOSFET(10)은 삼각형 형태의 전계값 분포를 갖는 평면형 MOSFET(20)에 비해 더 높은 항복 전압을 갖는다.
한편, SJ-MOSFET(10)의 항복 전압(BV)과 단위 면적당 온 저항(Rsp)은 아래의 수식들로 간략하게 표현될 수 있다.
Figure pat00001
[수학식 1]에서, Ec는 전계를 나타내고, L은 필러(pillar)의 수직 깊이를 나타낸다.
Figure pat00002
[수학식 2]에서, cp(cell pitch)(도 31참고)는 필러간의 간격, μ는 전자 이동도, E는 임계전계, Q는 전하량을 각각 나타낸다.
드리프트 영역의 P 영역과 N 영역간의 전하의 균형(charge balance)이 이루어질 경우, [수학식 1]에서 알 수 있는 것과 같이, SJ-MOSFET(10)의 항복 전압(BV)은 필러의 수직 깊이(L)에 비례한다. 또, [수학식 2]에서 알 수 있는 것과 같이, 필러간의 간격(cp)이 감소할수록 SJ-MOSFET(10)의 단위 면적당 온 저항(Rsp)이 감소한다. 이처럼 SJ-MOSFET의 동작성능을 결정하는 항복 전압과 온 저항이 필러의 수직 깊이(L)와 필러간의 간격(cp)에 따라 변화될 수 있기 때문에, SJ-MOSFET의 제조 과정 중에서 P-필러(18)를 형성하는 공정은 매우 중요하다.
도 2a 내지 도 2c를 참고하여, P-필러(18)를 형성하기 위한 종래의 제조 방법을 간략히 설명하면 다음과 같다. 먼저, 실리콘(Si) 기판(31)의 상면에 에피택셜층(32)이 형성되고, 에피택셜층(32)의 상면에 제1 포토레지스트(photoresist)(미도시)가 도포되어 패터닝된다. 패터닝된 제1 포토레지스트를 식각 마스크로 하는 식각 공정이 실행되어, 트렌치(trench)(TN1)가 형성된 후, 불순물이 도핑(doping)된 폴리실리콘층(33)이 트렌치(TN1)내에 증착된다.
그 후, 에피택셜층(34)이 폴리실리콘층(33) 및 에피택셜층(32)의 상면에 형성되고, 제2 포토레지스트(미도시)가 에피택셜층(34)의 상면에 도포되어 패터닝된다. 패터닝된 제2 포토레지스트를 식각 마스크로하는 식각 공정이 실행되어, 트렌치(TN2)가 형성된 후, 불순물이 도핑된 폴리실리콘층(35)이 트렌치(TN2)내에 증착된다. P-필러(18)의 설정된 수직 깊이에 도달할 때까지, 에피택셜층의 형성 공정, 트렌치 형성을 위한 식각 공정, 및 트렌치내에 폴리실리콘층의 증착 공정이 반복적으로 실행된다.
상술한 것과 같이, 종래의 SJ-MOSFET의 제조 과정에서는, 불순물이 도핑된 폴리실리콘층이 일정한 높이만큼씩 순차적으로 적층되는 방식이 사용된다. 하지만 폴리실리콘층의 적층을 위한 트렌치를 식각하는 과정에서, 복수의 에피택셜층(41～45)(도 3참고)에 각각 형성되는 트렌치들의 위치를 정확하게 일치시키는 것이 매우 어렵다. 그 결과, 도 3에 도시된 것과 같이, P-필러(46)의 종단면이 뒤틀리게 형성되는 공정 에러(error)가 발생할 수 있다. 또한, 종래의 방법에 의하면, P-필러(46)가 불균일하게 형성되므로, 드리프트 영역의 P 영역과 N 영역간의 전하의 균형(charge balance)이 깨지기 쉽다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 에피택셜층내에 딥(deep) 트렌치를 형성하는 공정과, 딥 트렌치내에 불순물이 도핑된 에피택셜층(또는 폴리실리콘층)의 퇴적(deposition)을 복수회 반복하여 딥 트렌치를 매립하는 공정을 포함함으로써, 균일한 P-필러의 형성에 의해 드리프트 영역의 P 영역과 N 영역간의 전하의 균형을 맞추고, 공정 에러 및 필러간의 간격을 줄일 수 있는 SJ-MOSFET의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들이 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 SJ-MOSFET의 제조 방법은, 제1 도전형 실리콘 기판의 상면에 형성된 제2 도전형 에피택셜층내에 적어도 하나의 딥(deep) 트렌치를 형성하기 위한 식각 공정을 실행하는 단계; 상기 적어도 하나의 딥 트렌치의 저면에 제3 도전형 불순물을 주입하기 위한 불순물 주입 공정을 실행하는 단계; 상기 적어도 하나의 딥 트렌치를 매립하기 위해, 전체 구조 상부에 상기 제3 도전형 불순물이 도핑된 제3 도전형 에피택셜층을 퇴적(deposition)하는 퇴적 공정을 복수회에 걸쳐서 실행하는 단계; 상기 제3 도전형 에피택셜층을 퇴적하는 공정이 한 번씩 실행될 때마다, 상기 적어도 하나의 딥 트렌치를 제외한 영역의 상기 제2 도전형 에피택셜층의 상부면이 노출될 때까지, 전체 구조 상부에 CMP(Chemical Mechanical Polishing) 공정을 실행하는 단계; 상기 제3 도전형 에피택셜층의 일부분과, 상기 불순물 주입 공정에서 주입된 상기 제3 도전형 불순물이 상기 적어도 하나의 딥 트렌치에 인접한 상기 제2 도전형 에피택셜층내에 확산되어 제3 도전형의 적어도 하나의 필러가 생성되도록, 확산 공정을 실행하는 단계; 및 상기 적어도 하나의 필러와 접합을 이루는 게이트부 및 소스 영역을 형성하는 단계를 포함한다.
상술한 것과 같이, 본 발명에 따른 SJ-MOSFET의 제조 방법은 에피택셜층내에 딥 트렌치를 형성하는 공정과, 딥 트렌치내에 불순물이 도핑된 에피택셜층(또는 폴리실리콘층)의 퇴적을 복수회 반복하여 딥 트렌치를 매립하는 공정을 포함하므로, 균일한 P-필러의 형성에 의해 드리프트 영역의 P 영역과 N 영역간의 전하의 균형을 맞출 수 있고, 공정 에러 및 필러간의 간격을 줄일 수 있다. 그 결과, 증가된 항복 전압과 감소된 온 저항을 갖는 SJ-MOSFET가 얻어질 수 있다.
도 1a는 종래의 제조 방법에 의해 제조된 SJ-MOSFET의 단면 구조 및 항복 전압 인가시 단면의 수직 깊이에 따른 전계의 분포를 나타내는 그래프이다.
도 1b는 도 1a에 도시된 SJ-MOSFET와의 비교 설명을 위한 평면형 MOSFET의 단면 구조 및 항복 전압 인가시 단면의 수직 깊이에 따른 전계의 분포를 나타내는 그래프이다.
도 2a 내지 도 2c는 종래의 제조 방법에 따른 P-필러의 제조 과정을 나타내는 단면도이다.
도 3은 종래의 제조 방법에 의해 제조된 P-필러의 일례를 나타내는 단면도이다.
도 4 내지 도 30은 본 발명의 일실시예에 따른 SJ-MOSFET의 제조 과정을 나타내는 단면도이다.
도 31은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET의 개략적인 단면도이다.
도 32는 도 5에 도시된 딥(deep) 트렌치의 형성을 위한 식각 공정의 조건을 설명하기 위한 단면도이다.
도 33은 도 5에 도시된 딥 트렌치 측벽의 각도의 변화에 따른 SJ-MOSFET의 항복 전압의 변화를 나타내는 그래프이다.
도 34는 도 5에 도시된 딥 트렌치 측벽의 각도의 변화에 따른 SJ-MOSFET의 온 저항의 변화를 나타내는 그래프이다.
도 35는 도 5에 도시된 딥 트렌치 측벽의 각도의 변화에 따른 SJ-MOSFET의 문턱 전압의 변화를 나타내는 그래프이다.
도 36은 도 5에 도시된 딥 트렌치 측벽이 89.5°로 형성된 경우, SJ-MOSFET의 공핍화 정도를 나타내는 단면도이다.
도 37은 도 5에 도시된 딥 트렌치 측벽이 89.8°로 형성된 경우, SJ-MOSFET의 공핍화 정도를 나타내는 단면도이다.
도 38은 도 5에 도시된 딥 트렌치 측벽이 90°로 형성된 경우, SJ-MOSFET의 공핍화 정도를 나타내는 단면도이다.
도 39는 도 36은 도 5에 도시된 딥 트렌치 측벽의 각도의 변화에 따른 전위의 변화를 나타내는 그래프이다.
도 40은 측벽의 각도의 변화에 따른 전계의 변화를 나타내는 그래프이다.
도 41은 도 5에 도시된 딥 트렌치의 저면에 불순물을 주입하지 않은 경우, SJ-MOSFET의 각 영역별 두께 및 저항을 나타내는 단면도이다.
도 42는 도 5에 도시된 딥 트렌치의 저면에 불순물을 주입한 경우, SJ-MOSFET의 각 영역별 두께 및 저항을 나타내는 단면도이다.
도 43은 도 31에 도시된 P-필러의 길이 변화에 따른 SJ-MOSFET의 항복 전압의 변화를 나타내는 그래프이다.
도 44는 도 5에 도시된 딥 트렌치의 저면에 주입되는 불순물의 도즈량 변화에 따른 SJ-MOSFET의 항복 전압의 변화를 나타내는 그래프이다.
도 45는 도 5에 도시된 딥 트렌치의 저면에 주입되는 불순물의 도즈량 변화에 따른 SJ-MOSFET의 온 저항의 변화를 나타내는 그래프이다.
도 46은 도 5에 도시된 딥 트렌치의 저면에 주입되는 불순물의 도즈량 변화에 따른 SJ-MOSFET의 문턱 전압의 변화를 나타내는 그래프이다.
도 47은 도 5에 도시된 딥 트렌치의 저면에 불순물을 주입하지 않은 경우, SJ-MOSFET에 항복 전압 인가시 단면의 수직 깊이에 따른 전계의 분포를 나타내는 그래프이다.
도 48은 도 5에 도시된 딥 트렌치의 저면에 불순물을 주입한 경우, SJ-MOSFET에 항복 전압 인가시 단면의 수직 깊이에 따른 전계의 분포를 나타내는 그래프이다.
도 49는 도 31에 도시된 P-필러 및 N-필러의 비저항의 변화에 따른 SJ-MOSFET의 항복 전압의 변화를 나타내는 그래프이다.
도 50은 도 31에 도시된 P-필러 및 N-필러의 비저항의 변화에 따른 SJ-MOSFET의 온 저항의 변화를 나타내는 그래프이다.
도 51은 도 31에 도시된 P-필러 및 N-필러의 비저항의 변화에 따른 SJ-MOSFET의 문턱 전압의 변화를 나타내는 그래프이다.
도 52는 도 31에 도시된 N-필러의 비저항이 5가지 값으로 설정될 때, P-필러의 비저항의 변화에 따른 SJ-MOSFET의 항복 전압의 변화를 나타내는 그래프이다.
도 53은 도 31에 도시된 N-필러의 비저항이 5가지 값으로 설정될 때, P-필러의 비저항의 변화에 따른 SJ-MOSFET의 온 저항의 변화를 나타내는 그래프이다.
도 54는 도 31에 도시된 N-필러의 비저항이 5가지 값으로 설정될 때, P-필러의 비저항의 변화에 따른 SJ-MOSFET의 문턱 전압의 변화를 나타내는 그래프이다.
도 55는 도 31에 도시된 N-필러의 비저항이 2가지 값으로 설정될 때, P-필러의 비저항의 변화에 따른 SJ-MOSFET의 항복 전압의 변화를 나타내는 그래프이다.
도 56은 도 31에 도시된 N-필러의 비저항이 2가지 값으로 설정될 때, P-필러의 비저항의 변화에 따른 SJ-MOSFET의 온 저항의 변화를 나타내는 그래프이다.
도 57은 도 31에 도시된 N-필러의 비저항이 2가지 값으로 설정될 때, P-필러의 비저항의 변화에 따른 SJ-MOSFET의 문턱 전압의 변화를 나타내는 그래프이다.
도 58은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET의 상세 단면도이다.
도 59는 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET에 항복 전압 인가시 종단면의 수직 깊이에 따른 전계의 분포를 나타내는 그래프이다.
도 60은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET에 항복 전압 인가시 종단면의 수직 깊이에 따른 전위의 변화를 나타내는 그래프이다.
도 61은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET의 동작 온도 변화에 따른 온 저항의 변화를 나타내는 그래프이다.
도 62는 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET의 동작 온도 변화에 따른 항복 전압의 변화를 나타내는 그래프이다.
도 63은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET가 2가지 온도에서 각각 동작할 때, 수직 깊이에 따른 전계의 분포를 나타내는 그래프이다.
도 64는 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET가 2가지 온도에서 각각 동작할 때, 수직 깊이에 따른 전위의 변화를 나타내는 그래프이다.
도 65는 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET와 이에 비교되는 D-MOSFET에 각각 항복 전압이 인가될 때, 드레인 전압의 변화에 따른 드레인 전류의 변화를 나타내는 그래프이다.
도 66은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET와 이에 비교되는 D-MOSFET가 각각 온 상태일 때, 드레인 전압의 변화에 따른 드레인 전류의 변화를 나타내는 그래프이다.
도 67은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET와 이에 비교되는 D-MOSFET의 게이트 전압의 변화에 따른 드레인 전류의 변화를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 명세서 전체에 걸쳐 동일한 참조부호는 동일한 구성요소를 지칭한다.
도 4 내지 도 30은 본 발명의 일실시예에 따른 SJ-MOSFET의 제조 과정을 나타내는 단면도이다.
먼저, 도 4를 참고하면, 제1 도전형(예를 들어, 고농도 n+형) 실리콘(Si) 기판(101)의 상면에 제2 도전형(예를 들어, 저농도 n-형) 에피택셜층(102)이 형성된 후, 포토레지스트(photoresist) 마스킹 공정이 실행된다. 제2 도전형 에피택셜층(102) 상면의 패터닝된 포토레지스트(103)를 식각 마스크로 사용하는 식각 공정이 실행되어, 제2 도전형 에피택셜층(102)내에 딥(deep) 트렌치(TD1～TD7)(도 5 참고)가 형성된다. 이때, 딥 트렌치(TD1, TD2)는 액티브(active) 영역(즉, 게이트부 및 소스가 형성되는 영역)내에 형성되고, 나머지 딥 트렌치(TD3～TD7)는 상기 액티브 영역의 가장자리에 설정된 간격을 두고 형성된다.
상기 식각 공정에서, 딥 트렌치(TD1～TD7) 각각의 측벽은 제2 도전형 에피택셜층(102)의 횡단면에 대해 설정된 각도(α)(단, α는 89.4°≤α≤89.7°를 만족함)(도 32 참고)로 기울어지도록 식각된다. 각도(α)는 식각 장비의 틸트(tilt) 값을 조절함으로써 조절될 수 있다. 또, 딥 트렌치(TD1～TD7) 각각의 종횡비(aspect ratio)는 10:1을 만족하는 것이 바람직하다. 예를 들어, 딥 트렌치(TD1～TD7) 각각의 깊이가 50μm, 폭이 5μm로 설정될 수 있다.
이 후, 도 5에 도시된 것과 같이, 딥 트렌치(TD1～TD7)를 제외한 에피택셜층(102)의 상면에 산화막(104)이 형성되고, 딥 트렌치(TD1～TD7)의 저면에 제3 도전형(예를 들어, p-형) 불순물(105)이 주입된다. 이때, 제3 도전형 불순물(105)로서 붕소(B) 이온이 사용될 수 있고, 도즈량 4.5×1012ions/㎠로 주입 에너지 100KeV의 조건에서 불순물 주입 공정이 실행될 수 있다.
도 6을 참고하면, 산화막(104)이 제거된 후, 전체 구조 상부에 제3 도전형 불순물(예를 들어, 붕소(B))이 도핑된 제3 도전형 에피택셜층(106)이 1차로 퇴적(deposition)된다. 이때, 제3 도전형 에피택셜층(106)의 비저항(resistivity)은 2.02Ω㎠로 설정될 수 있고, 1차 퇴적 공정 시, 920℃의 온도에서 제3 도전형 에피택셜층(106)이 대략 1.2μm의 두께로 전체 구조 상부에 퇴적될 수 있다.
도 7을 참고하면, 딥 트렌치(TD1～TD7)를 제외한 영역의 제2 도전형 에피택셜층(102)의 상부면이 노출될 때까지, 전체 구조 상부에 1차 CMP(Chemical Mechanical Polishing) 공정이 실행된다.
도 8을 참고하면, 전체 구조 상부에 제3 도전형 불순물(예를 들어, 붕소(B))이 도핑된 제3 도전형 에피택셜층(106)이 2차로 퇴적된다. 이때, 제3 도전형 에피택셜층(106)의 비저항은 2.02Ω㎠로 설정될 수 있고, 2차 퇴적 공정 시, 920℃의 온도에서 제3 도전형 에피택셜층(106)이 대략 0.8μm의 두께로 전체 구조 상부에 퇴적될 수 있다.
도 9를 참고하면, 딥 트렌치(TD1～TD7)를 제외한 영역의 제2 도전형 에피택셜층(102)의 상부면이 노출될 때까지, 전체 구조 상부에 2차 CMP 공정이 실행된다.
도 10을 참고하면, 전체 구조 상부에 제3 도전형 불순물(예를 들어, 붕소(B))이 도핑된 제3 도전형 에피택셜층(106)이 3차로 퇴적된다. 이때, 제3 도전형 에피택셜층(106)의 비저항은 2.02Ω㎠로 설정될 수 있고, 3차 퇴적 공정 시, 920℃의 온도에서 제3 도전형 에피택셜층(106)이 대략 0.5μm의 두께로 전체 구조 상부에 퇴적될 수 있다. 이처럼 퇴적 공정이 복수회에 걸쳐서 실행되어야 하는 이유는 딥 트렌치(TD1～TD7) 각각의 큰 종횡비로 인하여, 한 번의 퇴적 공정에 의해 딥 트렌치(TD1～TD7) 각각이 보이드(void) 발생 없이 매립되기가 어렵기 때문이다.
도 11을 참고하면, 딥 트렌치(TD1～TD7)를 제외한 영역의 제2 도전형 에피택셜층(102)의 상부면이 노출될 때까지, 전체 구조 상부에 3차 CMP 공정이 실행된다.
도 12를 참고하면, 전체 구조 상부에 대략 500±50Å의 두께로 산화막(107)이 형성되고, 그 위에 포토레지스트(108)가 도포된 후 패터닝된다.
도 13을 참고하면, 패터닝된 포토레지스트(108)를 식각 마스크로 사용한 식각 공정이 실행되어, 딥 트렌치(TD3～TD7)의 상부면과, 딥 트렌치들(TD2, TD3) 사이에 있는 제2 도전형 에피택셜층(102)의 상부면이 노출된다. 이 후, 노출면에 제4 도전형(예를 들어, p+형) 불순물(109)이 주입된다. 이때, 제4 도전형 불순물(109)로서 붕소(B) 이온이 사용될 수 있고, 도즈량 8×1012ions/㎠로 주입 에너지 120KeV의 조건에서 불순물 주입 공정이 실행될 수 있다.
도 14를 참고하면, 포토레지스트(108)가 제거된 후, 1250℃의 온도에서 120분간 확산(Drive-in) 및 산화막 형성 공정이 실행된다. 그 결과, 제3 도전형 에피택셜층(106)의 일부분과 제3 도전형 불순물(105)이 딥 트렌치(TD1, TD2)에 인접한 제2 도전형 에피택셜층(102)내에 확산되어 제3 도전형의 필러(PP1, PP2)가 생성된다. 또한, 제3 도전형 에피택셜층(106)의 일부분과, 제3 도전형 불순물(105)과, 제4 도전형 불순물(109)이 딥 트렌치(TD3～TD7)에 인접한 제2 도전형 에피택셜층(102)내에 확산되어 제3 도전형의 필러(FP1～FP5)가 생성된다. 제3 도전형의 필러(FP1～FP5)는 SJ-MOSFET내에서 FLR(Field Limiting Ring)로서 작용하게 된다.
FLR은 액티브 영역(즉, 소자)의 모서리 부분에 적용되며, 공핍 영역의 경계를 확장시키고 곡률 접합에서의 전계를 낮춤으로써 SJ-MOSFET의 항복 전압 특성을 향상시키는 작용을 한다.
또, 제3 도전형의 필러들(PP2, FP1) 사이에 있는 제2 도전형 에피택셜층(102)의 상부내에 제4 도전형 불순물(109)이 확산되어, JTE(Junction Termination Extension) 영역(112)이 생성된다. 한편, 전체 구조의 상부에 산화막(110)이 형성된다. 이 후, 전체 구조 상부에 포토레지스트(111)가 도포되어 패터닝 된다.
상술한 것과 같이, 본 발명에 따른 SJ-MOSFET의 제조 방법은, 제2 도전형 에피택셜층(102)내에 딥 트렌치(TD1～TD7)를 형성하고 복수의 퇴적 공정에 의해 딥 트렌치(TD1～TD7)를 매립하므로, 필러(PP1, PP2, FP1～FP5)의 종단면이 뒤틀리게 형성되는 공정 에러가 발생하지 않는다. 또한, 필러(PP1, PP2, FP1～FP5)가 균일하게 형성되므로, 드리프트 영역의 P 영역과 N 영역간의 전하의 균형(charge balance)을 맞추는데 본 발명에 따른 SJ-MOSFET의 제조 방법이 효과적이라 할 수 있다.
도 15를 참고하면, 패터닝 된 포토레지스트(111)를 식각 마스크로 사용한 식각 공정이 실행되어, JFET(Junction Field Effect Transistor) 영역이 형성될 부분(즉, 필러(PP1, PP2) 사이의 영역)이 노출되도록 산화막(110)이 식각된다. 그 후, 노출면에 제1 도전형(예를 들어, n+형) 불순물(113)이 주입된다. 이때, 제1 도전형 불순물(112)로서 인(P) 이온이 사용될 수 있고, 도즈량 1×1012ions/㎠로 주입 에너지 100KeV의 조건에서 불순물 주입 공정이 실행될 수 있다.
도 16을 참고하면, 포토레지스트(111)가 제거되고, 1150℃의 온도에서 180분간 확산 공정이 실행된다. 그 결과, 제1 도전형 불순물(113)이 제2 도전형 에피택셜층(102)내에 확산되어 JFET 영역(114)이 생성된다.
도 17을 참고하면, 전체 구조 상부에 포토레지스트(미도시)가 도포된 후 패터닝 되고, 패터닝 된 포토레지스트를 식각 마스크로 사용한 식각 공정이 실행되어, 산화막(110)의 일부가 식각된다. 그 결과, 필러(FP1, FP2) 사이의 영역과 필러(FP2～FP5)의 상부를 덮는 형태로 산화막(115)이 남겨진다.
도 18을 참고하면, 전체 구조 상부에 800±100Å의 두께로 산화막(116)이 형성되고, 그 위에 포토레지스트(117)가 도포된 후 패터닝 된다. 패터닝 된 포토레지스트(117)를 식각 마스크로 사용한 식각 공정이 실행되어, 게이트(gate) 산화막(118)(도 19 참고)이 형성될 부분과 산화막(115)을 제외한 나머지 영역의 산화막(116)이 제거된다.
도 19를 참고하면, 전체 구조 상부에 폴리 실리콘층(119)이 10000±900Å의 두께로 퇴적되고, 폴리 실리콘층(119)내에 제2 도전형(예를 들어, n-형) 불순물(미도시)이 주입된다. 이때, 제2 도전형 불순물로서 비소(As) 이온이 사용될 수 있고, 도즈량 8×1015ions/㎠로 주입 에너지 50KeV의 조건에서 불순물 주입 공정이 실행될 수 있다.
도 20을 참고하면, 전체 구조 상부에 825±200Å의 두께로 산화막(120)이 형성되고, 그 위에 포토레지스트(121)가 도포된 후 패터닝 된다. 이 후, 패터닝 된 포토레지스트(121)를 식각 마스크로 사용하는 식각 공정이 실행되어, 산화막(120)의 일부가 제거된다. 그 결과, 도 21에 도시된 것과 같이, 게이트 산화막(118)에 대응하는 영역의 산화막(122)과, JTE 영역(112) 및 필러(FP1)의 상부에 대응하는 영역의 산화막(123)만이 남겨진다.
포토레지스트(121)가 제거된 후, 전체 구조 상부에 포토레지스트(124)가 도포되어 패터닝 된다. 패터닝 된 포토레지스트(124)를 식각 마스크로 사용하는 식각 공정이 실행되어, 폴리 실리콘층(119)의 일부가 제거된다. 그 결과, 도 22에 도시된 것과 같이, 산화막(122, 123)에 각각 대응하는 영역의 폴리 실리콘층(125, 126)이 남겨진다. 폴리 실리콘층(125)은 필러(PP1, PP2)와 접합(junction)을 이루는 게이트 전극에 해당한다.
포토레지스트(124)가 제거되고, 전체 구조 상부에 포토레지스트(127)가 도포된 후 패터닝 되어, 필러(PP1, PP2)의 상부가 노출된다. 그 후, 필러(PP1, PP2)의 상부내에 제3 도전형 불순물(미도시)이 주입된다. 이때, 제3 도전형 불순물로서 붕소(B) 이온이 사용될 수 있고, 도즈량 3×1015ions/㎠로 주입 에너지 160KeV의 조건에서 불순물 주입 공정이 실행될 수 있다.
도 23을 참고하면, 포토레지스트(127)가 제거되고, 1150℃의 온도에서 100분간 확산 공정이 실행된다. 그 결과, 필러(PP1, PP2)의 상부내에 제3 도전형의 베이스 영역이 형성된다.
도 24를 참고하면, 전체 구조 상부에 포토레지스트(128)가 도포된 후 패터닝 되어, 소스(source) 영역이 형성될 부분이 노출된다. 이 후, 노출된 부분에 제1 도전형 불순물(129)이 주입된다. 이때, 제1 도전형 불순물로서 인(P) 이온이 사용될 수 있고, 도즈량 1×1016ions/㎠로 주입 에너지 110KeV의 조건에서 불순물 주입 공정이 실행될 수 있다.
도 25를 참고하면, 포토레지스트(128)와 산화막(122, 123)이 제거된 후, 확산 공정이 실행된다. 그 결과, 필러(PP1, PP2) 상부의 제3 도전형의 베이스 영역내에 필러(PP1, PP2)와 접합을 이루는 소스 영역(130)이 형성된다.
도 26을 참고하면, 전체 구조 상부에 스페이서(spacer)로서 질화막(131)이 형성된다.
도 27을 참고하면, 필러(PP1, PP2) 상부의 제4 도전형 베이스 영역이 형성될 부분에 제4 도전형(예를 들어, p+형) 불순물(132)이 주입된다. 이때, 제4 도전형 불순물로서 붕소(B) 이온이 사용될 수 있고, 도즈량 3×1015ions/㎠로 주입 에너지 160KeV의 조건에서 불순물 주입 공정이 실행될 수 있다.
도 28을 참고하면, 확산 공정이 실행되어, 필러(PP1, PP2) 상부의 제3 도전형의 베이스 영역내에 제4 도전형 베이스 영역(133)이 형성된다. 이 후, 게이트 전극(125)을 소스 전극(137)(도 30 참고)으로부터 절연시키기 위해, 전체 구조 상부에 BPSG(Borophosphosilicate glass)층(134)이 10000±1000Å의 두께로 퇴적된다. BPSG층(134) 상부에 포토레지스트(135)가 도포된 후 패터닝 되고, 패터닝 된 포토레지스트(135)를 식각 마스크로 사용한 식각 공정이 실행되어, 도 29에 도시된 것과 같이 BPSG층(134)의 일부가 제거된다. 그 결과, 식각된 BPSG층(136)에 콘택홀(contact hole)이 형성되어, 폴리 실리콘층(126)의 일부, 소스 영역(130)의 일부, 및 제4 도전형 베이스 영역(133)의 일부가 노출된다.
도 30을 참고하면, 포토레지스트(135)가 제거된 후, 전체 구조 상부에 금속층(미도시)이 도포된 후, 포토레지스트 마스킹 공정 및 식각 공정이 차례로 실행되어, 노출된 소스 영역(130) 및 제4 도전형 베이스 영역(133)에 전기적으로 접속하는 소스 전극(137)과, 폴리 실리콘층(126)을 통하여 게이트 전극(125)에 전기적으로 접속하는 금속 전극(138)이 형성된다. 그 후, 실리콘 기판(101)의 하부면에 전기적으로 접속하는 드레인 전극(139)이 형성된다.
다음으로, 도 31 내지 도 67을 참고하여, 본 발명에 따른 제조 방법에 의해 제조된 SJ-MOSFET의 동작 특성과, 드리프트 영역의 P 영역과 N 영역간의 전하의 균형을 맞추기 위한 최적의 공정 조건과, 이를 뒷받침할 수 있는 시뮬레이션(simulation) 결과를 설명한다.
도 31은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET의 개략적인 단면도이다. SJ-MOSFET(200)는 실리콘 기판(201), P-필러(202), N-필러(203), P-베이스 영역(204), 소스 영역(205), 소스 전극(206), 게이트 절연막(207), 게이트 전극(208), 및 드레인 전극(209)을 포함한다. "Wn"은 N-필러(203)의 폭을 나타내고, "Wp"는 P-필러(202)의 폭을 나타내고, "CP(cell pitch)"는 필러(202, 203)간의 간격을 나타낸다. "tpillar"는 P-필러(202)의 길이를 나타낸다.
고전압 전력용 SJ-MOSFET(200)의 저항을 구성하는 요소 중에서 n-드리프트 영역(즉, 제2 도전형 에피택셜층(102)(도 30참고))의 저항 크기가 가장 큰 비중을 차지하기 때문에 고전압 SJ-MOSFET의 n-드리프트 영역의 저항을 줄이는 것이 소자 전체의 저항을 줄이는데 가장 효과적인 방법이다.
n-드리프트 영역의 N 영역과 P 영역이 완전히 공핍 영역으로 전환되는 경우를 가정할 때, SJ-MOSFET(200)의 온-저항은 항복전압과 필러간의 간격(CP)에 선형적으로 비례한다. 따라서 설정된 항복 전압(BV)을 유지하면서 필러간의 간격(CP)을 줄임으로써 소자의 순방향 동작 특성이 개선될 수 있다.
또한, SJ-MOSFET(200)에 역방향 전압이 인가될 때, 필러간의 간격(CP)이 감소할수록 각 필러에서 요구되는 공핍 영역의 길이가 짧아지므로, N-필러(203) 영역의 농도가 증가되는 것이 가능하여, n-드리프트 영역의 저항이 감소할 뿐만 아니라 집적도의 증가에 의한 효과까지 얻을 수 있어 칩의 저항이 효과적으로 감소할 수 있다.
도 32는 도 5에 도시된 딥(deep) 트렌치의 형성을 위한 식각 공정의 조건을 설명하기 위한 단면도이다. 딥 트렌치(TD1～TD7) 각각의 측벽은 제2 도전형 에피택셜층(102)의 횡단면에 대해 설정된 각도(α)(단, α는 89.4°≤α≤89.7°를 만족함)로 기울어지도록 식각된다. 도 32에서 "ct"는 CMP 공정에 의해 제거되는 제2 도전형 에피택셜층(102)의 두께를 나타내고, "td"는 딥 트렌치(TD1～TD7) 각각의 수직 깊이를 나타낸다.
도 33은 도 5에 도시된 딥 트렌치 측벽의 각도의 변화에 따른 SJ-MOSFET의 항복 전압의 변화를 나타내는 그래프이다. 도 33을 통하여, 딥 트렌치 측벽의 각도(α)가 89.4°≤α≤89.7°의 범위를 만족할 때, SJ-MOSFET가 700V 이상의 높은 항복 전압을 갖는 것을 알 수 있다.
도 34는 도 5에 도시된 딥 트렌치 측벽의 각도의 변화에 따른 SJ-MOSFET의 온 저항의 변화를 나타내는 그래프이다. 도 34를 통하여, 딥 트렌치 측벽의 각도(α)가 89.5°≤α≤89.7°의 범위를 만족할 때, SJ-MOSFET가 270mΩ*㎠이하의 낮은 온 저항을 갖는 것을 알 수 있다.
도 35는 도 5에 도시된 딥 트렌치 측벽의 각도의 변화에 따른 SJ-MOSFET의 문턱 전압의 변화를 나타내는 그래프이다. 도 35를 통하여, 딥 트렌치 측벽의 각도(α)가 89.5°일 때, SJ-MOSFET의 문턱 전압이 가장 낮은 것을 알 수 있다.
도 36은 도 5에 도시된 딥 트렌치 측벽이 89.5°로 형성된 경우, 도 37은 도 5에 도시된 딥 트렌치 측벽이 89.8°로 형성된 경우, 도 38은 도 5에 도시된 딥 트렌치 측벽이 90°로 형성된 경우, SJ-MOSFET 각각의 공핍화 정도를 나타내는 단면도이다. 도 36 내지 도 38을 통하여, 딥 트렌치 측벽이 89.5°로 형성된 경우 SJ-MOSFET의 수직 방향 전반에 걸쳐서 공핍화가 고르게 진행되었지만, 딥 트렌치 측벽이 89.8° 또는 90°로 형성된 경우에는 SJ-MOSFET의 수직 방향 중 일부에만 공핍화가 진행된 것을 알 수 있다.
도 39는 도 36은 도 5에 도시된 딥 트렌치 측벽의 각도의 변화에 따른 전위의 변화를 나타내는 그래프이고, 도 40은 측벽의 각도의 변화에 따른 전계의 변화를 나타내는 그래프이다.
도 39를 통해, 딥 트렌치 측벽이 89.8° 또는 90°로 형성된 경우에 비해, 딥 트렌치 측벽이 89.5°로 형성된 경우 SJ-MOSFET의 수직 깊이 전반에 걸쳐서, 전위값이 더 큰 것을 알 수 있다. 도 40을 통해, 딥 트렌치 측벽이 89.8° 또는 90°로 형성된 경우에 비해, 딥 트렌치 측벽이 89.5°로 형성된 경우 SJ-MOSFET의 수직 깊이 전반에 걸쳐서 전계값이 거의 일정하게 분포된 것을 알 수 있다.
도 41은 도 5에 도시된 딥 트렌치의 저면에 불순물을 주입하지 않은 경우, SJ-MOSFET(301)의 각 영역별 두께 및 저항을 나타내는 단면도이고, 도 42는 도 5에 도시된 딥 트렌치의 저면에 불순물을 주입한 경우, SJ-MOSFET(302)의 각 영역별 두께 및 저항을 나타내는 단면도이다. 딥 트렌치의 저면에 불순물이 주입되어 확산될 경우, 도 42에 도시된 것과 같이, P-필러의 길이가 두께(t3)만큼 증가하여, 트렌치 식각 공정 시 두께(t3)만큼 더 식각할 필요가 없으므로, 트렌치의 식각 길이를 줄이는 결과를 가져온다.
도 41 및 도 42에서, 두께(t1, t1')가 각각 28.2㎛이고, 두께(t2, t2')가 각각 14.8㎛이고, 영역(A1, A4)의 저항값(R1, R4)이 각각 1.1Ω㎝이고, 영역(A2, A5)의 저항값(R2, R5)이 각각 14Ω㎝이고, 영역(A3, A6)의 저항값(R3, R6)이 각각 0.018Ω㎝인 것으로 가정하자. 이 경우, SJ-MOSFET(301, 302) 각각의 저항값을 단순하게 계산하면, SJ-MOSFET(301)의 저항값은 238.22(=(28.2×1.1) + (14.8×14))이고, SJ-MOSFET(302)의 저항값은 199.52(=((31.2×1.1) + (11.8×14))이다. 계산 결과를 통해, 딥 트렌치의 저면에 불순물이 주입되어 제조된 SJ-MOSFET(302)의 저항값이 SJ-MOSFET(301)의 저항값에 비해 대략 16% 정도 감소한 것을 알 수 있다.
상술한 것과 같이, 딥 트렌치의 저면에 불순물이 주입될 경우, 식각 공정에서 딥 트렌치의 종횡비가 더 증가하지 않더라도 P-필러가 더 깊게 형성되는 효과를 얻을 수 있어서 SJ-MOSFET의 온 저항이 항복전압에 영향을 주지 않으면서 감소될 수 있다.
도 43은 도 31에 도시된 P-필러의 길이 변화에 따른 SJ-MOSFET의 항복 전압의 변화를 나타내는 그래프이다. 도 43을 통하여, P-필러의 길이가 증가할수록(즉, 제2 도전형 에피택셜층(102)(도 30참고)의 두께가 증가할수록), SJ-MOSFET의 항복 전압이 증가하는 것을 알 수 있다.
도 44 내지 도 46은 도 5에 도시된 딥 트렌치의 저면에 주입되는 불순물의 도즈량 변화에 따른, SJ-MOSFET의 항복 전압의 변화, 온 저항의 변화, 및 문턱 전압의 변화를 각각 나타내는 그래프이다. 도 44 내지 도 46의 그래프는 N-필러의 비저항이 1.3Ω*㎝이고, P-필러의 비저항이 2.02Ω*㎝인 SJ-MOSFET에 대한 결과이다.
도 44의 그래프를 통해, 딥 트렌치의 저면에 주입되는 불순물의 도즈량이 4.5×1012ions/㎠ 이상일 때, SJ-MOSFET가 765V이상의 높은 항복 전압을 갖는 것을 알 수 있다. 또, 딥 트렌치의 저면에 주입되는 불순물의 도즈량이 증가하면, SJ-MOSFET 항복 전압이 증가하고, 딥 트렌치의 저면에 주입되는 불순물의 도즈량이 일정량 이상 되면, SJ-MOSFET의 항복 전압이 포화상태로 되는 것을 알 수 있다. 딥 트렌치의 저면에 주입되는 불순물의 도즈량이 SJ-MOSFET의 온 저항 특성과 문턱 전압 특성에 크게 영향을 미치지 않으나, 딥 트렌치의 저면에 불순물이 주입됨으로써 P-필러의 길이가 증가되어 SJ-MOSFET의 항복 전압이 증가할 수 있다. 따라서 SJ-MOSFET의 항복 전압을 증가시키기 위해 높은 종횡비로 트렌치를 식각해야 하는 공정상의 어려움이 부분적으로 해소될 수 있다.
한편, 도 45를 통해, 딥 트렌치의 저면에 주입되는 불순물의 도즈량이 4.5×1012ions/㎠ 일 때, SJ-MOSFET가 가장 낮은 온 저항값을 갖는 것을 알 수 있다. 또한, 도 46을 통해, 딥 트렌치의 저면에 주입되는 불순물의 도즈량이 4.5×1012ions/㎠ 이상일 때, SJ-MOSFET가 비교적 낮은 문턱 전압을 갖는 것을 알 수 있다.
도 47은 도 5에 도시된 딥 트렌치의 저면에 불순물을 주입하지 않은 경우, 도 48은 도 5에 도시된 딥 트렌치의 저면에 불순물을 주입한 경우, 각각의 SJ-MOSFET에 항복 전압 인가시 단면의 수직 깊이에 따른 전계의 분포를 나타내는 그래프이다. 도 47의 그래프를 통해, SJ-MOSFET의 수직 깊이가 깊어질수록 전계값이 점차 감소하는 것을 알 수 있고, 도 48의 그래프를 통해, SJ-MOSFET의 수직 깊이 전반에 걸쳐서 그의 일정한 전계값 분포를 보이는 것을 알 수 있다.
도 49 내지 도 51은 도 31에 도시된 P-필러 및 N-필러의 비저항(즉, 불순물 도핑 농도)의 변화에 따른, SJ-MOSFET의 항복 전압의 변화, 온 저항의 변화, 및 문턱 전압의 변화를 각각 나타내는 그래프이다.
도 49 내지 도 51의 그래프를 얻기 위해, 아래의 표에 나타낸 조건하에서, P-필러 및 N-필러간의 전하 균형을 맞추기 위해, P-필러 및 N-필러의 비저항에 따른 P-필러 및 N-필러의 농도를 최적화하기 위한 시뮬레이션이 진행되었다.
구분 공정조건
실리콘 기판 비저항 0.018Ω㎝
p+ 베이스 영역의 불순물 주입 조건 도즈량 3×1015ions/㎠, 주입에너지 160KeV
n+ 소스 영역의 불순물 주입 조건 도즈량 1×1016ions/㎠, 주입에너지 110KeV
p- 베이스 영역의 불순물 주입 조건 도즈량 6.5×1013ions/㎠, 주입에너지 80KeV
N-필러 Variable
P-필러 Variable
딥 트렌치 측벽의 각도 89.5°
JFET 영역의 불순물 주입 조건 도즈량 1×1012ions/㎠, 주입에너지 100KeV
딥 트렌치 저면의 불순물 주입 조건 도즈량 4.5×1012ions/㎠, 주입에너지 100KeV
도 50에서 알 수 있는 것과 같이, SJ-MOSFET의 온 저항은 N-필러의 비저항에 비례한다. 따라서 SJ-MOSFET의 온 저항을 낮추는 데에는 N-필러의 비저항이 가능한 한 작은 것이 유리하다. 그러나 N-필러의 낮은 비저항은 SJ-MOSFET의 항복 전압에 영향을 미치므로, SJ-MOSFET의 항복 전압과 온 저항 간의 균형(trade-off)을 고려하여 N-필러 비저항의 최적값이 결정되어야 한다.
도 49 내지 도 51을 통하여, SJ-MOSFET가 750V이상의 높은 항복 전압과, 비교적 낮은 온 저항 및 문턱 전압을 갖기 위한, P-필러의 비저항의 범위는 1.95Ω㎝ ～ 2.05Ω㎝이고, N-필러의 비저항의 범위는 1.25Ω㎝ ～ 3.0Ω㎝인 것을 알 수 있다. 이를 뒷받침하고, SJ-MOSFET의 최적의 온 저항값을 도출하기 위해, N-필러 및 P-필러의 비저항값을 아래의 표에 나타낸 것과 같이 0.05Ω㎝씩 증가시키면서, SJ-MOSFET의 항복 전압, 온 저항, 및 문턱 전압의 변화를 도출하는 시뮬레이션이 진행되었다.
구분 공정 변화
N-필러 비저항 1.2～1.4Ω㎝＠0.05step
P-필러 비저항 1.8～2.3Ω㎝＠0.05step
[표 2]의 시뮬레이션 결과에 따른 그래프가 도 52 내지 도 54에 도시된다. 도 52 내지 도 54는 도 31에 도시된 N-필러의 비저항이 5가지 값으로 설정될 때, P-필러의 비저항의 변화에 따른 SJ-MOSFET의 항복 전압의 변화, 온 저항의 변화, 및 문턱 전압의 변화를 각각 나타내는 그래프이다.
상술한 시뮬레이션 결과로부터, P-필러 및 N-필러 각각의 비저항에 따른 P-필러 및 N-필러간의 전하 균형이 얼마나 완벽하게 이루어졌는가에 따라 SJ-MOSFET의 항복 전압과 온 저항 특성이 좌우되는 것을 알 수 있다.
한편, 실제 제조 공정 시 발생할 수 있는 전하 균형의 변화를 알아보기 위해, 상술한 결과를 토대로, 아래의 표에 나타낸 것과 같이, P-필러 및 N-필러의 더욱 세밀한 비저항값 조건으로, SJ-MOSFET의 항복 전압, 온 저항, 및 문턱 전압의 변화를 도출하는 시뮬레이션이 진행되었다.
구분 공정 변화
N-필러 비저항 1.25Ω㎝/1.3Ω㎝
P-필러 비저항 1.92～2.05Ω㎝＠0.01step
[표 3]의 시뮬레이션 결과에 따른 그래프가 도 55 내지 도 57에 도시된다. 도 55 내지 도 57은 도 31에 도시된 N-필러의 비저항이 2가지 값으로 설정될 때, P-필러의 비저항의 변화에 따른 SJ-MOSFET의 항복 전압의 변화, 온 저항의 변화, 및 문턱 전압의 변화를 각각 나타내는 그래프이다.
도 55 내지 도 57에 도시된 그래프를 통하여, SJ-MOSFET가 750V이상의 높은 항복 전압과 비교적 낮은 온 저항 및 문턱 전압을 갖기 위한 최적의 조건인, P-필러의 비저항의 범위는 1.95Ω㎝ ～ 2.02Ω㎝이고, N-필러의 비저항의 범위는 1.25Ω㎝ ～ 1.3Ω㎝인 것을 알 수 있다.
한편, 상술한 시뮬레이션 결과에 따라, 도 58을 참고하여, 본 발명의 일실시예에 따른 SJ-MOSFET의 최적 설계 파라미터를 정리하면 아래의 표와 같다.
파라미터 단위 값
cp(t18) ㎛ 13
게이트(208)의 폭(t13) ㎛ 8
n+ 소스 영역(205)의 폭(t14) ㎛ 1.3
p-베이스 영역 깊이(t15) ㎛ 2.64
n-드리프트 에피택셜층(210)의 두께(t11) ㎛ 59
P-필러(202)의 깊이(t17) ㎛ 44
P-필러(202)의 폭(t16) ㎛ 5
실리콘 기판(201)의 두께(t12) ㎛ 255
실리콘 기판(201)의 비저항 Ω㎝ 0.018
p+ 베이스 영역의 불순물 도즈량 ions/㎠ 3×1015(주입에너지 160KeV)
n+ 소스 영역의 불순물 도즈량 ions/㎠ 1×1016(주입에너지 110KeV)
p- 베이스 영역의 불순물 도즈량 ions/㎠ 6.5×1013(주입에너지 80KeV)
N-필러(203)의 비저항 Ω㎝ 1.3
P-필러(202)의 비저항 Ω㎝ 2.02
딥 트렌치 측벽 각도 ° 89.5
JFET 영역 불순물 도즈량 ions/㎠ 1×1012(주입에너지 100KeV)
딥 트렌치 저면의 불순물 도즈량 ions/㎠ 4.5×1012(주입에너지 100KeV)
[표 4]의 설계 파라미터에 따라 제조된 SJ-MOSFET에 항복 전압 인가시 종단면의 수직 깊이에 따른 전계의 분포 및 전위의 변화를 나타내는 그래프가 도 59 및 도 60에 각각 도시된다.
상술한 것과 같이, P-필러의 길이에 대한 시뮬레이션, 딥 트렌치 측벽의 식각 각도에 대한 시뮬레이션, P-필러 및 N-필러간의 전하 균형을 맞추기 위한 P-필러 및 N-필러의 비저항값의 변화에 대한 시뮬레이션이 각각 실행됨으로써, 600V이상의 항복 전압과 280mΩ미만의 온 저항을 갖는 SJ-MOSFET의 제조를 위한 설계 조건이 최적화되었다.
다음으로, 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET의 온도 변화에 따른 동작 특성을 확인하기 위한 시뮬레이션이 진행되었다. 이때, P-필러의 비저항은 2.02Ω㎝이고, N-필러의 비저항은 1.3Ω㎝이고, 딥 트렌치 저면에 주입되는 불순물의 도즈량은 4.5×1012ions/㎠이다. 이 시뮬레이션의 결과는 도 61 및 도 62에 도시된다.
도 61 및 도 62는 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET의 동작 온도 변화에 따른 온 저항의 변화 및 항복 전압의 변화를 각각 나타내는 그래프이다. 도 61 및 도 62에서, SJ-MOSFET의 동작 온도는 절대 온도로 표시된다. SJ-MOSFET의 동작 온도가 상온에서 100도까지 변화될 때, SJ-MOSFET의 온 저항 및 항복 전압이 동작 온도의 증가에 따라 점차 증가되는 것을 알 수 있다.
도 63 및 도 64는 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET가 2가지 온도에서 각각 동작할 때, 수직 깊이에 따른 전계의 분포 및 전위의 변화를 각각 나타내는 그래프이다. 상온일 때보다 100도일 때, SJ-MOSFET의 전계 및 전위가 약간 더 증가한 것을 알 수 있다.
도 65 및 도 66은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET와 이에 비교되는 D-MOSFET에 각각 항복 전압이 인가될 때와, SJ-MOSFET 및 D-MOSFET가 온 상태일 때, 드레인 전압의 변화에 따른 드레인 전류의 변화를 각각 나타내는 그래프이다. 또한, 도 67은 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET와 이에 비교되는 D-MOSFET의 게이트 전압의 변화에 따른 드레인 전류의 변화를 나타내는 그래프이다.
도 65 내지 도 66의 그래프들에 기초하여, SJ-MOSFET와 D-MOSFET의 동작 특성을 비교하면 아래의 표와 같이 정리될 수 있다.

항목		 동작 특성
SJ-MOSFET D-MOSFET
항복 전압 특성 765V 654V
온 저항 특성 22.25mΩ㎠ 78.5mΩ㎠
문턱 전압 특성 3.5V 3.9V
[표 5]에 나타낸 것과 같이, 본 발명의 일실시예에 따른 제조 과정에 의해 제조된 SJ-MOSFET가 기존의 D-MOSFET에 비하여 훨씬 더 뛰어난 동작 성능을 가지고 있는 것을 알 수 있다.
상기한 실시 예들은 본 발명을 설명하기 위한 것으로서 본 발명이 이들 실시 예에 국한되는 것은 아니며, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한, 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101: 제1 도전형 실리콘 기판 102: 제2 도전형 에피택셜층
103, 108, 111, 117, 121, 124, 127, 128, 135: 포토레지스트
TD1～TD7: 딥 트렌치 106: 제3 도전형 에피택셜층
107, 110, 115, 116, 120, 122, 123: 산화막
109: 제4 도전형 불순물 PP1, PP2, FP1～FP5: 필러
112: JTE 영역 113, 129: 제1 도전형 불순물
114: JFET 영역 118: 게이트 절연막
119, 125, 126: 폴리 실리콘층 130: 소스 영역
131: 질화막 132: 제4 도전형 불순물
133: 제4 도전형 베이스 영역 134, 136: BPSG층
137: 소스 전극 138: 금속 전극
139: 드레인 전극

Claims (12)

  1. 제1 도전형 실리콘 기판의 상면에 형성된 제2 도전형 에피택셜층내에 적어도 하나의 딥(deep) 트렌치를 형성하기 위한 식각 공정을 실행하는 단계;
    상기 적어도 하나의 딥 트렌치의 저면에 제3 도전형 불순물을 주입하기 위한 불순물 주입 공정을 실행하는 단계;
    상기 적어도 하나의 딥 트렌치를 매립하기 위해, 전체 구조 상부에 상기 제3 도전형 불순물이 도핑된 제3 도전형 에피택셜층을 퇴적(deposition)하는 퇴적 공정을 복수회에 걸쳐서 실행하는 단계;
    상기 제3 도전형 에피택셜층을 퇴적하는 공정이 한 번씩 실행될 때마다, 상기 적어도 하나의 딥 트렌치를 제외한 영역의 상기 제2 도전형 에피택셜층의 상부면이 노출될 때까지, 전체 구조 상부에 CMP(Chemical Mechanical Polishing) 공정을 실행하는 단계;
    상기 제3 도전형 에피택셜층의 일부분과, 상기 불순물 주입 공정에서 주입된 상기 제3 도전형 불순물이 상기 적어도 하나의 딥 트렌치에 인접한 상기 제2 도전형 에피택셜층내에 확산되어 제3 도전형의 적어도 하나의 필러가 생성되도록, 확산 공정을 실행하는 단계; 및
    상기 적어도 하나의 필러와 접합을 이루는 게이트부 및 소스 영역을 형성하는 단계를 포함하는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 식각 공정에서, 상기 적어도 하나의 딥 트렌치의 측벽은 상기 제2 도전형 에피택셜층의 횡단면에 대해 설정된 각도(α)로 기울어지도록 식각되고, 상기 설정된 각도(α)는 89.4°≤α≤89.7°의 범위를 만족하는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 퇴적 공정은 3회 실행되는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 적어도 하나의 딥 트렌치의 종횡비(aspect ratio)는 10:1을 만족하는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법.
  5. 제1항에 있어서,
    상기 식각 공정에서, 상기 제2 도전형 에피택셜층내에 복수의 추가 딥 트렌치가 더 형성되고,
    상기 적어도 하나의 딥 트렌치는 상기 제2 도전형 에피택셜층의 액티브 영역내에 형성되고, 상기 복수의 추가 딥 트렌치는 상기 액티브 영역의 가장자리에 설정된 간격을 두고 형성되는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법.
  6. 제5항에 있어서,
    상기 복수의 추가 딥 트렌치 각각의 종횡비는 10:1을 만족하는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법.
  7. 제5항에 있어서,
    상기 불순물 주입 공정에서, 상기 복수의 추가 딥 트렌치의 저면에 제3 도전형 불순물을 더 주입되고,
    상기 퇴적 공정에 의해, 상기 복수의 추가 딥 트렌치가 더 매립되고,
    상기 CMP 공정은, 상기 제3 도전형 에피택셜층을 퇴적하는 공정이 한 번씩 실행될 때마다, 상기 적어도 하나의 딥 트렌치 및 상기 복수의 추가 딥 트렌치를 제외한 영역의 상기 제2 도전형 에피택셜층의 상부면이 노출될 때까지, 전체 구조 상부에 실행되는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 CMP 공정 이 후, 상기 복수의 추가 딥 트렌치의 상부에 제4 도전형 불순물을 주입하기 위한 추가의 불순물 주입 공정을 실행하는 단계를 더 포함하고,
    상기 확산 공정에서, 상기 제3 도전형 에피택셜층의 일부분과, 상기 불순물 주입 공정에서 주입된 상기 제3 도전형 불순물과, 상기 추가의 불순물 주입 공정에서 주입된 상기 제4 도전형 불순물이 상기 복수의 추가 딥 트렌치에 인접한 상기 제2 도전형 에피택셜층내에 더 확산되어 복수의 추가 필러가 더 생성되고,
    상기 복수의 추가 필러는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터 내에서 FLR(Field Limiting Ring)로서 작용하는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법.
  9. 제8항에 있어서,
    상기 추가의 불순물 주입 공정에서, 상기 제4 도전형 불순물이, 상기 복수의 추가 딥 트렌치 중 상기 적어도 하나의 딥 트렌치에 이웃한 해당 딥 트렌치와, 상기 적어도 하나의 딥 트렌치 사이에 있는 상기 제2 도전형 에피택셜층의 상부에 더 주입되고,
    상기 확산 공정에서, 상기 제4 도전형 불순물이, 상기 복수의 추가 딥 트렌치 중 상기 적어도 하나의 딥 트렌치에 이웃한 해당 딥 트렌치와, 상기 적어도 하나의 딥 트렌치 사이에 있는 상기 제2 도전형 에피택셜층의 상부내에 더 확산되는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법.
  10. 제8항에 있어서,
    상기 제1 도전형은 n+형, 상기 제2 도전형은 n-형, 상기 제3 도전형은 p-형, 상기 제4 도전형은 p+형에 각각 해당하는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법.
  11. 제1항에 있어서, 상기 게이트부 및 소스 영역을 형성하는 단계는,
    상기 적어도 하나의 필러에 인접한 상기 제2 도전형 에피택셜층의 상부내에 제1 도전형 불순물을 주입하고 확산시켜 JFET 영역을 형성하는 단계;
    상기 JFET 영역의 상부면에 게이트 절연막과 게이트 전극을 포함하는 상기 게이트부를 형성하는 단계; 및
    상기 적어도 하나의 필러 상부내에 각각의 불순물을 주입하고 확산시켜, 제3 도전형의 베이스 영역, 제1 도전형의 소스 영역, 및 제4 도전형 베이스 영역을 순차적으로 형성하는 단계를 포함하는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법.
  12. 제1항에 있어서,
    상기 제1 도전형의 소스 영역 및 상기 제4 도전형 베이스 영역에 전기적으로 접속하도록 소스 전극을 형성하는 단계; 및
    상기 제1 도전형 실리콘 기판의 하면에 전기적으로 접속하도록 드레인 전극을 형성하는 단계를 더 포함하는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법.
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