KR20080080057A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20080080057A
KR20080080057A KR1020080018608A KR20080018608A KR20080080057A KR 20080080057 A KR20080080057 A KR 20080080057A KR 1020080018608 A KR1020080018608 A KR 1020080018608A KR 20080018608 A KR20080018608 A KR 20080018608A KR 20080080057 A KR20080080057 A KR 20080080057A
Authority
KR
South Korea
Prior art keywords
metal wiring
capacitor
wiring layer
voltage
resistor
Prior art date
Application number
KR1020080018608A
Other languages
English (en)
Other versions
KR100979986B1 (ko
Inventor
고조 이토
가즈히로 가와모토
Original Assignee
가부시키가이샤 리코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 리코 filed Critical 가부시키가이샤 리코
Publication of KR20080080057A publication Critical patent/KR20080080057A/ko
Application granted granted Critical
Publication of KR100979986B1 publication Critical patent/KR100979986B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H01L27/0682—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors comprising combinations of capacitors and resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 저항과 캐패시터의 접속에 관한 제한 없이 칩 면적을 작게 할 수 있는 반도체 장치를 제공한다.
반도체 기판(2)의 바로 위에는 기다란 복수개의 단위 저항(3a)이 형성되는 저항층(3)이 형성되고, 그 위에는 각 단위 저항(3a)의 접속 배선을 수행하는 금속 배선층(4)이 형성된다. 각 단위 저항(3a)의 끝단부는 금속 배선층(4)에 의하여 미리 정해진 저항값을 갖도록 배선 접속된다. 또, 금속 배선층(4)에는 MIM 캐패시터(7)의 한 쪽 전극이 형성되고, 유전체층(5)이 금속 배선층(4) 상에 밀착되도록 형성되며, 또한 금속막(6)이 유전체층(5) 상에 밀착되도록 형성된다. 금속막(6) 위에는 금속 배선층(9)이 형성되고, 금속막(6)과 금속 배선층(9)은 관통 구멍(8)으로 접속되며, 금속 배선층(9)이 MIM 캐패시터(7)의 다른 쪽 전극을 이루도록 하였다.
반도체 장치, 반도체 기판, 저항층, 금속 배선층, 유전체층

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 레이아웃에 관한 것이고, 특히 시리즈 레귤레이터나 스위칭 레귤레이터와 같은 정전압 회로를 내장하고, 보상용 캐패시터에 MIM(Metal-Insulator-Metal) 캐패시터를 사용한 반도체 장치의 레이아웃에 관한 것이다.
종래, 스위칭 레귤레이터나 시리즈 레귤레이터에서는 안정하게 동작시키기 위하여 회로 내에 보상용 캐패시터가 사용되고 있었다. 저항과 보상용 캐패시터가 직렬로 접속된 RC 회로를 구비하는 경우에는 칩 면적의 증가를 억제하기 위하여, 용량부를 구성하는 MIM 캐패시터의 윗층 금속막, 또는 바닥층 금속막 중 적어도 어느 한 쪽에 미리 정해진 시트 저항값을 갖는 박막 저항용 금속재를 이용하여 저항부를 형성하는 기술이 있었다(예컨대, 일본 특허 공개 공보 평1－223757호 참조).
그러나, 이와 같은 구성에서는 저항과 캐패시터의 직렬 회로 밖에 형성할 수 없다는 문제가 있었다.
본 발명은 이와 같은 문제를 해결하기 위하여 이루어진 것으로서, 저항과 캐패시터의 접속에 관한 제한 없이 칩 면적을 작게 할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는 저항과 캐패시터가 접속된 회로를 구비하는 반도체 장치에 있어서, 상기 캐패시터를 형성하고 있는 캐패시터 영역을 상기 저항을 형성하고 있는 저항 영역에 중첩하여 형성하는 것이다.
구체적으로는, 반도체 기판과,
상기 반도체 기판 위에 형성된 적어도 1개의 단위 저항으로 이루어지는 저항층과,
상기 저항층 위에 형성되고, 상기 캐패시터의 한 쪽 전극이 형성되며, 상기 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성된 제1 금속 배선층과,
상기 제1 금속 배선층 위에 형성되고, 상기 캐패시터를 구성하는 유전체층과,
상기 유전체층 위에 형성되고, 상기 캐패시터의 다른 쪽 전극이 형성되는 제3 금속 배선층
을 구비하도록 하였다.
또한, 반도체 기판과,
상기 반도체 기판 위에 형성된 적어도 1개의 단위 저항으로 이루어지는 저항층과,
상기 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성되고, 상기 저항층 위에 형성되는 제1 금속 배선층과,
상기 제1 금속 배선층 위에 형성되고, 상기 캐패시터의 한 쪽 전극이 형성되는 제2 금속 배선층과,
상기 제2 금속 배선층 위에 형성되고, 상기 캐패시터를 구성하는 유전체층과,
상기 유전체층 위에 형성되고, 상기 캐패시터의 다른 쪽 전극이 형성되는 제3 금속 배선층
을 구비하도록 하여도 좋다.
이 경우, 상기 제1 금속 배선층과 제2 금속 배선층의 사이에 적어도 1개의 제4 금속 배선층을 더 형성하도록 하여도 좋다.
또한, 본 발명에 따른 반도체 장치는 입력 단자에 입력된 입력 전압을 미리 정해진 정전압으로 변환하여 출력 단자로부터 출력하고, 저항과 캐패시터가 접속된 회로를 구비한 정전압 회로를 구비하는 반도체 장치에 있어서,
상기 캐패시터를 형성하고 있는 캐패시터 영역을 상기 저항을 형성하고 있 는 저항 영역에 중첩하여 형성하도록 하였다.
구체적으로는, 반도체 기판과,
상기 반도체 기판 위에 형성된 적어도 1개의 단위 저항으로 이루어지는 저항층과,
상기 저항층 위에 형성되고, 상기 캐패시터의 한 쪽 전극이 형성되며, 또한 상기 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성된 제1 금속 배선층과,
상기 제1 금속 배선층 위에 형성되고, 상기 캐패시터를 구성하는 유전체층과,
상기 유전체층 위에 형성되고, 상기 캐패시터의 다른 쪽 전극이 형성되는 제3 금속 배선층
을 구비하도록 하였다.
또한, 반도체 기판과,
상기 반도체 기판 위에 형성된 적어도 1개의 단위 저항으로 이루어지는 저항층과,
상기 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성되고, 상기 저항층 위에 형성된 제1 금속 배선층과,
상기 제1 금속 배선층 위에 형성되고, 상기 캐패시터의 한 쪽 전극이 형성되는 제2 금속 배선층과,
상기 제2 금속 배선층 위에 형성되고, 상기 캐패시터를 구성하는 유전체층 과,
상기 유전체층 위에 형성되고, 상기 캐패시터의 다른 쪽 전극이 형성되는 제3 금속 배선층
을 구비하도록 하여도 좋다.
이 경우, 상기 제1 금속 배선층과 제2 금속 배선층의 사이에 적어도 1개의 제4 금속 배선층을 더 형성하도록 하여도 좋다.
구체적으로는, 상기 정전압 회로는,
입력된 제어 신호에 따른 전류를 상기 입력 단자로부터 상기 출력 단자에 출력하는 출력 트랜지스터와,
상기 출력 단자로부터 출력된 출력 전압을 분압한 분압 전압을 생성하여 출력하는 복수개의 저항으로 형성된 분압 회로와,
상기 분압 회로를 구성하는 저항의 일단에, 일단이 접속된 캐패시터와,
상기 분압 전압이 미리 정해진 기준 전압이 되도록 상기 출력 트랜지스터의 동작 제어를 수행하는 제어 회로
를 구비하고,
상기 제1 금속 배선층에는 상기 캐패시터의 한 쪽 전극이 형성되고, 상기 분압 회로의 각 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성되도록 하였다.
또한, 상기 정전압 회로는,
입력된 제어 신호에 따른 전류를 상기 입력 단자로부터 상기 출력 단자에 출력하는 출력 트랜지스터와,
상기 출력 단자로부터 출력된 출력 전압을 분압한 분압 전압을 생성하여 출력하는 복수개의 저항으로 형성된 분압 회로와,
상기 분압 회로를 구성하는 저항의 일단에, 일단이 접속된 캐패시터와,
상기 분압 전압이 미리 정해진 기준 전압이 되도록 상기 출력 트랜지스터의 동작 제어를 수행하는 제어 회로
를 구비하고,
상기 제1 금속 배선층에는 상기 분압 회로의 각 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성되도록 하여도 좋다.
또한, 상기 정전압 회로는,
입력된 제어 신호에 따라 스위칭을 수행하는 스위칭 소자와,
상기 스위칭 소자의 스위칭에 의하여 상기 입력 단자에 입력된 입력 전압에 의한 충전을 수행하는 인덕터와,
상기 인덕터의 방전을 수행하는 정류 소자와,
상기 출력 단자로부터 출력된 출력 전압을 분압한 분압 전압을 생성하여 출력하는 복수개의 저항으로 형성된 분압 회로와,
상기 분압 회로를 구성하는 저항의 일단에, 일단이 접속된 캐패시터와,
상기 분압 전압이 미리 정해진 기준 전압이 되도록 상기 스위칭 소자의 스위칭 제어를 수행하는 제어 회로
를 구비하고,
상기 제1 금속 배선층에는 상기 캐패시터의 한 쪽 전극이 형성되고, 상기 분압 회로의 각 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성되도록 하였다.
또한, 상기 정전압 회로는
입력된 제어 신호에 따라 스위칭을 수행하는 스위칭 소자와,
상기 스위칭 소자의 스위칭에 의하여 상기 입력 단자에 입력된 입력 전압에 의한 충전을 수행하는 인덕터와,
상기 인덕터의 방전을 수행하는 정류 소자와,
상기 출력 단자로부터 출력된 출력 전압을 분압한 분압 전압을 생성하여 출력하는 복수개의 저항으로 형성된 분압 회로와,
상기 분압 회로를 구성하는 저항의 일단에, 일단이 접속된 캐패시터와,
상기 분압 전압이 미리 정해진 기준 전압이 되도록 상기 스위칭 소자의 스위칭 제어를 수행하는 제어 회로
를 구비하고,
상기 제1 금속 배선층에는 상기 분압 회로의 각 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성되도록 하여도 좋다.
또한, 상기 캐패시터는 MIM 캐패시터이도록 하였다.
본 발명의 반도체 장치에 의하면, 캐패시터를 형성하고 있는 캐패시터 영역을 저항을 형성하고 있는 저항 영역에 중첩하여 형성하므로, 칩 면적의 증가를 억 제할 수 있고, 또한 캐패시터와 다른 회로 요소의 사이에 기생 용량이 형성되지 않기 때문에, 아날로그 회로의 정밀도 저하나 오동작을 방지할 수 있다.
다음에, 도면에 나타내는 실시예에 근거하여 본 발명을 상세하게 설명한다.
제1 실시예.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 반도체 장치의 구조예를 나타낸 도면으로서, 도 1a는 평면도, 도 1b는 단면 구조를 나타낸 도면이다.
도 1a, 도 1b의 반도체 장치(1)에 있어서, 반도체 기판(2)의 바로 위에는 기다란 복수개의 단위 저항(3a)이 형성되는 저항층(3)이 형성되고, 그 위에는 각 단위 저항(3a)의 접속 배선을 수행하는 금속 배선층(4)이 형성되어 있다. 각 단위 저항(3a)의 끝단부는 금속 배선층(4)에 의하여 미리 정해진 저항값을 갖도록 배선 접속되어 있다. 또, 저항층(3)에서 형성되는 저항은 하나에 한정되지 않고, 단위 저항(3a)을 조합함으로써 복수개의 저항이 형성되도록 하여도 좋다.
또, 금속 배선층(4)에는 MIM 캐패시터(7)의 한 쪽 전극이 형성되어 있고, 유전체층(5)이 금속 배선층(4) 상에 밀착하도록 형성되며, 또한 금속막(6)이 유전체층(5) 상에 밀착하도록 형성되어 있다. 금속막(6) 위에는 금속 배선층(9)이 형성되어 있고, 금속막(6)과 금속 배선층(9)은 관통 구멍(8)으로 접속되어 있으며, 금속 배선층(9)이 MIM 캐패시터(7)의 다른 쪽 전극을 이루고 있다. 또, 반도체 기판(2)과 저항층(3)의 사이, 저항층(3)과 금속 배선층(4)의 사이, 및 금속막(6)과 금속 배선층(9)의 사이에는 도시하지 않지만 각각 절연막이 형성되어 있다. 또한, 도 1b에서는 금속 배선층(4)은 제1 금속 배선층을 이루고, 금속막(6), 관통 구멍(8) 및 금속 배선층(9)은 제3 금속 배선층을 이룬다.
이와 같이, 도 1a 및 도 1b의 반도체 장치(1)에서는 MIM 캐패시터(7)가 저항층(3)에 형성된 저항의 바로 위를 덮도록 하여 형성되고, 이 저항과 MIM 캐패시터(7)는 전기적으로는 완전히 분리되어 있다. 이 때문에, 칩 면적의 증가를 억제할 수 있는 동시에, 이 저항과 MIM 캐패시터(7)의 접속은 직렬로도 병렬로도 할 수 있으며, 또한 이 저항과 MIM 캐패시터(7)의 사이에 기생 용량이 형성되지 않아, 아날로그 회로의 정밀도 저하나 오동작을 방지할 수 있다. 다만, 상기 저항과 MIM 캐패시터(7)를 각각 단독으로 사용하여 전혀 다른 전위에 접속하면, 상기 저항과 MIM 캐패시터의 사이에 기생 용량이 형성되기 때문에, 이 기생 용량으로 인한 정밀도의 저하나 오동작을 방지함에 있어서는 바람직하지 않다.
또한, 도 1a 및 도 1b에서는 MIM 캐패시터(7)가 저항 영역의 대부분을 덮도록 형성되어 있지만, MIM 캐패시터(7)에 필요한 용량을 확보할 수 있다면, 저항 영역의 거의 모든 것을 덮도록 MIM 캐패시터(7)를 형성할 필요는 없다. 또, 형성되는 MIM 캐패시터(7)는 1개에 한정되지 않고 복수개의 MIM 캐패시터가 형성되도록 하여도 좋다.
또, 도 1a 및 도 1b에서는 저항층(3)과 중첩되도록 저항층(3) 위에 MIM 캐패시터(7)가 형성되도록 하였지만, 기생 용량의 영향을 그다지 받지 않는 경우에는, 저항층(3)과 MIM 캐패시터(7)의 사이에 적어도 1개의 금속 배선층을 형성하도록 하여도 좋고, 이와 같이 한 경우, 도 1b는 도 2와 같이 된다. 또한 도 2에서는 도 1과 동일한 부분은 동일한 부호로 나타내고 있다.
도 2의 반도체 장치(1)에 있어서, 반도체 기판(2)의 바로 위에는 기다란 복수개의 단위 저항(3a)이 형성되는 저항층(3)이 형성되어 있고, 그 위에는 각 단위 저항(3a)의 접속 배선을 수행하는 금속 배선층(10)이 형성되어 있다. 각 단위 저항(3a)의 끝단부는 금속 배선층(10)에 의하여 미리 정해진 저항값을 갖도록 배선 접속되어 있다. 또, 도 2에서도 저항층(3)에서 형성되는 저항은 1개에 한정되지 않고, 단위 저항(3a)을 조합함으로써 복수개의 저항이 형성되도록 하여도 좋다.
또, 금속 배선층(10) 위에는 회로용 배선층인 금속 배선층(11)이 형성되어 있고, 마찬가지로 금속 배선층(11) 위에는 회로용 배선층인 금속 배선층(12)이 형성되어 있다. 금속 배선층(12) 위에는 MIM 캐패시터(7)의 한 쪽 전극을 이루는 금속 배선층(4)이 형성되고, 유전체층(5)이 금속 배선층(4) 상에 밀착되도록 형성되며, 또한 금속막(6)이 유전체층(5) 상에 밀착되도록 형성되어 있다. 금속막(6) 위에는 금속 배선층(9)이 형성되어 있고, 금속막(6)과 금속 배선층(9)은 관통 구멍(8)으로 접속되어 있으며, 금속 배선층(9)이 MIM 캐패시터(7)의 다른 쪽 전극을 이루고 있다.
또, 도 1a 및 도 1b의 경우와 마찬가지로, 반도체 기판(2)과 저항층(3)의 사이, 저항층(3)과 금속 배선층(10)의 사이, 금속 배선층(10)과 금속 배선층(11)의 사이, 금속 배선층(11)과 금속 배선층(12)의 사이, 금속 배선층(12)과 금속 배선층(4)의 사이, 및 금속막(6)과 금속 배선층(9)의 사이에는 도시하지 않지만 각각 절연막이 형성되어 있다.
이와 같이, 도 2의 반도체 장치(1)에서는 MIM 캐패시터(7)가 저항층(3)에 형성된 저항 위를 덮도록 하여 형성되며, 이 저항과 MIM 캐패시터(7)는 전기적으로는 완전히 분리되어 있다. 이 때문에, 칩 면적의 증가를 억제할 수 있는 동시에, 저항과 MIM 캐패시터(7)의 접속은 직렬로도 병렬로도 할 수 있다.
또한, 도 2에서는 금속 배선층(10)은 제1 금속 배선층을 이루고, 금속 배선층(4)은 제2 금속 배선층을 이루며, 금속막(6), 관통 구멍(8) 및 금속 배선층(9)은 제3 금속 배선층을 이루고, 금속 배선층(11 및 12)은 제4 금속 배선층을 이룬다. 또, 도 2에서는 금속 배선층(10)과 금속 배선층(4)의 사이에 금속 배선층(11 및 12)을 형성하도록 하였지만, 금속 배선층(11 및 12)을 제거하고, 금속 배선층(10) 상에 금속 배선층(4)을 형성하도록 하여도 좋으며, 금속 배선층(10)과 금속 배선층(4)의 사이에 1개의 금속 배선층을 형성하도록 하여도 된다.
다음에, 도 3은 도 1a 및 도 1b 또는 도 2의 반도체 장치(1)를 사용한 시리즈 레귤레이터의 회로예를 나타낸 도면이다.
도 3에 있어서, 시리즈 레귤레이터(21)는 입력 단자(IN)에 입력된 입력 전압(Vdd)을 강압해서 미리 정해진 정전압으로 변환하여 출력 전압(Vo)으로서 출력 단자(OUT)로부터 출력한다.　시리즈 레귤레이터(21)는 미리 정해진 기준 전압(Vref)을 생성하여 출력하는 기준 전압 발생 회로(22)와, 오차 증폭 회로(23)와, PMOS 트랜지스터로 이루어지는 출력 트랜지스터(M21)와, 출력 전압 검출용 저항(R21, R22)과, 보상용 캐패시터(C21)를 구비하고 있다. 또한 저항(R21 및 R22)은 분압 회로(VD21)를 이루고, 기준 전압 발생 회로(22) 및 오차 증폭 회로(23)는 제 어 회로(CC21)를 이룬다. 또, 시리즈 레귤레이터(21)는 1개의 IC에 집적되도록 하여도 좋다.
입력 전압(Vdd)과 출력 단자(OUT)의 사이에는 출력 트랜지스터(M21)가 접속되고, 출력 트랜지스터(M21)의 게이트는 오차 증폭 회로(23)의 출력단에 접속된다. 출력 단자(OUT)와 접지 전압의 사이에는 저항(R21 및 R22)이 직렬로 접속되고, 저항(R21)에는 보상용 캐패시터(C21)가 병렬로 접속된다. 저항(R21)과 저항(R22)의 접속부로부터는, 출력 전압(Vo)을 분압한 분압 전압(Vfb)이 오차 증폭 회로(23)의 비반전 입력단에 출력되고, 오차 증폭 회로(23)의 반전 입력단에는 기준 전압(Vref)이 입력된다.
이와 같은 구성에 있어서, 오차 증폭 회로(23)는 기준 전압(Vref)과 분압 전압(Vfb)의 전압차를 증폭하여 출력 트랜지스터(M21)의 게이트에 출력하고, 분압 전압(Vfb)이 기준 전압(Vref)이 되도록 출력 트랜지스터(M21)의 동작 제어를 수행한다. 보상용 캐패시터(C21)는 출력 전압(Vo)의 변화를 신속하게 전압(Vfb)에 전달하는 기능을 수행하는, 이른바 스피드업 캐패시터이며, 도 1a, 1b 및 도 2의 MIM 캐패시터(7)에 해당한다. 저항(R21)과 저항(R22)은 동일한 저항층(3)에 형성되어 있고, 예컨대, 도 1a, 1b 및 도 2에 나타낸 기다란 단위 저항(3a)을 교대로 사용함으로써 고정밀도의 저항비를 얻을 수 있다. 또, 보상용 캐패시터(C21)는 저항(R21)과 저항(R22)이 형성되어 있는 저항층(3) 위에, 도 1a, 1b에 나타낸 MIM 캐패시터(7)의 구성으로 형성되도록 하면, 오차 증폭 회로(23) 등 다른 회로와의 사이에 기생 용량이 형성되지 않아, 회로의 정밀도 저하나 오동작의 발생을 방지할 수 있 다.
다음에, 도 4는 도 1a 및 도 1b 또는 도 2의 반도체 장치(1)를 사용한 스위칭 레귤레이터의 회로예를 나타낸 도면이다. 또한 도 4에서는 강압형 스위칭 레귤레이터를 예로 나타내고 있다.
도 4에 있어서, 스위칭 레귤레이터(31)는 입력 전압으로서 입력 단자(IN)에 입력된 입력 전압(Vdd)을 미리 정해진 정전압으로 변환하여 출력 전압(Vo)으로서 출력 단자(OUT)로부터 출력한다.
스위칭 레귤레이터(31)는 입력 전압(Vdd)의 출력 제어를 수행하기 위한 스위칭 동작을 수행하는 PMOS 트랜지스터로 이루어지는 스위칭 트랜지스터(M31)와, NMOS 트랜지스터로 이루어지는 동기 정류용 트랜지스터(M32)를 구비하고 있다.
또한, 스위칭 레귤레이터(31)는 기준 전압 발생 회로(32)와, 출력 전압 검출용 저항(R31, R32)과, 인덕터(L31)와, 평활용 캐패시터(Co)와, 위상 보상용 저항(R33) 및 캐패시터(C31, C33)와, 오차 증폭 회로(33)와, 발진 회로(34)와, PWM 비교기(35)와, 버퍼(BF31, BF32)를 구비하고 있다. 또한, 스위칭 트랜지스터(M31)는 스위칭 소자를 이루고, 동기 정류용 트랜지스터(M32)는 정류 소자를 이루며, 저항(R31 및 R32)은 분압 회로(VD31)를 이루고, 기준 전압 발생 회로(32), 오차 증폭 회로(33), 발진 회로(34), PWM 비교기(35), 버퍼(BF31, BF32), 저항(R33) 및 캐패시터(C33)는 제어 회로(CC31)를 이룬다. 또, 스위칭 레귤레이터(31)에 있어서, 인덕터(L31) 및 캐패시터(Co)를 제외한 각 회로를 1개의 IC에 집적하도록 하여도 좋고, 경우에 따라서는, 스위칭 트랜지스터(M31) 및/또는 동기 정류용 트랜지스 터(M32), 인덕터(L31) 및 캐패시터(Co)를 제외한 각 회로를 1개의 IC에 집적하도록 하여도 좋다.
기준 전압 발생 회로(32)는 미리 정해진 기준 전압(Vref)을 생성하여 출력하고, 출력 전압 검출용 저항(R31, R32)은 출력 전압(Vo)을 분압해서 분압 전압(Vfb)을 생성하여 출력한다. 또, 오차 증폭 회로(33)는 입력된 분압 전압(Vfb)과 기준 전압(Vref)의 전압차를 증폭하여 출력 신호(EAo)를 생성하여 출력한다.
또, 발진 회로(34)는 미리 정해진 삼각파 신호(TW)를 생성하여 출력하고, PWM 비교기(35)는 오차 증폭 회로(33)의 출력 신호(EAo)와 이 삼각파 신호(TW)로부터 PWM 제어를 수행하기 위한 펄스 신호(Spw)를 생성하여 출력한다. 펄스 신호(Spw)는 버퍼(BF31)를 통하여 스위칭 트랜지스터(M31)의 게이트에 입력되고, 또한 버퍼(BF32)를 통하여 동기 정류용 트랜지스터(M32)의 게이트에 입력된다.
입력 단자(IN)와 접지 전압의 사이에는 스위칭 트랜지스터(M31)와 동기 정류용 트랜지스터(M32)가 직렬로 접속되고, 스위칭 트랜지스터(M31)와 동기 정류용 트랜지스터(M32)의 접속부를 Lx1로 한다. 접속부(Lx1)와 출력 단자(OUT)의 사이에는 인덕터(L31)가 접속되며, 출력 단자(OUT)와 접지 전압의 사이에는 저항(R31 및 R32)이 직렬로 접속되고, 또한 캐패시터(Co)가 접속되며, 저항(R31)과 저항(R32)의 접속부로부터 분압 전압(Vfb)이 출력된다. 또, 저항(R31)에는 위상 보상용 캐패시터(C31)가 병렬로 접속된다. 오차 증폭 회로(33)에 있어서, 반전 입력단에는 분압 전압(Vfb)이 입력되고, 비반전 입력단에는 기준 전압(Vref)이 입력되며, 출력단은 PWM 비교기(35)의 반전 입력단에 접속된다.
또, 오차 증폭 회로(33)의 출력단과 접지 전압의 사이에는 저항(R33) 및 캐패시터(C33)의 직렬 회로가 접속되어 있고, 이 직렬 회로는 위상 보상 회로를 이룬다. PWM 비교기(35)의 비반전 입력단에는 삼각파 신호(TW)가 입력되며, PWM 비교기(35)로부터 출력된 펄스 신호(Spw)는 버퍼(BF31)를 통하여 스위칭 트랜지스터(M31)의 게이트에 입력되고, 버퍼(BF32)를 통하여 동기 정류용 트랜지스터(M32)의 게이트에 입력된다.
이와 같은 구성에 있어서, 출력 전압(Vo)이 커지면, 오차 증폭 회로(33)의 출력 신호(EAo)의 전압이 저하하여 PWM 비교기(35)로부터의 펄스 신호(Spw)의 듀티 사이클이 작아진다. 이 결과, 스위칭 트랜지스터(M31)가 온 하는 시간이 짧아지고, 이에 따라 동기 정류용 트랜지스터(M32)가 온 하는 시간이 길어져 출력 전압(Vo)이 저하하도록 제어된다.
또, 출력 전압(Vo)이 작아지면, 오차 증폭 회로(33)의 출력 신호(EAo)의 전압이 상승하여 PWM 비교기(35)로부터의 펄스 신호(Spw)의 듀티 사이클은 커진다. 이 결과, 스위칭 트랜지스터(M31)가 온 하는 시간이 길어지고, 이에 따라 동기 정류용 트랜지스터(M32)가 온 하는 시간이 짧아져 출력 전압(Vo)이 상승하도록 제어된다. 이와 같은 동작을 반복하여 출력 전압(Vo)을 미리 정해진 전압으로 일정하게 되도록 제어한다.
캐패시터(C31)는 출력 전압(Vo)의 변화를 신속하게 전압(Vfb)에 전달하는 기능을 수행하는, 이른바 스피드업 캐패시터이며, 도 1a, 1b 및 도 2의 MIM 캐패시터(7)에 해당한다. 저항(R31)과 저항(R32)은 동일한 저항층(3)에 형성되어 있고, 예컨대, 도 1a, 1b 및 도 2에 나타낸 기다란 단위 저항(3a)을 교대로 사용함으로써 고정밀도의 저항비를 얻을 수 있다. 또, 캐패시터(C31)는 저항(R31)과 저항(R32)이 형성되어 있는 저항층(3) 위에, 도 1a, 1b에 나타낸 구성으로 형성되도록 하면, 오차 증폭 회로(33) 등의 다른 회로와의 사이에 기생 용량이 형성되지 않아, 회로의 정밀도 저하나 오동작의 발생을 방지할 수 있다. 마찬가지로, 저항(R33)과 캐패시터(C33)의 직렬 회로에 있어서, 저항(R33)이 저항층(3)에 형성되어 있고, 캐패시터(C33)가, 저항(R33)이 형성되어 있는 저항층(3) 위에, 도 1a, 1b 또는 도 2에 나타낸 MIM 캐패시터(7)의 구성으로 형성되도록 하여도 좋다.
또한, 본 발명의 반도체 장치(1)는, 도 3 및 도 4와 같은 정전압 회로에 사용될 뿐만 아니라, 출력 전압을 분압하는 분압 저항과 기준 전압을 갖고 오차 증폭 회로에 의하여 그 전압차를 증폭하는 구성의 모든 정전압 회로에 적용할 수 있으며, 또한, 저항과 캐패시터가 직렬 또는 병렬로 접속된 모든 회로에 적용할 수 있다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 반도체 장치의 구조예를 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 다른 구조예를 나타낸 도면.
도 3은 도 1a 및 도 1b 또는 도 2의 반도체 장치(1)를 사용한 시리즈 레귤레이터의 회로예를 나타낸 도면.
도 4는 도 1a 및 도 1b 또는 도 2의 반도체 장치(1)를 사용한 스위칭 레귤레이터의 회로예를 나타낸 도면.
[도면의 주요 부분에 대한 부호의 설명]
1 반도체 장치
2 반도체 기판
3 저항층
3a 단위 저항
4, 9, 10~12 금속 배선층
5 유전체층
6 금속막
7 MIM 캐패시터
8 관통 구멍
21 시리즈 레귤레이터
31 스위칭 레귤레이터
R21, R22, R31~R33 저항
C21, C31, C33 캐패시터

Claims (13)

  1. 저항과 캐패시터가 접속된 회로를 구비하는 반도체 장치에 있어서,
    상기 캐패시터를 형성하고 있는 캐패시터 영역을 상기 저항을 형성하고 있는 저항 영역에 중첩하여 형성하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    반도체 기판과,
    상기 반도체 기판 위에 형성된 적어도 1개의 단위 저항으로 이루어지는 저항층과,
    상기 저항층 위에 형성되고, 상기 캐패시터의 한 쪽 전극이 형성되며, 상기 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성된 제1 금속 배선층과,
    상기 제1 금속 배선층 위에 형성되고, 상기 캐패시터를 구성하는 유전체층과,
    상기 유전체층 위에 형성되고, 상기 캐패시터의 다른 쪽 전극이 형성되는 제3 금속 배선층
    을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    반도체 기판과,
    상기 반도체 기판 위에 형성된 적어도 1개의 단위 저항으로 이루어지는 저항층과,
    상기 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성되고, 상기 저항층 위에 형성된 제1 금속 배선층과,
    상기 제1 금속 배선층 위에 형성되고, 상기 캐패시터의 한 쪽 전극이 형성되는 제2 금속 배선층과,
    상기 제2 금속 배선층 위에 형성되고, 상기 캐패시터를 구성하는 유전체층과,
    상기 유전체층 위에 형성되고, 상기 캐패시터의 다른 쪽 전극이 형성되는 제3 금속 배선층
    을 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 금속 배선층과 제2 금속 배선층의 사이에 적어도 1개의 제4 금속 배선층을 형성하는 것을 특징으로 하는 반도체 장치.
  5. 입력 단자에 입력된 입력 전압을 미리 정해진 정전압으로 변환하여 출력 단자로부터 출력하고, 저항과 캐패시터가 접속된 회로를 구비한 정전압 회로를 구비하는 반도체 장치에 있어서,
    상기 캐패시터를 형성하고 있는 캐패시터 영역을 상기 저항을 형성하고 있는 저항 영역에 중첩하여 형성하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    반도체 기판과,
    상기 반도체 기판 위에 형성된 적어도 1개의 단위 저항으로 이루어지는 저항층과,
    상기 저항층 위에 형성되고, 상기 캐패시터의 한 쪽 전극이 형성되며, 상기 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성된 제1 금속 배선층과,
    상기 제1 금속 배선층 위에 형성되고, 상기 캐패시터를 구성하는 유전체층과,
    상기 유전체층 위에 형성되고, 상기 캐패시터의 다른 쪽 전극이 형성되는 제3 금속 배선층
    을 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    반도체 기판과,
    상기 반도체 기판 위에 형성된 적어도 1개의 단위 저항으로 이루어지는 저항층과,
    상기 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성되고, 상기 저항층 위에 형성된 제1 금속 배선층과,
    상기 제1 금속 배선층 위에 형성되고, 상기 캐패시터의 한 쪽 전극이 형성되는 제2 금속 배선층과,
    상기 제2 금속 배선층 위에 형성되고, 상기 캐패시터를 구성하는 유전체층과,
    상기 유전체층 위에 형성되고, 상기 캐패시터의 다른 쪽 전극이 형성되는 제3 금속 배선층
    을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 금속 배선층과 제2 금속 배선층의 사이에 적어도 1개의 제4 금속 배선층을 형성하는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서, 상기 정전압 회로는,
    입력된 제어 신호에 따른 전류를 상기 입력 단자로부터 상기 출력 단자에 출력하는 출력 트랜지스터와,
    상기 출력 단자로부터 출력된 출력 전압을 분압한 분압 전압을 생성하여 출력하는 복수개의 저항으로 형성된 분압 회로와,
    상기 분압 회로를 구성하는 저항의 일단에, 일단이 접속된 캐패시터와,
    상기 분압 전압이 미리 정해진 기준 전압이 되도록 상기 출력 트랜지스터의 동작 제어를 수행하는 제어 회로
    를 구비하고,
    상기 제1 금속 배선층에는 상기 캐패시터의 한 쪽 전극이 형성되고, 상기 분압 회로의 각 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 정전압 회로는,
    입력된 제어 신호에 따른 전류를 상기 입력 단자로부터 상기 출력 단자에 출력하는 출력 트랜지스터와,
    상기 출력 단자로부터 출력된 출력 전압을 분압한 분압 전압을 생성하여 출력하는 복수개의 저항으로 형성된 분압 회로와,
    상기 분압 회로를 구성하는 저항의 일단에, 일단이 접속된 캐패시터와,
    상기 분압 전압이 미리 정해진 기준 전압이 되도록 상기 출력 트랜지스터의 동작 제어를 수행하는 제어 회로
    를 구비하고,
    상기 제1 금속 배선층에는 상기 분압 회로의 각 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성되는 것을 특징으로 하는 반도체 장치.
  11. 제6항에 있어서, 상기 정전압 회로는,
    입력된 제어 신호에 따라 스위칭을 수행하는 스위칭 소자와,
    상기 스위칭 소자의 스위칭에 의하여 상기 입력 단자에 입력된 입력 전압에 의한 충전을 수행하는 인덕터와,
    상기 인덕터의 방전을 수행하는 정류 소자와,
    상기 출력 단자로부터 출력된 출력 전압을 분압한 분압 전압을 생성하여 출력하는 복수개의 저항으로 형성된 분압 회로와,
    상기 분압 회로를 구성하는 저항의 일단에, 일단이 접속된 캐패시터와,
    상기 분압 전압이 미리 정해진 기준 전압이 되도록 상기 스위칭 소자의 스위칭 제어를 수행하는 제어 회로
    를 구비하고,
    상기 제1 금속 배선층에는 상기 캐패시터의 한 쪽 전극이 형성되며, 상기 분압 회로의 각 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제7항에 있어서, 상기 정전압 회로는,
    입력된 제어 신호에 따라 스위칭을 수행하는 스위칭 소자와,
    상기 스위칭 소자의 스위칭에 의하여 상기 입력 단자에 입력된 입력 전압에 의한 충전을 수행하는 인덕터와,
    상기 인덕터의 방전을 수행하는 정류 소자와,
    상기 출력 단자로부터 출력된 출력 전압을 분압한 분압 전압을 생성하여 출 력하는 복수개의 저항으로 형성된 분압 회로와,
    상기 분압 회로를 구성하는 저항의 일단에, 일단이 접속된 캐패시터와,
    상기 분압 전압이 미리 정해진 기준 전압이 되도록 상기 스위칭 소자의 스위칭 제어를 수행하는 제어 회로
    를 구비하고,
    상기 제1 금속 배선층에는 상기 분압 회로의 각 저항을 형성하기 위한 상기 단위 저항의 접속을 수행하는 배선이 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 캐패시터는 MIM 캐패시터인 것을 특징으로 하는 반도체 장치.
KR1020080018608A 2007-02-28 2008-02-28 반도체 장치 KR100979986B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007048453A JP2008211115A (ja) 2007-02-28 2007-02-28 半導体装置
JPJP-P-2007-00048453 2007-02-28

Publications (2)

Publication Number Publication Date
KR20080080057A true KR20080080057A (ko) 2008-09-02
KR100979986B1 KR100979986B1 (ko) 2010-09-03

Family

ID=39715120

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080018608A KR100979986B1 (ko) 2007-02-28 2008-02-28 반도체 장치

Country Status (4)

Country Link
US (1) US7903427B2 (ko)
JP (1) JP2008211115A (ko)
KR (1) KR100979986B1 (ko)
CN (1) CN101257021A (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8076913B2 (en) * 2008-12-22 2011-12-13 Mediatek Inc. Voltage converters and voltage generating methods for generating output voltage signals according to a pulse width modulation signal
KR101559911B1 (ko) 2009-03-11 2015-10-15 삼성전자주식회사 금속 배선 형태의 인덕터 하부에 ｍｉｍ 캐패시터를 상기 배선의 폭보다 크지 않게 접목시키는 ｌｃ 회로 제조방법
US20110133710A1 (en) * 2009-12-08 2011-06-09 Deepak Pancholi Partial Feedback Mechanism in Voltage Regulators to Reduce Output Noise Coupling and DC Voltage Shift at Output
US8471538B2 (en) * 2010-01-25 2013-06-25 Sandisk Technologies Inc. Controlled load regulation and improved response time of LDO with adaptive current distribution mechanism
UA102277C2 (ru) * 2011-06-09 2013-06-25 Михаил Николаевич Сурду Способ формирования переменных напряжений с заданым соотношением
US9122292B2 (en) 2012-12-07 2015-09-01 Sandisk Technologies Inc. LDO/HDO architecture using supplementary current source to improve effective system bandwidth
JP6153732B2 (ja) * 2013-01-21 2017-06-28 リコー電子デバイス株式会社 スイッチングレギュレータ
CN105047411A (zh) * 2015-08-12 2015-11-11 深圳市槟城电子有限公司 一种电阻和电容串连的组件及其制作方法
US10256233B2 (en) 2017-05-26 2019-04-09 Taiwan Semiconductor Manufacturing Co., Ltd. Device including resistor-capacitor (RC) structure and method of making the same
US11863062B2 (en) * 2018-04-27 2024-01-02 Raytheon Company Capacitor discharge circuit
US10910358B2 (en) * 2019-01-30 2021-02-02 Micron Technology, Inc. Integrated assemblies having capacitive units, and having resistive structures coupled with the capacitive units

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4878770A (en) 1987-09-09 1989-11-07 Analog Devices, Inc. IC chips with self-aligned thin film resistors
JPH01223757A (ja) 1988-03-02 1989-09-06 Mitsubishi Electric Corp 半導体装置
US6274224B1 (en) * 1999-02-01 2001-08-14 3M Innovative Properties Company Passive electrical article, circuit articles thereof, and circuit articles comprising a passive electrical article
JP2002110923A (ja) 2000-09-28 2002-04-12 Koketsu Kagi Kofun Yugenkoshi 半導体集積回路装置及びその製造方法
US7053751B2 (en) 2001-05-14 2006-05-30 Ricoh Company, Ltd. Resistance hybrid, and voltage detection and constant voltage generating circuits incorporating such resistance hybrid
US6898846B2 (en) * 2002-08-21 2005-05-31 Potomac Photonics, Inc. Method and components for manufacturing multi-layer modular electrical circuits
JP2004087590A (ja) 2002-08-23 2004-03-18 Sharp Corp 半導体装置
JP4122909B2 (ja) * 2002-09-13 2008-07-23 沖電気工業株式会社 半導体装置
JP4499985B2 (ja) * 2002-12-13 2010-07-14 株式会社リコー 電源用ｉｃ及びその電源用ｉｃを使用した通信装置
EP1610599A1 (en) * 2003-03-28 2005-12-28 TDK Corporation Multilayer substrate and method for producing same
JP3987847B2 (ja) * 2003-10-17 2007-10-10 Ｎｅｃエレクトロニクス株式会社 Ｍｉｍ構造抵抗体を搭載した半導体装置
JP4266811B2 (ja) 2003-12-26 2009-05-20 株式会社リコー 定電圧回路
JP4362382B2 (ja) 2004-01-23 2009-11-11 株式会社リコー 定電圧回路
US7173402B2 (en) 2004-02-25 2007-02-06 O2 Micro, Inc. Low dropout voltage regulator
US7290971B2 (en) 2004-03-05 2007-11-06 Okabe Co., Ltd. Shippable in-assembly bolt
US6919244B1 (en) * 2004-03-10 2005-07-19 Motorola, Inc. Method of making a semiconductor device, and semiconductor device made thereby
JP4473669B2 (ja) 2004-07-28 2010-06-02 株式会社リコー 定電圧回路、その定電圧回路を使用した定電流源、増幅器及び電源回路
JP4667883B2 (ja) 2005-01-26 2011-04-13 株式会社リコー 定電圧回路及びその定電圧回路を有する半導体装置
JP2006260030A (ja) 2005-03-16 2006-09-28 Ricoh Co Ltd 定電圧電源回路及び定電圧電源回路の検査方法
JP4616067B2 (ja) 2005-04-28 2011-01-19 株式会社リコー 定電圧電源回路
JP4781732B2 (ja) 2005-06-24 2011-09-28 株式会社リコー 電源システム装置及びその制御方法
JP2007067096A (ja) * 2005-08-30 2007-03-15 Fujitsu Ltd 半導体装置
JP4804156B2 (ja) 2006-02-01 2011-11-02 株式会社リコー 定電圧回路

Also Published As

Publication number Publication date
JP2008211115A (ja) 2008-09-11
US20080203981A1 (en) 2008-08-28
US7903427B2 (en) 2011-03-08
CN101257021A (zh) 2008-09-03
KR100979986B1 (ko) 2010-09-03

Similar Documents

Publication Publication Date Title
KR100979986B1 (ko) 반도체 장치
JP4703133B2 (ja) 内部電圧発生回路および半導体集積回路装置
US7030686B2 (en) Constant voltage circuit with phase compensation
JP2001237374A (ja) 半導体集積回路
JP2006230186A (ja) 半導体装置
JP4995890B2 (ja) 半導体装置及びｄｃ−ｄｃコンバータ
JP2012130137A (ja) スイッチング制御回路
US9236371B2 (en) Integrated circuit for controlling an inductive boost converter
US20070215928A1 (en) Fringe capacitor using bootstrapped non-metal layer
US20130057237A1 (en) Multi-phase switching regulator and droop circuit therefor
JP2008159736A (ja) 半導体装置及びその電源供給方法
US20190140638A1 (en) Drive circuit for a transistor component
TWI531156B (zh) 電源轉換電路的控制電路
US7989935B2 (en) Semiconductor device
JP2006121377A (ja) 入力回路及び半導体装置
JP2011215882A (ja) 電力制御装置及びこれを用いた情報通信装置
US7402989B2 (en) Capacitor multiplier
JP2011120223A (ja) 誤差増幅器
CN110349928A (zh) 片上系统、电路及向负载供电的方法
US11336191B1 (en) Power supply device with low loss
JP6603411B2 (ja) Ｄｃ／ｄｃコンバータおよび電子機器
JP2010074587A (ja) 電圧比較器
KR20010108351A (ko) 정전압 전원회로, 정전압 전원회로 기판 및 정전압 인가방법
JP6445374B2 (ja) コンデンサ構造
JP5098889B2 (ja) 半導体集積回路装置及び半導体集積回路装置の試験方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140821

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150821

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee