KR20010108351A - 정전압 전원회로, 정전압 전원회로 기판 및 정전압 인가방법 - Google Patents

정전압 전원회로, 정전압 전원회로 기판 및 정전압 인가방법 Download PDF

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Abstract

부하에 대해서 전압을 인가하는 연산 증폭기와 출력전압을 연산 증폭기에 귀환시키는 귀환회로를 포함하는 정전압 인가회로, 정전압 인가회로 및 부하 사이에 설치된 제1 인덕턴스 부재 및, 제1 인덕턴스 부재와 부하 사이에 한쪽 끝이 접속되고, 정전위부에 다른쪽 끝이 접속되는 제1 바이패스 캐패시터를 포함하는 정전압 전원회로에서, 각각의 한쪽 끝이 서로 접속된 제2 저항기, 제2 인덕턴스 부재 및 제2 바이패스 캐패시터를 포함하는 보상회로를 더 포함하고, 제2 저항기의 다른쪽 끝은 제1 인덕턴스 부재의 정전압 인가회로 측에 접속되고, 제2 인덕턴스 부재의 다른쪽 끝은 제1 인덕턴스 부재의 부하측에 접속되고, 제2 바이패스 캐패시터의 다른쪽 끝은 정전위부에 접속되어 있다.

Description

정전압 전원회로, 정전압 전원회로 기판 및 정전압 인가방법{ A Constant voltage Source, a Constant voltage Source Circuit Board and a Method for Applying a Constant voltage}
반도체 시험장치가 반도체 소자 등의 부하에 정전압을 인가하여 전류치를 측정하는 반도체 집적회로의 전기적 시험이 있다. 이러한 반도체 시험장치에는 부하에 정전압을 인가하기 위한 정전압 전원회로가 필요하다. 그러나, 부하가 대기상태로부터 동작상태로 이행한 경우에는 정전압 전원회로로부터 부하에 전류가 흘러나온다. 따라서, 반도체 소자부근의 정전압 전원회로내의 전압이 저하된다.
　일반적으로, 정전압 전원회로에는 연산 증폭기 및 귀환회로가 설치되어 있다.따라서, 귀환회로가 출력전압을 연산 증폭기에 귀환시킴으로써 전압의 변동을 억제할 수가 있다. 그러나, 반도체 집적회로의 고속화에 인해 높은 주파수 영역에서의 전기적 시험이 요구된다. 그렇기 때문에 귀환회로에 의한 출력전압의 귀환이 전압 변동에 따라갈 수 없는 경우가 발생한다.
　이에, 정전압 전원회로 내에서의 부하 부근의 전압이 저하하는 것을 억제 하기 위해 부하 부근에 바이패스 캐패시터를 설치한다. 바이패스 캐패시터는 부하 부근에 설치되어 있기 때문에 귀환회로보다 빠르게 출력전압을 보충할 수가 있다. 따라서, 반도체 집적회로의 고속화에 수반하는 높은 동작 주파수 영역에서의 전기적 시험에 대응할 수 있다.
　그러나, 바이패스 캐패시터는 부하 부근에 설치되기 때문에 그 면적을 작게 하지않으면 안 된다. 따라서, 바이패스 캐패시터의 용량은 출력전압의 변동을 충분히 보충할 수 있을 정도로 크게 할 수가 없다.
　또, 통상적으로 바이패스 캐패시터는 부하에 병렬로 접속된다. 따라서, 정전압 전원회로 내에 저항과 바이패스 캐패시터와의 CR회로가 형성된다. 이 CR회로의 주파수 특성 및 연산 증폭기의 주파수 특성으로 인해, 높은 동작 주파수 영역에서는 정전압 전원회로가 불안정하게 된다. 바이패스 캐패시터의 용량을 크게 할 경우에는 정전압 전원회로가 낮은 주파수 영역에서도 불안정하게 되기 쉽다.
　더욱이 최근에는 반도체 집적회로는 점점 더 고속화 되고 있다. 따라서, 반도체 집적회로 시험장치도 반도체 집적회로의 고속화에 수반하여 배선저항 등을 고려한 높은 주파수 영역에서의 시험을 안정적으로 행할 수 있는 것이 필요하다. 또, 쓰루풋을 높이기 위해서도 반도체 집적회로 시험장치의 고속화가 바람직하다.
　따라서, 정전압 전원회로가 부하에 공급되는 전류의 변화에 종속되지 않는 소정의 출력전압을 부하에 인가할 수 있도록 할 필요가 있다.
　또, 부하에 공급되는 전류 변화에 의하여 출력전압이 변동할 경우에는, 귀환회로에 의한 출력전압의 귀환이 전압의 변동을 따라갈 때까지의 동안에, 정전압 전원회로가 충분히 부하에의 출력전압을 보충할 수 있도록 할 필요가 있다.
　더욱이, 반도체 집적회로의 고속화에 수반하는 높은 동작 주파수 영역에 서 정전압 전원회로가 안정된 출력전압을 부하에 인가할 필요가 있다.
　게다가, 반도체 집적회로 시험장치는 반도체 집적회로의 고속화에 수반하여, 배선저항 등을 고려한 높은 주파수 영역에서의 시험을 안정적으로 행할 수 있는 것이 필요하다. 또, 쓰루풋을 높이기 위해서도 반도체 집적회로 시험장치의 고속화가 필요하다.
　이에 본 발명은 상기 과제를 해결할 수 있는 정전압 전원회로, 정전압 전원회로 기판 및 정전압 인가방법을 제공하는 것을 목적으로 한다. 이 목적은 특허청구의 범위에 있어서 독립항에 기재된 특징의 조합에 의해 달성된다. 또 종속항은 본 발명의 다른 유리한 구체적인 예를 규정한다.
본 발명은 정전압 전원회로, 정전압 전원회로 기판 및 정전압 인가방법에 관한 것이다. 또한, 본 출원은 아래의 일본 특허출원에 관한 것이다. 문헌 참조에 의한 편입이 인정되는 지정국에 대해서는 아래 출원에 기재된 내용을 참조로 본 출원에 편입시켜 본 출원의 기재내용의 일부로 삼는다.
　 일본특허출원 제2000－3970호 출원일 2000년 1월 12일
도 1은 본 발명의 일 실시예에 있어서의 정전압 전원 회로도를 나타낸다.
　　도 2는 전원으로부터 연산 증폭기를 매개로 하여 부하에 정전압을 인가하는 정전압 전원 회로도를 나타낸다.
　　도 3은 연산 증폭기의 주파수 특성의 개략도를 나타낸다.
　　도 4는 전류 측정용 저항기와 바이패스 캐패시터를 포함하는 CR 회로도를 나타낸다.
　　도 5는 도 4의 CR회로의 주파수 특성의 개략도를 나타낸다.
　　도 6은 전류 측정용 저항기와 바이패스 캐패시터와의 CR회로를 포함하고, 또한 전원으로부터 연산 증폭기를 매개로 하여 부하에 정전압을 인가하는 정전압 전원 회로도를 나타낸다.
　　도 7은 도 6의 정전압 전원회로의 주파수 특성의 개략도를 나타낸다.
　　도 8은 도 6에 나타내는 정전압 전원회로에, 위상 보정용 캐패시터를 더 포함한 정전압 전원 회로도를 나타낸다.
　　도 9는 도 8의 정전압 전원회로의 주파수 특성의 개략도를 나타낸다.
　　도 10은 도 8의 정전압 전원회로와 동등의 정전압 전원 회로도를 나타낸다.
　　도 11은 도 10의 정전압 전원회로의 주파수 특성의 개략도를 나타낸다.
　　도 12는 도 10의 정전압 전원회로의 주파수 특성의 개략도를 나타낸다.
　　도 13은 제1 보상회로를 포함하고, 인덕턴스 부재를 이용한 도 1의 정전압 전원회로의 주파수 특성의 개략도를 나타낸다.
　　도 14는 본 발명의 다른 실시예에 있어서의 정전압 전원 회로도를 나타낸다.
　　도 15는 인덕턴스 부재가 정전압 인가회로와 부하 사이에 설치되어 있는 정전압 전원 회로도를 나타낸다.
　　도 16은 인덕턴스 부재가 정전압 인가회로와 부하 사이에 설치되고, 또한 저항기가 인덕턴스 부재에 병렬로 접속되어 있는 정전압 전원 회로도를 나타낸다.
　　도 17은 인덕턴스 부재가 정전압 인가회로와 부하 사이에 설치되고 또한 저항기가 인덕턴스 부재에 병렬로 접속되고, 한쪽 끝은 저항기의 부하 측의 한쪽 끝에 접속하고, 다른쪽 끝은 정전압부에 접속되어 있는 바이패스 캐패시터를 더 포함하는 정전압 전원회로도를 나타낸다.
　　도 18은 부하를 나타낸다.
　　도 19는 부하의 주변에 배치된 바이패스 캐패시터 및 정전압 인가회로의 출력이 접속된 단자의 도면을 나타낸다.
　　도 20은 도 19의 바이패스 캐패시터 등에 정전압 인가회로로부터 부하에의 회로 배선을 형성한 상태를 나타낸다.
　　도 21은 보상회로의 바이패스 캐패시터, 인덕턴스 부재 및 저항기를 형성한 상태를 나타낸다.
　　도 22는 제2의 보상회로의 바이패스 캐패시터, 인덕턴스 부재 및 저항기를 형성한 상태를 나타낸다.
본 발명에 의한 정전압 전원회로의 제1 실시형태에 의하면, 정전압 전원회로는 부하에 대해서 전압을 인가하는 연산 증폭기와 출력전압을 연산 증폭기에 귀환시키는귀환회로를 포함하는 정전압 인가회로, 정전압 인가회로 및 부하 사이에 설치된 제1 인덕턴스 부재 및, 제1 인덕턴스 부재와 부하 사이에 한쪽 끝이 접속되고, 정전위부에 다른쪽 끝이 접속된 제1 바이패스 캐패시터를 포함한다.
　제1 바이패스 캐패시터로부터 부하까지의 인덕턴스가 상기 정전압 인가회로로부터 상기 부하까지의 인덕턴스보다 작은 것이 바람직하다.
　본 발명에 의한 정전압 전원회로의 제2 실시형태에 의하면, 정전압 전원회로는 정전압 전원회로의 제1 실시형태에 더하여 제1 인덕턴스 부재와 병렬로 접속하는 제1 저항기를 더 포함한다.
　본 발명에 의한 정전압 전원회로의 제3 실시형태에 의하면, 정전압 전원회로는 정전압 전원회로의 제1 실시형태에 더하여, 각각의 한쪽 끝이 서로 접속된 제2 저항기, 제2 인덕턴스 부재 및 제2 바이패스 캐패시터를 포함하는 보상회로를 더 포함하고, 제2 저항기의 다른쪽 끝은 제1 인덕턴스 부재의 정전압 인가회로 측에 접속되고, 제2 인덕턴스 부재의 다른쪽 끝은 제1 인덕턴스 부재의 부하 측에 접속되고, 제2 바이패스 캐패시터의 다른쪽 끝은 정전위부에 접속되어 있다.
　제2 바이패스 캐패시터로부터 부하까지의 인덕턴스가 제1 바이패스 캐패시터로부터 부하까지의 인덕턴스보다 큰 것이 바람직하다.
　제2 바이패스 캐패시터의 용량은 제1 바이패스 캐패시터의 용량보다 큰 것이 바람직하다.
　제2 인덕턴스 부재의 인덕턴스는 제1 인덕턴스 부재의 인덕턴스보다 작은 것이 바람직하다.
　제1 바이패스 캐패시터로부터 부하까지의 인덕턴스 또는 제2 바이패스 캐패시터로부터 부하까지의 인덕턴스 중 적어도 한쪽이 각각의 바이패스 캐패시터로부터 부하까지의 회로 배선의 인덕턴스이어도 좋다.
　제1 인덕턴스 부재 또는 제2 인덕턴스 부재의 적어도 한쪽이 회로 배선 이어도 된다.
　또, 제1 바이패스 캐패시터로부터 부하까지의 인덕턴스 및 제2 바이패스 캐패시터로부터 부하까지의 인덕턴스는, 제1 바이패스 캐패시터 또는 제2 바이패스 캐패시터로부터 부하까지의 회로 배선의 인덕턴스이고, 또한 제1 인덕턴스 부재 및 제2 인덕턴스 부재가 회로 배선이어도 된다.
　본 발명에 의한 정전압 전원회로의 제4 실시형태에 의하면, 정전압 전원회로는 각각의 한쪽 끝이 서로 접속된 제2 저항기, 제2 인덕턴스 부재 및 제2 바이패스 캐패시터를 포함하는 제1 보상회로로서, 제2 저항기의 다른쪽 끝은 제1 인덕턴스 부재의 정전압 인가회로 측에 접속되고, 제2 인덕턴스 부재의 다른쪽 끝은 제1 인덕턴스 부재의 부하 측에 접속되고, 제2 바이패스 캐패시터의 다른쪽 끝은 정전위부에 접속되어 있는 제1 보상회로, 및 각각의 한쪽 끝이 서로 접속된 제3 저항기, 제3 인덕턴스 부재 및 제3 바이패스 캐패시터를 포함하는 제2 보상회로로서, 제3 저항기의 다른쪽 끝은 제1 인덕턴스 부재의 정전압 인가회로 측에 접속되고, 제3 인덕턴스 부재의 다른쪽 끝은 제1 인덕턴스 부재의 부하측에 접속되고, 제3 바이패스 캐패시터의 다른쪽 끝은 정전위부에 접속되어 있는 제2 보상회로를 포함한 복수의 상기 보상회로를 포함한다.
　제2 바이패스 캐패시터로부터 부하까지의 인덕턴스가 제1 바이패스 캐패시터로부터 부하까지의 인덕턴스보다 큰 것이 바람직하다.
　제3 바이패스 캐패시터로부터 부하까지의 인덕턴스가 제2 바이패스 캐패시터로부터 부하까지의 인덕턴스보다 큰 것이 바람직하다.
　제1 바이패스 캐패시터의 용량보다 제2 바이패스 캐패시터의 용량이 크고, 제2 바이패스 캐패시터의 용량보다 제3 바이패스 캐패시터의 용량이 큰 것이 바람직하다.
　제1 인덕턴스 부재의 인덕턴스보다 제2 인덕턴스 부재 및 제3 인덕턴스 부재의 인덕턴스가 작고, 제2 인덕턴스 부재의 인덕턴스보다 상기 제 3 인덕턴스 부재가 큰 것이 바람직하다.
　제2 저항기의 저항보다 제3 저항기의 저항이 큰 것이 바람직하다.
　제2 바이패스 캐패시터로부터 부하까지의 인덕턴스, 제1 바이패스 캐패시터로부터 부하까지의 인덕턴스, 또는 제3 바이패스 캐패시터로부터 부하까지의 인덕턴스 중 적어도 한쪽이 각각의 바이패스 캐패시터로부터 부하까지의 회로 배선의 인덕턴스이어도 된다.
　제1 인덕턴스 부재, 상기 제 2 인덕턴스 부재 또는 상기 제 3 인덕턴스 부재 중 적어도 한쪽이 회로 배선이어도 좋다.
　제2 바이패스 캐패시터로부터 부하까지의 인덕턴스, 제1 바이패스 캐패시터로부터 부하까지의 인덕턴스, 및 제3 바이패스 캐패시터로부터 부하까지의 인덕턴스는, 각각의 바이패스 캐패시터로부터 부하까지의 회로 배선의 인덕턴스이고, 또한 제1인덕턴스 부재, 제2 인덕턴스 부재 및 제3 인덕턴스 부재가 회로 배선이어도 좋다.
　본 발명에 의한 정전압 전원회로 기판의 제1 실시형태에 의하면, 정전압 전원회로 기판은 부하에 대해서 전압을 인가하는 연산 증폭기와, 출력전압을 연산 증폭기에 귀환시키는 귀환회로를 포함하는 정전압 인가회로, 정전압 인가회로 및 부하 사이에 설치된 제1 인덕턴스 부재 및, 제1 인덕턴스 부재와 부하 사이에 한쪽 끝이 접속되고 정전위부에 다른쪽 끝이 접속되는 제1 바이패스 캐패시터를 포함한다. 제1 바이패스 캐패시터는 정전압 인가회로보다도 부하에 가까운 위치에 배치된다.
　제1 인덕턴스 부재는 회로 배선인 것이 바람직하다.
　본 발명에 의한 정전압 전원회로 기판의 제2 실시형태에 의하면, 정전압 전원회로 기판은, 각각의 한쪽 끝이 서로 접속된 제2 저항기, 제2 인덕턴스 부재 및 제2 바이패스 캐패시터를 포함하는 제1 보상회로로서, 제2 저항기의 다른쪽 끝은 제1 인덕턴스 부재의 정전압 인가회로 측에 접속되고, 제2 인덕턴스 부재의 다른쪽 끝은 제1 인덕턴스 부재의 부하측에 접속되고, 제2 바이패스 캐패시터의 다른쪽 끝은 정전위부에 접속되어 있는 제1 보상회로를 더 포함한다. 제2 바이패스 캐패시터는 제1 바이패스 캐패시터보다 부하로부터 먼 위치에 배치된다.
　제1 바이패스 캐패시터로부터 부하까지의 인덕턴스 또는 제2 바이패스 캐패시터로부터 부하까지의 인덕턴스 중 적어도 한쪽이 각각의 바이패스 캐패시터로부터 부하까지의 회로 배선의 인덕턴스라도 좋다.
　제1 인덕턴스 부재 또는 제2 인덕턴스 부재의 적어도 한쪽이 회로 배선이어도 좋다.
　제1 바이패스 캐패시터로부터 부하까지의 인덕턴스, 및 제2 바이패스 캐패시터로부터 부하까지의 인덕턴스가, 각각 제1 바이패스 캐패시터로부터 부하까지의 회로 배선의 인덕턴스, 및 제2 바이패스 캐패시터로부터 부하까지의 회로 배선의 인덕턴스이고, 또한 제1 인덕턴스 부재 및 제2 인덕턴스 부재가 회로 배선이어도 좋다.
　제1 바이패스 캐패시터의 용량보다도 제2 바이패스 캐패시터의 용량 쪽이 큰 것이 바람직하다.
　제2 인덕턴스 부재의 인덕턴스가 제1 인덕턴스 부재의 인덕턴스보다 작은 것이 바람직하다.
　본 발명에 의한 정전압 전원회로 기판의 제3 실시형태에 의하면, 정전압 전원회로 기판은, 각각의 한쪽 끝이 서로 접속된 제3 저항기, 제3 인덕턴스 부재 및 제3 바이패스 캐패시터를 포함하는 제2 보상회로로서, 제3 저항기의 다른쪽 끝은 제1 인덕턴스 부재의 정전압 인가회로 측에 접속되고, 제3 인덕턴스 부재의 다른쪽 끝은 제1 인덕턴스 부재의 부하측에 접속되고, 제3 바이패스 캐패시터의 다른쪽 끝은 정전위부에 접속되어 있는 제2 보상회로를 더 포함한다.
　제3 바이패스 캐패시터는 제2 바이패스 캐패시터보다 부하로부터 먼 위치에 배치되는 것이 바람직하다.
　제1 바이패스 캐패시터로부터 부하까지의 인덕턴스, 제2 바이패스 캐패시터로부터 부하까지의 인덕턴스, 또는 제3 바이패스 캐패시터로부터 부하까지의 인덕턴스 중 적어도 한쪽이 제1 바이패스 캐패시터, 제2 바이패스 캐패시터, 또는 제3 바이패스 캐패시터로부터 부하까지의 회로 배선의 인덕턴스라도 좋다.
　제1 인덕턴스 부재, 제2 인덕턴스 부재, 또는 제3 인덕턴스 부재의 적어도 한쪽이 회로 배선이어도 된다.
　제1 바이패스 캐패시터로부터 부하까지의 인덕턴스, 제2 바이패스 캐패시터로부터 부하까지의 인덕턴스, 또는 제3 바이패스 캐패시터로부터 부하까지의 인덕턴스는, 각각 제1 바이패스 캐패시터, 제2 바이패스 캐패시터, 또는 제3 바이패스 캐패시터로부터 부하까지의 회로 배선의 인덕턴스이고, 또한 제1 인덕턴스 부재, 제2 인덕턴스 부재, 또는 제3 인덕턴스 부재는 각각 회로 배선이어도 된다.
　제2 바이패스 캐패시터의 용량은 제1 바이패스 캐패시터의 용량보다 크고, 또한 제3 바이패스 캐패시터의 용량은 제2 바이패스 캐패시터의 용량보다 큰 것이 바람직하다. 제3 인덕턴스 부재의 인덕턴스는 제2 인덕턴스 부재의 인덕턴스보다 크고, 또한 제1 인덕턴스 부재의 인덕턴스보다 작은 것이 바람직하다. 제1 바이패스 캐패시터, 제2 바이패스 캐패시터 또는 제3 바이패스 캐패시터 중 적어도 하나의 바이패스 캐패시터는 부하 주변에 배치되는 것이 바람직하다. 회로 배선의 적어도 일부분이 부하 주위를 둘러싸도 좋다.
　제1 바이패스 캐패시터로부터 부하까지의 배선, 제2 바이패스 캐패시터로부터 부하까지의 배선, 또는 제3 바이패스 캐패시터로부터 부하까지의 배선 중 적어도 한 개의 배선의 적어도 일부분이 절연부재를 매개로 하여 다른 배선과 중첩하도록 형성되어도 된다.
　제1 바이패스 캐패시터로부터 부하까지의 배선, 제2 바이패스 캐패시터로부터 부하까지의 배선, 또는 제3 바이패스 캐패시터로부터 부하까지의 배선 중 적어도 한개의 배선의 적어도 일부분이 절연부재를 매개로 하여, 제1 바이패스 캐패시터, 제2 바이패스 캐패시터, 또는 제3 바이패스 캐패시터와 중첩하도록 형성되어도 된다.
　제1 바이패스 캐패시터로부터 부하까지의 배선, 제2 바이패스 캐패시터로부터 부하까지의 배선, 또는 제3 바이패스 캐패시터로부터 부하까지의 배선 중 적어도 한 개의 배선의 적어도 일부분이 부하와 중첩하도록 형성되어도 된다.
　또, 본 발명에 의한 정전압 인가방법에 의하면, 부하에 대해서 인가해야 할 전압을 생성하는 연산 증폭기, 및 연산 증폭기가 출력하는 출력전압을 연산 증폭기에 귀환시키는 귀환회로를 포함하는 정전압 인가회로를 이용해 전압을 발생하는 단계와, 정전압 인가회로 및 부하의 사이에 설치된 제1 인덕턴스 부재를 매개로 부하에 전압을 인가하는 단계와, 제1 인덕턴스 부재와 부하 사이에 한쪽 끝이 접속되고 정전위부에 다른쪽 끝이 접속되는 제1 바이패스 캐패시터를 이용해 부하에 전류를 공급하는 단계와, 제1 인덕턴스 부재를 매개로 하여 제1 바이패스 캐패시터를 충전하는 단계를 포함한다.
　한편, 상기 발명의 개요는 본 발명의 필요한 특징 모두를 열거한 것이 아니며, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시형태는 청구범위에 관련된 발명을 한정하는 것은 아니고, 또한 실시형태 중에서 설명되어 있는 특징의 조합 전부가 발명의 해결 수단에 필수라고는 할 수 없다.
　도 1은 본 발명의 일 실시예에 있어서의 정전압 전원회로 (100)을 나타낸다. 전원 (110)이 연산 증폭기 (120)을 매개로 하여 부하 (130)에 소정의 출력전압을 인가한다. 귀환회로 (140)은 출력전압을 연산 증폭기 (120)에 부귀환시킨다. 이에 의해, 출력전압이 변동할 경우에 연산 증폭기 (120)이 출력전압을 소정의 정전압으로 되돌리는 작용을 한다. 출력전압은 일시적으로 변화하지만, 귀환회로 (140)을 매개로 하여 연산 증폭기 (120)에 의해 소정의 출력전압으로 돌아온다. 저항기 (174) 및 저항기 (176)은 전달 함수 및 귀환율을 결정한다. 전류 측정용 저항기 (172)는 정전압 전원회로 (100)으로부터 부하 (130)에 공급되는 전류를 측정하기 위해 사용된다. 바이패스 캐패시터 (160)은 바람직하게는 정전압 전원회로 (100)내에서의 부하 (130) 부근에 배치되어 설치된다. 이에 의해, 부하 (130)에 공급되는 전류가 변화했을 때에 즉석에서 어느 정도의 전류를 보상해 출력전압이 강하하는 것을 방지한다. 전류 측정용 저항기 (172) 및 바이패스 캐패시터 (160)의 CR회로에 의한 출력전압의 발진을 방지 하기 위해, 전류 측정용 저항기 (172)와 병렬로 위상 보정용 캐패시터 (164)를 접속한다. 배선저항 (170)은 정전압 전원회로 (100)으로부터 부하 (130)까지의 배선저항이다. 인덕턴스 부재 (180)이 정전압 전원회로 (100)으로부터 부하 (130)까지의 사이에 설치된다. 인덕턴스 부재 (180)은 인덕턴스를 얻기 위한 부재를 설치하지 않고, 배선의 인덕턴스를 이용하는 것이 바람직하다. 정전압부 (150)은 접지되어 있는 것이 바람직하다. 그러나, 정전압부 (150)은 반드시 접지되어 있을 필요는 없고, 기준이 되는 정전압을 주어도 된다. 귀환회로 (140)은 연산 증폭기를 이용한 전압 추가 회로를 더 포함하여도 된다.
　또, 정전압 전원회로 (100)은 보상회로 (1000)을 포함한다. 보상회로 (1000)은 저항기 (175), 인덕턴스 부재 (184) 및 바이패스 캐패시터 (162)를 포함한다. 저항기 (175), 인덕턴스 부재 (184) 및 바이패스 캐패시터 (162)는 각각의 한쪽 끝이 서로 접속되어 있다. 저항기 (175)의 다른쪽 끝은 인덕턴스 부재 (180)의 정전압 인가회로 측에 접속되어 있다. 인덕턴스 부재 (184)의 다른쪽 끝은 인덕턴스 부재 (180)의 부하측에 접속되어 있다. 바이패스 캐패시터 (162)의 다른쪽 끝은 정전위부 (150)으로 접속되어 있다. 보상회로 (1000)의 작용은 후술 한다.
　본 실시예에 의한 정전압 전원회로 (100)의 구성 및 작용을 더 상술한다.
　부하 (130)은 예컨대 반도체 집적회로이다. 부하 (130)의 동작에 의해 정전압 전원회로 (100)으로부터 부하 (130)에 공급되는 전류가 변화한다. 부하 (130)에 공급되는 전류의 변화가 크면 정전압 전원회로 (100)의 출력전압이 변화한다. 즉, 예를 들면 반도체 집적회로가 대기상태로부터 동작상태로 이행했을 때에 반도체 집적회로에 흐르는 전류가 큰 만큼 출력전압의 전압 강하는 커진다. 최근에는 반도체 집적회로가 고집적화 되어 있다. 따라서, 반도체 집적회로의 동작 시에는 큰 전류를 공급해야 하는 경우가 발생한다. 따라서, 반도체 집적회로가 대기하고 있을 때와 동작하고 있을 때의 반도체 집적회로에 흐르는 전류의 차이가 크다. 따라서, 출력전압의 전압 강하도 커진다.
　또, 부하 (130)의 동작 시에 부하 (130)으로 공급하는 전류가 큰 경우, 소비 전력을 낮게 억제하기 위해 출력전압을 낮게 할 필요가 있다. 따라서, 출력전압의 전압 강하는 출력전압에 대해서 한층 더 현저해 진다. 따라서, 예를 들면 반도체집적회로는 고집적화에 수반해, 반도체 집적회로에 인가하는 출력전압의 전압 강하의 영향이 한층 더 커진다.
　또, 최근에는 반도체 집적회로는 고속화되어고 있다. 따라서, 부하 (130)이 대기상태로부터 동작상태로 이행하는 주기, 즉, 동작 주파수도 높아진다. 따라서, 변동된 출력전압을 귀환회로 (140) 및 연산 증폭기 (120)에 의해 소정의 전압치로 되돌릴 때까지의 주기가 동작 주파수에 따라갈 수 없는 경우가 있다. 그로 인해 소정의 출력전압을 부하 (130)에 인가할 수 없게 되어 측정 오차나 오작동의 원인이 된다.
　이에, 고속화된 반도체 집적회로에 대처하기 위해 부하 (130) 부근에 바이패스 캐패시터 (160)이 설치되어 있다. 바이패스 캐패시터 (160)은 부하 (130) 부근에 배치되어 있기 때문에, 출력전압의 변화에 대해 즉석에서 대처해 전류를 공급할 수가 있다. 이에 의해, 출력전압 주기의 빠른 변화가 어느 정도 완화된다.
　그러나, 바이패스 캐패시터 (160)은 부하 (130) 부근에 배치되어 있기 때문에 물리적으로 큰 캐패시터로 할 수는 없다. 즉, 바이패스 캐패시터 (160)은 대용량의 캐패시터로 할 수 없다. 따라서, 전류의 큰 변화에 대해 부하 (130)에 충분한 전류를 공급하는 것이 곤란하다.
　도 2는 도 1의 정전압 전원회로 (100)으로부터, 보상회로 (1000), 인덕턴스 부재 (180), 바이패스 캐패시터 (160), 전류 측정용 저항기 (172), 위상 보정용 캐패시터 (164)를 생략한 구성을 나타낸다. 즉, 도 2는 전원 (110)으로부터 연산 증폭기 (120)을 매개로 하여 부하 (130)에 정전압을 인가하는 정전압 전원회로를나타낸다(단, 인덕턴스 부재 (180)이 회로 배선의 경우는 실질적으로 인덕턴스가 존재한다). 출력전압이 귀환회로 (140)을 매개로 하여 연산 증폭기 (120)의 반전 입력단자에 귀환시키고 있다. 따라서, 도 2에 나타낸 회로는 마이너스 귀환회로로 되어 있다.
　도 3은 연산 증폭기 (120)의 주파수 특성의 개략도를 나타낸다. 연산 증폭기 내에는 일반적으로 저항 및 용량이 존재한다. 연산 증폭기내의 이 저항 및 용량에 의해 저역(低域) 통과 필터가 구성된다. 또, 일반적으로 연산 증폭기는 부귀환회로로서의 안정성을 얻기 위해서 1차 지연에 가까운 특성으로 만들어지고 있다. 따라서, 도 3에 나타낸 것처럼 연산 증폭기 (120)의 주파수 특성은 고주파 영역에서 이득이 감소하므로, 어떤 주파수 f0이상이 되면 일차 지연에 가까운 특성을 나타낸다. 충분히 높은 주파수의 영역에 있어서는 -6 dB/oct의 기울기로 이득이 감소한다.
　도 4는 전류 측정용 저항기 (172)와 바이패스 캐패시터 (160)을 포함하는 CR회로를 나타낸다. 정전압 전원회로 (100)에는 출력 전류를 측정 하기 위한 전류 측정용 저항기 (172)가 배치되어 설치된다. 따라서, 전류 측정용 저항기 (172)와 바이패스 캐패시터 (160)이라는 것은 직렬 CR회로를 구성한다.
　도 5는 도 4의 CR회로의 주파수 특성의 개략도를 나타낸다. 부하 (130)은 도 4에 나타낸 것처럼, 바이패스 캐패시터 (160)과 병렬로 접속되어 있다. 따라서, 도 5에 나타낸 것처럼, 전류 측정용 저항기 (172)와 바이패스 캐패시터 (160)과의 CR회로의 주파수 특성은, 어떤 주파수 f1이상이 되면 일차 지연 특성을 나타낸다.충분히 높은 주파수의 영역에서는 -6 dB/oct의 기울기로 이득이 감소한다.
　도 6은 전류 측정용 저항기 (172)와 바이패스 캐패시터 (160)과의 CR회로를 포함하고, 또한 전원 (110)으로부터 연산 증폭기 (120)을 매개로 하여 부하 (130)에 정전압을 인가하는 정전압 전원회로를 나타낸다. 즉, 도 6은 도 2 및 도 4의 회로를 조합한 정전압 전원회로를 나타낸다.
　도 7은 도 6의 정전압 전원회로의 주파수 특성의 개략도이다. 도 6의 정전압 전원회로는 도 2의 회로와 도 4의 회로를 조합한 정전압 전원회로이므로, 도 7의 주파수 특성에 있어서도, 도 3 및 도 5의 주파수 특성의 양쪽 모두의 특성이 나타난다. 여기서, 주파수 f1이 주파수 f0보다 크다고 가정한다. 부하 (130)의 동작 주파수를 올려감에 따라서, 우선, 주파수 f0에서, 연산 증폭기 (120)의 주파수 특성에 의해, -6 dB/oct의 기울기로 이득이 감소한다. 다음으로, 주파수 f1에서 전류 측정용 저항기 (172)와 바이패스 캐패시터 (160)의 CR회로의 주파수 특성에 의해 2차 지연에 가까운 특성을 가지게 되므로, -12 dB/oct의 기울기로 이득이 감소한다.
　일반적으로, 1차 지연 특성의 경우는 즉, 주파수 특성의 기울기가 -6 dB/oct의 경우는, 입력 신호에 대해서 출력 신호는 90도까지만 위상이 늦어지지 않는다. 그러므로, 입력 신호와 출력 신호와의 위상차는 90도 이하이다. 따라서, 전원 (110)으로부터의 입력전압과 귀환회로 (140)으로부터 귀환되는 출력전압과의 위상차는 연산 증폭기 (120)의 주파수 특성의 영향에서만은 90도 이하이다.
한편, 2차 지연 특성의 경우는 즉, 주파수 특성의 기울기가 -12 dB/oct 인 경우는, 일반적으로 입력 신호에 대해서 출력 신호는 180도까지 위상이 늦어진다. 그러므로, 입력 신호와 출력 신호와의 위상차는 180도까지 어긋난다. 따라서, 전원 (110)으로부터의 입력전압과 귀환회로 (140)으로부터 귀환되는 출력전압과의 위상차는, 연산 증폭기 (120)의 주파수 특성에 전류 측정용 저항기 (172)와 바이패스 캐패시터 (160)의 CR회로의 주파수 특성이 중첩함으로써 180도까지 어긋나는 경우가 있다.
　여기서, 귀환회로 (140)은 출력전압을 반전 입력단자에 귀환시키는 부귀환회로이다. 따라서, 전원 (110)으로부터의 입력전압과 귀환회로 (140)으로부터 귀환되는 출력전압과의 위상차가 90도 이하인 경우에는, 전원 (110)으로부터의 입력전압에 대해 귀환회로 (140)으로부터 귀환되는 출력전압이 지연의 응답 시간차만을 가지고 있다. 즉, 귀환회로 (140)으로부터 귀환되는 출력전압은 입력전압의 진폭을 줄이는 방향으로 작용한다. 따라서, 출력전압의 변화에 대해, 연산 증폭기 (120) 및 귀환회로 (140)은 출력전압을 일정치로 수렴시키므로 안정적이다.
　한편, 전원 (110)으로부터의 입력전압과 귀환회로 (140)으로부터 귀환되는 출력전압과의 위상차가 90도 이상인 경우에는, 전원 (110)으로부터의 입력전압에 대해서 귀환회로 (140)으로부터 귀환되는 출력전압이 진행의 응답 시간차를 포함한다. 즉, 귀환회로 (140)으로부터 귀환되는 출력전압은, 입력전압의 진폭을 늘리는 방향으로 작용하는 경우가 발생한다. 따라서, 출력전압의 변화에 대해, 연산 증폭기 (120) 및 귀환회로 (140)은 출력전압을 일정치로 수렴시키지 못하기 때문에 불안정하게 된다.
　일반적으로, 회로의 안정성은 이득이 0 dB 때에서의 회로의 주파수 특성의 곡선의 기울기에 의해 판별된다. 즉, 입력 신호와 출력 신호와의 진폭이 동일할 때에, 입력 신호와 출력 신호와의 위상차가 90도 이하인 경우에는, 출력 신호는 입력전압의 진폭을 줄이는 방향으로 작용한다. 따라서 회로는 안정된다. 한편, 입력 신호와 출력 신호와의 진폭이 동일할 때에, 입력 신호와 출력 신호와의 위상차가 90도 이상인 경우에는, 출력 신호는 입력전압의 진폭을 증가시키는 방향으로 작용한다. 따라서 회로는 불안정하게 된다.
　그러나, 도 6과 같은 정전압 전원회로에는, 저항기 (174)(저항치는 R174 라고 한다) 및 저항기 (176)(저항치는 R176 이라고 한다)이 포함된다. 따라서, 이득이 -20*log(1/β) dB (여기서, β는 귀환율이다. β=R176/(R174+ R176)) 에 있어서의 주파수 특성의 곡선의 기울기에 의해 정전압 전원회로의 안정성이 판별된다. 즉, 도 7의 P점에서의 주파수 특성의 곡선의 기울기에 의해 정전압 전원회로의 안정성이 판별된다. 따라서, 점P에서의 주파수 특성의 곡선의 기울기가 -6 dB/oct이면, 입력전압과 귀환회로 (140)으로부터 귀환되는 출력전압과의 위상차가 90도 이하이므로, 회로는 안정적이 된다. 한편, 점P에서의 주파수 특성의 곡선의 기울기가 -12 dB/oct이면, 입력전압과 귀환회로 (140)으로부터 귀환되는 출력전압과의 위상차가 90도 이상이 되므로 회로는 불안정하게 된다. 따라서, 도 6의 정전압 전원회로는 불안정하게 된다.
　도 8은 도 6에 나타내는 정전압 전원회로에, 위상 보정용 캐패시터 (164)를 더 포함한 정전압 전원회로를 나타낸다. 위상 보정용 캐패시터 (164)는 전류 측정용 저항기 (172)와 병렬로 접속한다. 따라서, 위상 보정용 캐패시터 (164)는 높은 주파수 영역에서 전류 측정용 저항기 (172)의 영향을 없앨 수가 있다. 따라서, 위상 보정용 캐패시터 (164)는 전류 측정용 저항기 (172)와 바이패스 캐패시터 (160)의 CR회로의 영향을 없앨 수가 있다. 위상 보정용 캐패시터 (164)의 용량은 바이패스 캐패시터 (160)의 용량보다 작게 할 수가 있다.
　도 9는 도 8의 정전압 전원회로의 주파수 특성의 개략도를 나타낸다. 위상 보정용 캐패시터 (164)의 용량은 바이패스 캐패시터 (160)의 용량보다 작다. 따라서, 주파수 f1보다 높은 주파수 f2에서 위상 보정용 캐패시터 164의 영향이 나타난다. 즉, 도 7에서 설명한 바와 같이, 주파수 f1보다 높은 주파수 영역에서는 정전압 전원회로의 주파수 특성의 기울기가 -12 dB/oct가 된다. 그러나, 위상 보정용 캐패시터 (164)를 구비함에 따라서, 주파수 f2보다 높은 주파수 영역에서는 정전압 전원회로의 주파수 특성의 기울기가 -6 dB/oct로 돌아온다. 따라서, 점P에서의 정전압 전원회로의 주파수 특성의 기울기가 -6 dB/oct이므로 도 8의 정전압 전원회로는 안정적이 된다.
　도 10은 도 8의 정전압 전원회로와 동등의 정전압 전원회로를 나타낸다. 그러나, 실제로는 정전압 전원회로 안에, 또는 정전압 전원회로와 부하 (130) 사이에 배선에 의한 저항이 존재한다. 따라서, 도 10은 배선에 의한 저항을 배선저항 (170)으로 나타내고 있다.
　도 11 및 도 12는 도 10의 정전압 전원회로의 주파수 특성의 개략도를 나타낸다. 도 11 및 도 12에서는 배선저항 (170)이 존재함으로 인한 영향이 나타나고 있다. 위상 보정용 캐패시터 (164)는 높은 주파수 영역에서 전류 측정용 저항기 (172)와바이패스 캐패시터 (160)의 CR회로의 영향을 없앤다. 그러나, 배선저항 (170)이 존재한다. 배선저항 (170)은 전류 측정용 저항기 (172)에 비해 저항치가 매우 낮다. 그러므로, 주파수 f1보다 낮은 주파수 영역에서는 배선저항 (170)과 바이패스 캐패시터 (160)의 CR회로의 주파수 특성은 나타나지 않는다. 그렇지만, 주파수 f1보다 높은 주파수 f3에서는 배선저항 (170)과 바이패스 캐패시터 (160)의 CR회로의 주파수 특성이 나타나는 경우가 생긴다.
　부하 (130)의 동작 주파수가 f3보다 충분히 낮은 경우에는, 도 11에 나타낸 것처럼, 점P에서의 주파수 특성의 곡선의 기울기는 -6 dB/oct이다. 따라서, 도 10의 정전압 전원회로는 안정적이 된다.
　그러나, 최근 반도체 집적회로는 점점 고속화되어 가고 있다. 따라서, 반도체 집적회로 시험장치도 반도체 집적회로의 고속화에 수반해, 높은 주파수 영역에서의 시험을 안정적으로 실시할 수 있어야 된다. 또, 쓰루풋을 높이기 위해서도 반도체 집적회로 시험장치가 더욱더 고속화 되는 것이 바람직하다.
　이에, 연산 증폭기 (120)의 이득을 증가시킴으로써, 주파수 f3보다 높은 주파수 영역에서의 부하 (130)의 시험에 대응할 수 있도록 한다. 그러나, 도 10의 정전압 전원회로에서는 도 12에 나타내는 주파수 특성이 된다. 도 12에서는 점P에서의 주파수 특성의 곡선의 기울기가 -12 dB/oct이다. 그러므로, 도 10의 정전압 전원회로는 불안정하게 된다. 따라서, 배선저항 (170)이 존재함으로 인해, 정전압 전원회로는 주파수 f3보다도 높은 주파수 영역에서의 안정된 시험을 할 수가 없다.
　또, 바이패스 캐패시터 (160)의 용량을 작게 함에 따라서, 주파수 f3는 보다 높은 주파수가 된다. 따라서, 바이패스 캐패시터 (160)의 용량을 작게 함으로써, 배선저항 (170)과 바이패스 캐패시터 (160)의 CR회로의 영향이 나타나는 주파수를 높일 수가 있다. 그러나, 바이패스 캐패시터 (160)의 용량을 작게 하면, 부하 (130)의 동작에 의한 출력전압의 변동을 충분히 보상할 수가 없다. 따라서, 바이패스 캐패시터 (160)의 용량은 크고, 또한 안정된 정전압 전원회로가 바람직하다.
　이에, 도 1에 나타낸 것처럼, 보상회로 (1000)을 설치한다. 보상회로 (1000)은 저항기 (175), 인덕턴스 부재 (184) 및 바이패스 캐패시터 (162)를 포함한다. 저항기 (175), 인덕턴스 부재 (184) 및 바이패스 캐패시터 (162)는 각각의 한쪽 끝이 서로 접속되어 있다. 저항기 (175)의 다른쪽 끝은 인덕턴스 부재 (180)의 정전압 인가회로 측에 접속되어 있다. 인덕턴스 부재 (184)의 다른쪽 끝은 인덕턴스 부재 (180)의 부하측에 접속되어 있다. 바이패스 캐패시터 (162)의 다른쪽 끝은 정전위부 (150)에 접속되어 있다.
　인덕턴스 부재 (180) 및 인덕턴스 부재 (184)는 회로 배선인 것이 바람직하다. 따라서, 인덕턴스 부재 (180)의 인덕턴스 및 인덕턴스 부재 (184)의 인덕턴스는 각각 정전압 인가회로 (101)으로부터 부하 (130)까지의 회로 배선의 길이 및 바이패스 캐패시터 (162)로부터 부하 (130)까지의 회로 배선의 길이에 의한다. 정전압 인가회로 (101)으로부터 부하 (130)까지의 회로 배선 길이는 바이패스 캐패시터 (162)로부터 부하 (130)까지의 회로 배선의 길이보다 길다. 따라서, 인덕턴스 부재 (180)의 인덕턴스는 인덕턴스 부재 (184)의 인덕턴스보다 크다. 바이패스 캐패시터 (160)은 부하 (130) 부근에 배치되기 때문에, 바이패스 캐패시터 (160)으로부터 부하 (130)까지의 인덕턴스 (182)는 프로브나 단자 등의 인덕턴스이다. 따라서, 인덕턴스 (182)는 인덕턴스 부재 (180)이나 인덕턴스 부재 (184)의 인덕턴스와 비교해서 미소하다. 인덕턴스 부재 (180) 및 인덕턴스 부재 (184)는 원하는 인덕턴스를 얻기 위한 특정부재로 해도 된다.
　또, 바이패스 캐패시터 (160)은 부하 (130) 부근에 배치되기 때문에, 부하 (130)의 크기에도 의존한다. 따라서, 반도체 집적회로의 소형화가 진행되고 있는 최근에는, 바이패스 캐패시터 (160)의 용량을 크게 하는 것은 물리적으로 곤란하다. 한편, 바이패스 캐패시터 (162)는 인덕턴스 부재 (184)를 매개로 하여 부하 (130)에 접속한다. 따라서, 바이패스 캐패시터 (162)는 바이패스 캐패시터 (160)보다 먼 위치에 배치할 수가 있다. 따라서, 바이패스 캐패시터 (162)는 바이패스 캐패시터 (160)보다 물리적으로 큰 용량으로 할 수 있다.
　이하에 부하 (130)의 동작에 의한 출력전압의 변화를 바이패스 캐패시터 (160) 및 바이패스 캐패시터 (162)가 어떻게 보상하는지를 기술한다. 예를 들면, 부하 (130)이 대기상태로부터 동작상태로 이행 할 경우에, 큰 전류가 정전압 전원회로 (100)으로부터 부하 (130)에 흐른다. 이에 의해, 정전압 전원회로 (100)의 출력전압이 강하하려고 한다. 이 때, 먼저, 인덕턴스 부재 (180)이나 인덕턴스 부재 (184)의 인덕턴스와 비교해서 미소한 인덕턴스 (182)를 매개로 하여, 바이패스 캐패시터 (160)이 부하 (130)에 전류를 공급한다. 이에 의해, 부하 (130)의 동작에 대해 즉석에서 출력전압의 강하를 보상한다. 그러나, 바이패스 캐패시터 (160)은 용량이 작기 때문에, 충분히 출력전압의 강하를 보상할 수가 없다. 이에, 다음으로, 바이패스 캐패시터 (162)가 인덕턴스 부재 (184)를 매개로 하여 부하 (130)으로 전류를 공급한다. 이에 의해, 출력전압이 강하하는 것을 보상한다. 다음으로, 정전압 인가회로 (101)이 귀환회로 (140) 및 연산 증폭기 (120)에 의해 보정된 소정의 출력전압을 인덕턴스 부재 (180)을 매개로 하여 부하 (130)에 인가한다. 따라서, 바이패스 캐패시터 (160) 및 바이패스 캐패시터 (162)가 어느 정도의 시간차를 두고 단계적으로 출력전압을 보상한다. 따라서, 부하 (130)의 동작에 의한 출력전압의 전압강하가 완화된다. 바이패스 캐패시터 (162)는 물리적으로 어느 정도 큰 용량으로 할 수 있으므로, 충분히 출력전압 강하를 보상할 수 있다.
한편, 바이패스 캐패시터 (160) 및 바이패스 캐패시터 (162)는 서로 병렬로 접속되어 있다. 따라서, 정전압 인가회로 (101)로서는 바이패스 캐패시터 (160)의 용량 C160 및 바이패스 캐패시터 (162)의 용량 C162의 합, 즉 (C160+C162)의 용량을 포함하는 단일 바이패스 캐패시터 (160)이 설치되어 있는 것과 동등하다. 도 11, 도 12에서 기술한 것처럼, 바이패스 캐패시터 (160)의 용량이 커짐에 따라서 주파수 f1 및 주파수 f3는 낮아진다. 따라서, 바이패스 캐패시터 (160)의 용량이 커지므로, 높은 주파수 영역에서의 안정된 시험을 실시할 수가 없다. 이에, 저항기 (175)를 보상회로 (1000)에 설치한다. 이하에, 도 13을 참조하면서 저항기 (175)의 작용을 기술한다.
　도 13은 보상회로 (1000)을 구비하고, 인덕턴스 부재 (180)을 이용한 도 1의 정전압 전원회로 (100)의 주파수 특성의 개략도를 나타낸다. 저항기 (175), 인덕턴스 부재 (180)과 인덕턴스 부재 (184)에 의해, 바이패스 캐패시터 (160) 및 바이패스 캐패시터 (162)가 어느 주파수 f4이상에서 정전압 인가회로 (101)로부터 무시된다. 인덕턴스 부재 (180)을 인덕턴스 부재 (184)보다 충분히 크게 함으로써, 인덕턴스 부재 (180)과 바이패스 캐패시터 (160) 및 바이패스 캐패시터 (162)의 공진 주파수를 주파수 f4보다 작게 한다. 이로 인해, 주파수를 점차 증가시켜 갈 경우에, 우선, 인덕턴스 부재 (180)의 영향에 의해, 정전압 인가회로 (101)은 저항기 (175)를 매개로 하여 바이패스 캐패시터 (162)와, 또한 인덕턴스 부재 (184)를 매개로 하여 바이패스 캐패시터 (160)과 접속하고 있도록 동작한다. 게다가 주파수를 점차 증가시켜 갈 경우에, 바이패스 캐패시터 (160) 및 바이패스 캐패시터 (162)의 임피던스는 주파수의 증가에 수반해 저하하고, 주파수 f4이상의 주파수가 되면, 저항기 (175)의 임피던스보다 바이패스 캐패시터 (160) 및 바이패스 캐패시터 (162)의 임피던스 쪽이 작아진다. 정전압 인가회로 (101)은 바이패스 캐패시터 (160) 및 바이패스 캐패시터 (162)와 저항기 (175)를 매개로 하여 접속하도록 동작하고 있다. 따라서, 주파수 f4이상부터는 바이패스 캐패시터 (160) 및 바이패스 캐패시터 (162)가 어느 주파수 f4이상에서 정전압 인가회로 (101)로부터 무시되고, 임피던스는 저항기 (175)의 저항치가 된다. 따라서, 배선저항 (170)과 바이패스 캐패시터 (160), (162)의 CR회로의 영향이 없어진다. 따라서, 정전압 전원회로 (100)의 주파수 특성의 곡선은 주파수 f4이상에서 기울기가 0 dB/oct 가 된다. 다만, 연산 증폭기 (120)의 주파수 특성에 제한되기 때문에, 어떤 주파수 f5에서 정전압 전원회로 (100)의 주파수 특성의 곡선의 기울기는 -6 dB/oct로 돌아온다. 따라서, 점P에서의 주파수 특성의 곡선의 기울기가 -6 dB/oct가 되므로, 도 1의 정전압 전원회로 (100)은 높은 주파수 영역에서도 안정적이 된다. 또, 연산 증폭기 (120)의 이득을 올림으로써 정전압 전원회로 (100)은 불안정해지지 않는다.
　도 14는 본 발명에서의 정전압 전원회로의 다른 실시예를 나타낸다. 본 실시예에서의 정전압 전원회로 (200)은 정전압 전원회로 (100)에 더하여 제2 보상회로 (2000)을 포함한다. 보상회로 (2000)은 각각의 한쪽 끝이 서로 접속된 저항기 (277), 인덕턴스 부재 (286) 및 바이패스 캐패시터 (266)을 포함한다. 저항기 (277)의 다른쪽 끝은 인덕턴스 부재 (180)의 정전압 인가회로 측에 접속되고, 인덕턴스 부재 (286)의 다른쪽 끝은 인덕턴스 부재 (180)의 부하측에 접속되고, 바이패스 캐패시터 (266)의 다른쪽 끝은 정전위부 (150)에 접속되어 있다.
　인덕턴스 부재 (180), 인덕턴스 부재 (184) 및 인덕턴스 부재 (286)은 회로 배선인 것이 바람직하다. 따라서, 인덕턴스 부재 (180)의 인덕턴스는 정전압 인가회로 (101)로부터 부하 (130)까지의 회로 배선의 길이에 의한다. 인덕턴스 부재 (184)의 인덕턴스는 바이패스 캐패시터 (162)로부터 부하 (130)까지의 회로 배선의 길이에 의한다. 인덕턴스 부재 (286)의 인덕턴스는 바이패스 캐패시터 (266)으로부터 부하 (130)까지의 회로 배선의 길이에 의한다. 바이패스 캐패시터 (266)으로부터 부하 (130)까지의 회로 배선의 길이는 바이패스 캐패시터 (162)로부터 부하 (130)까지의 회로 배선 길이 보다 길다. 따라서, 인덕턴스 부재 (286)의 인덕턴스는 인덕턴스 부재 (184)의 인덕턴스보다 크다. 또, 정전압 인가회로 (101)로부터 부하 (130)까지의 회로 배선 길이는 바이패스 캐패시터 (266)으로부터 부하 (130)까지의 회로 배선 길이 보다 길다. 따라서, 인덕턴스 부재 (180)의 인덕턴스는 인덕턴스부재 (286)의 인덕턴스보다 크다. 인덕턴스 (182)는 인덕턴스 부재 (180), 인덕턴스 부재 (184) 및 인덕턴스 부재 (286)의 인덕턴스와 비교해 미소하다. 인덕턴스 부재 (180), 인덕턴스 부재 (184) 및 인덕턴스 부재 (286)은 원하는 인덕턴스를 얻기 위한 특정 부재로 해도 된다.
　또, 바이패스 캐패시터 (266)은 인덕턴스 부재 (286)을 매개로 하여 부하 (130)에 접속한다. 따라서, 바이패스 캐패시터 (266)은 바이패스 캐패시터 (160) 및 바이패스 캐패시터 (162)보다 먼 위치에 배치할 수가 있다. 그러므로, 바이패스 캐패시터 (266)은 바이패스 캐패시터 (160) 및 바이패스 캐패시터 (162)보다 물리적으로 큰 용량으로 할 수 있다.
　이하에 부하 (130)의 동작에 의한 출력전압의 변화를 바이패스 캐패시터 (160), 바이패스 캐패시터 (162) 및 바이패스 캐패시터 (266)이 어떻게 보상하는지를 기술한다. 예를 들면, 부하 (130)이 대기상태에서 동작상태로 이행 할 경우에, 큰 전류가 정전압 전원회로 (100)으로부터 부하 (130)에 흐른다. 이에 의해, 정전압 전원회로 (100)의 출력전압이 강하하려고 한다. 이 때, 우선, 인덕턴스 부재 (180), 인덕턴스 부재 (184) 및 인덕턴스 부재 (286)의 인덕턴스와 비교해서 미소한 인덕턴스 (182)를 매개로 하여, 바이패스 캐패시터 (160)이 부하 (130)에 전류를 공급한다. 이에 의해, 부하 (130)의 동작에 대해 즉석에서 출력전압의 강하를 보상한다. 그러나, 바이패스 캐패시터 (160)은 용량이 작기 때문에 충분히 출력전압의 강하를 보상할 수가 없다. 여기에, 다음으로, 바이패스 캐패시터 (162)가 인덕턴스 부재 (184)를 매개로 하여 부하 (130)에 전류를 공급한다. 이에 의해, 출력전압이 강하하는 것을 보상한다. 그러나, 바이패스 캐패시터 (162)에 의해서도 충분히 출력전압의 강하를 보상할 수가 없는 경우가 있다. 따라서, 다음으로, 바이패스 캐패시터 (266)이 인덕턴스 부재 (286)을 매개로 하여 부하 (130)에 전류를 공급한다. 이에 의해, 출력전압이 강하하는 것을 보상한다. 다음으로, 정전압 인가회로 (101)이 귀환회로 (140) 및 연산 증폭기 (120)에 의해 보정된 소정의 출력전압을 인덕턴스 부재 (180)을 매개로 하여 부하 (130)에 인가한다. 따라서, 바이패스 캐패시터 (160), 바이패스 캐패시터 (162) 및 바이패스 캐패시터 (266)이 어느 정도의 시간차를 두고 단계적으로 출력전압을 보상한다. 따라서, 부하 (130)의 동작에 의한 출력전압의 전압강하가 완화된다. 바이패스 캐패시터 (266)은 바이패스 캐패시터 (162) 보다 더 큰 용량을 가질 수가 있으므로 충분히 출력전압의 강하의 보상을 할 수가 있다.
　정전압 전원회로 (200)은 보상회로 (1000) 및 보상회로 (2000)과 같이 추가의 보상회로를 더 포함할 수 있다.
　정전압 전원회로 (200)의 주파수 특성은 도 13과 유사하므로 생략한다. 단, 바이패스 캐패시터 (266), 인덕턴스 부재 (286) 및 저항기 (277)의 부가에 의해, 주파수 f1, f4 및 f5의 주파수치가 이동한다고 생각할 수 있다.
　도 15에서 도 17은 본 발명에 있어서의 정전압 전원회로의 다른 실시예를 나타낸다.
도 15는 인덕턴스 부재 (380)이 정전압 인가회로 (101)과 부하 (130) 사이에 설치되어 있는 정전압 전원회로 (300)을 나타낸다. 인덕턴스 부재 (380)은 높은 주파수 영역에서 바이패스 캐패시터 (160)이 정전압 인가회로 (101)로부터 무시된다. 따라서, 배선저항 (170)과 바이패스 캐패시터 (160)의 CR회로의 영향이 없어진다. 따라서, 바이패스 캐패시터 (160)의 용량을 크게 할 경우에도 정전압 전원회로 (300)은 안정된 출력전압을 부하 (130)에 인가할 수가 있다.
　도 16은 인덕턴스 부재 (480)이 정전압 인가회로 (101)과 부하 (130) 사이에 설치되고, 또한 저항기 (475)가 인덕턴스 부재 (480)에 병렬로 접속되어 있는 정전압 전원회로 (400)을 나타낸다. 인덕턴스 부재 (480) 및 저항기 (475)는 높은 주파수 영역에서 바이패스 캐패시터 (160)이 정전압 인가회로 (101)로부터 무시된다. 따라서, 배선저항 (170)과 바이패스 캐패시터 (160)의 CR회로의 영향이 없어진다. 따라서, 바이패스 캐패시터 (160)의 용량을 크게 할 경우에도 정전압 전원회로 (400)은 안정된 출력전압을 부하 (130)에 인가할 수가 있다.
　도 17은 인덕턴스 부재 (580)이 정전압 인가회로 (101)과 부하 (130) 사이에 설치되고, 또한 저항기 (575)가 인덕턴스 부재 (580)에 병렬로 접속되고, 한쪽 끝을 저항기 (575)의 부하 (130)측의 한쪽 끝에 접속하고, 다른쪽 끝이 정전압부 (150)에 접속되어 있는 바이패스 캐패시터 (560)을 더 포함하는 정전압 전원회로 (500)을 나타낸다. 인덕턴스 부재 (580) 및 저항기 (575)는 높은 주파수 영역에서 바이패스 캐패시터 (160) 및 바이패스 캐패시터 (560)이 정전압 인가회로 (101)로부터 무시된다. 따라서, 배선저항 (170)과 바이패스 캐패시터 (160), (560)의 CR회로의 영향이 없어진다. 따라서, 정전압 전원회로 (500)은 안정된 출력전압을 부하 (130)에 인가할 수가 있다. 도 1의 인덕턴스 부재 (184)를 회로 배선으로 한 정전압 전원회로 (100)과 실질적으로 동등하다.
　본 발명에 의한 실시예에 의해 정전압 전원회로가 부하에 공급되는 전류의 변화에 의존하지 않고 소정의 출력전압을 부하에 인가할 수 있다. 또, 부하에 공급되는 전류의 변화에 의해 출력전압이 변동할 경우에는 귀환회로에 의한 출력전압의 귀환이 전압의 변동에 따라갈 때까지 동안 정전압 전원회로가 충분히 부하에의 출력전압을 보충할 수가 있다. 게다가 반도체 집적회로의 고속화에 수반하는 높은 동작 주파수 영역에서, 정전압 전원회로가 안정된 출력전압을 부하에 인가할 수가 있다. 반도체 집적회로의 고속화에 수반하는 높은 주파수 영역에서의 시험을 안정적으로 할 수 있는 반도체 집적회로 시험장치를 실시할 수 있다. 또 반도체 집적회로 시험장치의 고속화에 의한 쓰루풋을 향상시킬 수가 있다.
　다음으로, 본 발명에 의한 정전압 전원회로 내에서의 보상회로 배치의 실시예를 기술한다. 적합한 실시예인 도 14의 정전압 전원회로 (200)의 보상회로 (1000) 및 (2000)의 배치의 실시예를 기술한다.
　도 18은 부하 (130)을 나타낸다. 부하 (130)은 정전압 전원회로 (200)이 출력전압을 인가하는 전원 단자 (183)을 포함한다. 부하 (130)은, 예를 들면 반도체 집적회로 등의 전기적인 동작을 하는 장치이다. 다만 부하 (130)은 피시험체에서 본 발명에 의한 정전압 전원회로 또는 정전압 전원회로 기판을 구성하는 것은 아니다. 따라서 도면에서 부하 (130)은 점선으로 나타난다.
　도 19는 부하 (130) 주변에 배치된 바이패스 캐패시터 (160), (162), (266) 및 정전압 인가회로 (101)의 출력이 접속되는 단자 (190)을 나타낸다. 바이패스 캐패시터 (160), (162), (266)은 부하 (130) 사방을 둘러싸도록 각각 9개씩 배치되어 있다. 그러나 각각의 바이패스 캐패시터의 배치방법 및 개수는 한정되지 않는다. 예를 들면 바이패스 캐패시터 (160), (162), (266)은 테두리형, U자형, O자형, L자형 등으로 해도 된다. 또 바이패스 캐패시터 (160), (162), (266)은 부하 130 위에 다층구조로 중첩시켜도 된다. 바이패스 캐패시터 (160)은 인덕턴스 (182)를 작게 하기 위해 전원단자 (183) 측근에 배치하고 있다. 따라서, 부하 (130)이 작으면 작을수록 바이패스 캐패시터 (160)의 크기가 제한된다. 캐패시터 용량은 전극 면적에 비례하기 때문에 바이패스 캐패시터 (160)의 용량도 제한된다.
　부하 (130)으로부터의 거리가 바이패스 캐패시터 (160)보다 먼 위치에 바이패스 캐패시터 (162)가 배치된다. 부하 (130)으로부터의 거리가 바이패스 캐패시터 (160)보다 멀기 때문에 바이패스 캐패시터 (162)는 바이패스 캐패시터 (160)보다 전극 면적이 큰 캐패시터로 할 수 있다.
　게다가 부하 (130)으로부터의 거리가 바이패스 캐패시터 (160), (162)보다 먼 위치에 바이패스 캐패시터 (266)이 배치된다. 부하 (130)으로부터의 거리가 바이패스 캐패시터 (160), (162)보다 멀기 때문에 바이패스 캐패시터 (266)은 바이패스 캐패시터 (160), (162)보다 전극 면적이 큰 캐패시터로 할 수 있다. 부하 (130)으로부터의 거리가 바이패스 캐패시터 (266)보다 먼 위치에 바이패스 캐패시터를 더 추가해 배치해도 된다.
　도 20은 도 19의 바이패스 캐패시터등에 정전압 인가회로 (101)으로부터 부하 (130)에의 회로 배선을 형성한 상태를 나타낸다. 본 실시예에서는 인덕턴스 부재(180)을 회로 배선으로 하고 있다. 또 회로 배선은 부하 (130)의 사방을 둘러싸도록 해서 바이패스 캐패시터 (160)의 한 개의 전극과 접속하는 테두리형부와, 이 테두리형부의 회로 배선으로부터 단자 (190)으로 향해 뻗어있는 장형부를 포함한다. 회로 배선의 테두리형부는 장형부와 비교해 인덕턴스가 미소하다. 따라서 인덕턴스 부재 (180)의 인덕턴스는 정전압 인가회로 (101)로부터의 출력이 접속되는 단자 (190)으로부터 회로 배선의 테두리형부까지의 장형부의 배선 길이 L1에 의해 정해진다. 회로 배선 형상은 테두리형 또는 장형으로 한정되지 않는다. 예를 들면 회로 배선의 테두리형부를 원형의 테두리형으로 해도 좋으며, 부하 (130) 위 또는 바이패스 캐패시터 (160)의 전극 위를 사각형이나 원형의 배선으로 피복시켜도 된다. 다만 인덕턴스 부재 (180)의 인덕턴스를 유지하기 위해, 회로 배선에는 가늘고 긴 부분이 포함되는 것이 바람직하다. 또 회로 배선의 테두리형부를 바이패스 캐패시터 (160)의 한 개의 전극 위에 중첩시키도록 하여 바이패스 캐패시터 160과 접속해도 된다.
　도 21은 보상회로 (1000)의 바이패스 캐패시터 (162), 인덕턴스 부재 (184), 및 저항기 (175)를 형성한 상태를 나타낸다. 본 실시예에서는 인덕턴스 부재 (184)를 회로 배선으로 하고 있다. 또 회로 배선은 부하 (130)의 사방을 둘러싸듯이 형성되는 테두리형부와, 그 테두리형부의 회로 배선으로부터 단자 (190)으로 향해 뻗어있는 장형부를 가진다. 회로 배선의 테두리형부는 장형부와 비교해 인덕턴스가 미소하다. 게다가, 회로 배선의 테두리형부는 바이패스 캐패시터 (160)의 한 개의 전극 위에 중첩하도록 하여 바이패스 캐패시터 (160)과 접속시키고 있다. 따라서인덕턴스 부재 (184)의 인덕턴스는 바이패스 캐패시터 (162)로부터 회로 배선의 테두리형부까지의 장형부의 배선 길이 L2에 의해 정해진다. 회로 배선의 형상은 테두리형 또는 장형으로 한정되지 않는다. 예를 들면 원형의 테두리형으로 하여도 되며, 부하 (130) 위를 사각형이나 원형의 배선으로 피복시켜도 된다. 단, 인덕턴스 부재 (184)의 인덕턴스를 유지하기 위해, 회로 배선에는 가늘고 긴 부분이 포함되는 것이 바람직하다. 또 회로 배선의 테두리형부를 도 20의 회로 배선의 테두리형부 위에 중첩 시키도록 하여 바이패스 캐패시터 (160)과 접속해도 된다. L2는 L1보다 짧기 때문에 인덕턴스 부재 (184)의 인덕턴스는 인덕턴스 부재 (180)의 인덕턴스보다 작다.
　저항기 (177)은 바이패스 캐패시터 (162)와 전원 단자 (190)과의 사이를 접속한다. 본 실시예에서는 저항기 (175)로부터 바이패스 캐패시터 (162)까지를 낮은 저항부재 (178)이 접속하고 있다.
　도 22는 보상회로 (2000)의 바이패스 캐패시터 (266), 인덕턴스 부재 (286) 및 저항기 (277)을 형성한 상태를 나타낸다. 본 실시예에서는 인덕턴스 부재 (286)을 회로 배선으로 하고 있다. 또 회로 배선은 부하 (130)의 사방을 둘러싸듯이 형성되는 테두리형부와, 이 테두리형부의 회로 배선으로부터 단자 (190)으로 향해 뻗어있는 장형부를 포함한다. 회로 배선의 테두리형부는 장형부와 비교해 인덕턴스가 미소하다. 게다가, 회로 배선의 테두리형부는 도 21의 회로 배선의 테두리형부 위에, 즉 바이패스 캐패시터 (160)의 한 개의 전극 위에 중첩하도록 하여 바이패스 캐패시터 (160)과 접속시키고 있다. 따라서, 인덕턴스 부재 286의 인덕턴스는 바이패스 캐패시터 (162)로부터 회로 배선의 테두리형부까지의 장형부의 배선 길이 L3에 의해 정해진다. 회로 배선의 형상은 테두리형태 또는 장형으로 한정되지 않는다. 예를 들면, 원형의 테두리형으로 해도 되고, 부하 (130) 위를 사각형이나 원형의 배선으로 피복시켜도 된다. 단, 인덕턴스 부재 (286)의 인덕턴스를 유지하기 위해서 회로 배선에는 가늘고 긴 부분이 포함되는 것이 바람직하다. 또, 회로 배선의 테두리형부를 도 20의 회로 배선의 테두리형부 위에 중첩시키도록 하여 바이패스 캐패시터 (160)과 접속해도 된다. L3는 L1보다 짧고 L2보다 길다. 따라서 인덕턴스 부재 (286)의 인덕턴스는 인덕턴스 부재 (180)의 인덕턴스보다 작고, 인덕턴스 부재 (184)의 인덕턴스보다 크다.
저항기 (277)은 바이패스 캐패시터 (162)와 전원 단자 (190)과의 사이를 접속한다. 본 실시예와 같이, 보상회로는 회로 배선끼리를 중첩하여 형성해도 좋다. 또, 보상회로는 회로 배선을 바이패스 캐패시터의 전극 상에 중첩시켜 형성해도 좋다. 또한, 보상회로는 회로 배선을 부하 위에 중첩시켜 형성해도 좋다. 이 때, 절연부재를 사이에 두듯이 하여 중첩시킴으로써, 회로 배선, 바이패스 캐패시터 또는 부하는 전기적으로 절연되면서 중첩시킬 수가 있다. 또, 절연부재를 사이에 두지 않고 중첩시킴으로써 회로 배선, 바이패스 캐패시터 또는 부하는 전기적으로 접속되면서 중첩시킬 수 있다. 더욱이, 다른 구성의 보상회로는 당업자가 용이하게 생각이 미칠 수가 있다.
　본 실시예와 같이, 회로 배선, 바이패스 캐패시터, 부하 또는 저항을 서로 중첩시켜 구성해도 된다. 그러나, 회로 배선, 바이패스 캐패시터, 부하 또는 저항을서로 중첩시키지 않고 옆으로 배치해도 된다. 또, 회로 배선은 단일 재료로 구성해도 좋고, 여러 종류의 재료를 연결하여 형성해도 좋다. 회로 배선으로는, 예를 들면, 금속, 폴리 실리콘 등이 사용된다. 구체적으로는 Al-Si, Al-Si-Cu, Cu, Au, Ag, Pt, 도핑된 폴리 실리콘 등이 사용된다. 또, 절연부재의 재료로는 글래스 등이 사용된다. 저항기도 재료를 한정하지 않고 원하는 저항치을 얻을 수 있는 재료로 형성할 수 있다.
이상, 본 발명을 실시형태를 이용해 설명했지만 본 발명의 기술적 범위는 상기 실시형태에 기재한 범위에 한정되지 않는다. 상기 실시형태에 다양한 변경 또는 개량을 가할 수가 있다. 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것은 특허청구 범위의 기재에서도 분명하다.
상기 설명에서 밝혀진 바와 같이, 본 발명에 의하면 정전압 전원회로가 부하에 공급되는 전류의 변화에 의하지 않고 소정의 출력전압을 부하에 인가할 수 있다. 또, 부하에 공급되는 전류의 변화에 의해 출력전압이 변동할 경우에는 귀환회로에 의한 출력전압의 귀환이 전압 변동에 따라갈 동안 정전압 전원회로가 충분히 부하에 출력전압을 보충할 수가 있다. 게다가, 반도체 집적회로의 고속화에 수반하는 높은 동작 주파수 영역에서 정전압 전원회로가 안정된 출력전압을 부하에 인가할 수가 있다. 또한, 반도체 집적회로 시험장치가 반도체 집적회로의 고속화에 수반하는 높은 주파수 영역에서의 시험을 안정적으로 실시할 수 있다. 또한, 반도체집적회로 시험장치의 고속화에 의해 쓰루풋이 상승한다.

Claims (40)

  1. 부하에 대해 전압을 인가하는 연산 증폭기와 출력전압을 상기 연산 증폭기에 귀환시키는 귀환회로를 포함하는 정전압 인가회로,
    　상기 정전압 인가회로 및 상기 부하의 사이에 설치된 제1 인덕턴스 부재 및,
    　상기 제 1 인덕턴스 부재와 상기 부하 사이에 한쪽 끝이 접속되고, 정전위부에 다른쪽 끝이 접속되는 제1 바이패스 캐패시터를 포함하는 정전압 전원회로.
  2. 제 1항에 있어서, 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스가, 상기 정전압 인가회로로부터 상기 부하까지의 인덕턴스보다 작은 정전압 전원회로 기판.
  3. 제 1항에 있어서, 상기 제 1 인덕턴스 부재와 병렬로 접속하는 제1 저항기를 포함하는 정전압 전원회로.
  4. 제 1항에 있어서, 각각의 한쪽 끝이 서로 접속된 제2 저항기, 제2 인덕턴스 부재 및 제2 바이패스 캐패시터를 포함하는 보상회로를 더 포함하고,
    　상기 제 2 저항기의 다른쪽 끝이 상기 제 1 인덕턴스 부재의 상기 정전압 인가회로 측에 접속되고, 상기 제 2 인덕턴스 부재의 다른쪽 끝이 상기 제 1 인덕턴스 부재의 상기 부하측에 접속되고, 상기 제 2 바이패스 캐패시터의 다른쪽 끝이 정전위부에 접속된 정전압 전원회로.
  5. 제 4항에 있어서, 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스가 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스보다 큰 정전압 전원회로.
  6. 제 4항에 있어서, 상기 제 2 바이패스 캐패시터의 용량이 상기 제 1 바이패스 캐패시터의 용량보다 큰 정전압 전원회로.
  7. 제 4항에 있어서, 상기 제 2 인덕턴스 부재의 인덕턴스가 상기 제 1 인덕턴스 부재의 인덕턴스보다 작은 정전압 전원회로.
  8. 제 4항에 있어서, 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스 또는 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스 중 적어도 한쪽이 각각의 바이패스 캐패시터로부터 상기 부하까지의 회로 배선의 인덕턴스인 정전압 전원회로.
  9. 제 4항에 있어서, 상기 제 1 인덕턴스 부재 또는 상기 제 2 인덕턴스 부재의 적어도 한쪽이 회로 배선인 정전압 전원회로.
  10. 제 8항 또는 제 9항에 있어서, 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스 및 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스가, 상기 제 1 바이패스 캐패시터 또는 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 회로 배선의 인덕턴스이고, 또한 상기 제 1 인덕턴스 부재 및 상기 제 2 인덕턴스 부재가 회로 배선인 정전압 전원회로.
  11. 제 1항에 있어서, 각각의 한쪽 끝이 서로 접속된 제2 저항기, 제2 인덕턴스 부재 및 제2 바이패스 캐패시터를 포함하는 제1 보상회로로서,
    상기 제 2 저항기의 다른쪽 끝이 상기 제 1 인덕턴스 부재의 상기 정전압 인가회로 측에 접속되고, 상기 제 2 인덕턴스 부재의 다른쪽 끝은 상기 제 1 인덕턴스 부재의 상기 부하측에게 접속되고, 상기 제 2 바이패스 캐패시터의 다른쪽 끝은 정전위부에 접속되어 있는 제1 보상회로와,
    　각각의 한쪽 끝이 서로 접속된 제3 저항기, 제3 인덕턴스 부재 및 제3 바이패스 캐패시터를 포함하는 제2 보상회로로서,
    　상기 제 3 저항기의 다른쪽 끝이 상기 제 1 인덕턴스 부재의 상기 정전압 인가회로 측에 접속되고, 상기 제 3 인덕턴스 부재의 다른쪽 끝은 상기 제 1 인덕턴스 부재의 상기 부하측에 접속되고, 상기 제 3 바이패스 캐패시터의 다른쪽 끝은 정전위부에 접속되어 있는 제2 보상회로를 구비한 복수의 상기 보상회로를 포함하는 정전압 전원회로.
  12. 제 11항에 있어서, 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스가 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스보다 크고,
    　상기 제 3 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스가 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스보다 큰 정전압 전원회로.
  13. 제 11항에 있어서, 상기 제 1 바이패스 캐패시터의 용량보다 상기 제 2 바이패스 캐패시터의 용량이 크고, 상기 제 2 바이패스 캐패시터의 용량보다 상기 제 3 바이패스 캐패시터의 용량이 큰 정전압 전원회로.
  14. 제 11항에 있어서, 상기 제 1 인덕턴스 부재의 인덕턴스보다 상기 제 2 인덕턴스 부재 및 제3 인덕턴스 부재의 인덕턴스는 작고,
    　상기 제 2 인덕턴스 부재의 인덕턴스보다 상기 제 3 인덕턴스 부재가 큰 정전압 전원회로.
  15. 제 11항에 있어서, 상기 제 2 저항기의 저항보다 상기 제 3 저항기의 저항이 큰 정전압 전원회로.
  16. 제 11항에 있어서, 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스, 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스, 또는 상기 제 3 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스 중 적어도 한쪽이, 각각의 바이패스 캐패시터로부터 상기 부하까지의 회로 배선의 인덕턴스인 정전압 전원회로.
  17. 제 11항에 있어서, 상기 제 1 인덕턴스 부재, 상기 제 2 인덕턴스 부재 또는 상기 제 3 인덕턴스 부재 중 적어도 한쪽이 회로배선인 정전압 전원회로.
  18. 제 16항 또는 제 17항에 있어서, 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스, 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스, 및 상기 제 3 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스는, 각각 상기 제 1 바이패스 캐패시터, 상기 제 2 바이패스 캐패시터, 및 상기 제 3 바이패스 캐패시터로부터 상기 부하까지의 회로 배선의 인덕턴스이고,
    　상기 제 1 인덕턴스 부재, 상기 제 2 인덕턴스 부재 및 상기 제 3 인덕턴스 부재가 회로 배선인 정전압 전원회로.
  19. 부하에 대해 전압을 인가하는 연산 증폭기와, 출력전압을 상기 연산 증폭기에 귀환시키는 귀환회로를 포함하는 정전압 인가회로;
    　상기 정전압 인가회로 및 상기 부하의 사이에 설치된 제1 인덕턴스 부재;및,
    　상기 제 1 인덕턴스 부재와 상기 부하 사이에 한쪽 끝이 접속되고, 정전위부에 다른쪽 끝이 접속되는 제1 바이패스 캐패시터를 포함하는 정전압 전원회로 기판으로서,
    　상기 제 1 바이패스 캐패시터가 상기 정전압 인가회로보다 상기 부하에 가까운위치에 배치되는 정전압 전원회로 기판.
  20. 제 19항에 있어서, 상기 제 1 인덕턴스 부재가 회로 배선인 정전압 전원회로 기판.
  21. 제 19항에 있어서, 각각의 한쪽 끝이 서로 접속된 제2 저항기, 제2 인덕턴스 부재 및 제2 바이패스 캐패시터를 포함하는 제1 보상회로로서, 상기 제 2 저항기의 다른쪽 끝은 상기 제 1 인덕턴스 부재의 상기 정전압 인가회로 측에 접속되고, 상기 제 2 인덕턴스 부재의 다른쪽 끝은 상기 제 1 인덕턴스 부재의 상기 부하측에 접속되고, 상기 제 2 바이패스 캐패시터의 다른쪽 끝은 정전위부에 접속되어 있는 제1 보상회로를 더 포함하고,
    　상기 제 2 바이패스 캐패시터는 상기 제 1 바이패스 캐패시터보다 상기 부하로부터 먼 위치에 배치되는 정전압 전원회로 기판.
  22. 제 21항에 있어서, 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스 또는 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스 중 적어도 한쪽이, 각각의 바이패스 캐패시터로부터 상기 부하까지의 회로 배선의 인덕턴스인 정전압 전원회로 기판.
  23. 제 21항에 있어서, 상기 제 1 인덕턴스 부재 또는 상기 제 2 인덕턴스 부재의 적어도 한쪽이 회로 배선인 정전압 전원회로 기판.
  24. 제 22항 또는 제 23항에 있어서, 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스, 및 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스가, 각각 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 회로 배선의 인덕턴스, 및 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 회로 배선의 인덕턴스이고, 또한
    　상기 제 1 인덕턴스 부재 및 상기 제 2 인덕턴스 부재가 회로 배선인 정전압 전원회로 기판.
  25. 제 21항에 있어서, 상기 제 1 바이패스 캐패시터의 용량보다 상기 제 2 바이패스 캐패시터의 용량이 큰 정전압 전원회로 기판.
  26. 제 21항에 있어서, 상기 제 2 인덕턴스 부재의 인덕턴스가 상기 제 1 인덕턴스 부재의 인덕턴스보다 작은 정전압 전원회로 기판.
  27. 제 21항에 있어서, 각각의 한쪽 끝이 서로 접속된 제3 저항기, 제3 인덕턴스 부재 및 제3 바이패스 캐패시터를 포함하는 제2 보상회로로서,
    　상기 제 3 저항기의 다른쪽 끝이 상기 제 1 인덕턴스 부재의 상기 정전압 인가회로 측에 접속되고, 상기 제 3 인덕턴스 부재의 다른쪽 끝은 상기 제 1 인덕턴스 부재의 상기 부하측에 접속되고, 상기 제 3 바이패스 캐패시터의 다른쪽 끝은 정전위부에 접속되어 있는 제2 보상회로를 더 포함하고,
    　상기 제 3 바이패스 캐패시터는 상기 제 2 바이패스 캐패시터보다 상기 부하로부터 먼 위치에 배치되는 정전압 전원회로 기판.
  28. 제 27항에 있어서, 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스, 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스, 또는 상기 제 3 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스 중 적어도 한쪽은 각각의 바이패스 캐패시터로부터 상기 부하까지의 회로 배선의 인덕턴스인 정전압 전원회로 기판.
  29. 제 27항에 있어서, 상기 제 1 인덕턴스 부재, 상기 제 2 인덕턴스 부재, 또는 상기 제 3 인덕턴스 부재의 적어도 한쪽이 회로 배선인 정전압 전원회로 기판.
  30. 제 27항에 있어서, 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스, 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스, 또는 상기 제 3 바이패스 캐패시터로부터 상기 부하까지의 인덕턴스는, 각각 상기 제 1 바이패스 캐패시터, 상기 제 2 바이패스 캐패시터, 또는 상기 제 3 바이패스 캐패시터로부터 상기 부하까지의 회로 배선의 인덕턴스이고, 또한
    　상기 제 1 인덕턴스 부재, 상기 제 2 인덕턴스 부재, 또는 상기 제 3 인덕턴스 부재가 각각 회로 배선인 정전압 전원회로 기판.
  31. 제 27항에 있어서, 상기 제 2 바이패스 캐패시터의 용량은 상기 제 1 바이패스 캐패시터의 용량보다 크고, 또한 상기 제 3 바이패스 캐패시터의 용량은 상기 제 2 바이패스 캐패시터의 용량보다 큰 정전압 전원회로 기판.
  32. 제 27항에 있어서, 상기 제 3 인덕턴스 부재의 인덕턴스는 상기 제 2 인덕턴스 부재의 인덕턴스보다 크고, 또한 상기 제 1 인덕턴스 부재의 인덕턴스보다 작은 정전압 전원회로 기판.
  33. 제 19항, 제 21항 및 제 27항 중 어느 한 항에 있어서, 상기 제 1 바이패스 캐패시터, 상기 제 2 바이패스 캐패시터 또는 상기 제 3 바이패스 캐패시터 중 적어도 한개의 바이패스 캐패시터가 상기 부하의 주변에 배치되는 정전압 전원회로 기판.
  34. 제 22항 내지 제 24항, 제 28항 및 제 30항 중 어느 한 항에 있어서, 상기 회로 배선의 적어도 일부분이 상기 부하의 주위를 둘러싸는 정전압 전원회로 기판.
  35. 제 22항 내지 제 24항, 제 28항 및 제 30항 중 어느 한 항에 있어서, 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 배선, 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 배선, 또는 상기 제 3 바이패스 캐패시터로부터 상기 부하까지의 배선 중 적어도 어느 하나의 배선의 적어도 일부분이 다른 배선과 중첩하도록 형성되는 정전압 전원회로 기판.
  36. 제 35항에 있어서, 상기 한 개의 배선과 상기 다른 배선이 전기적으로 접속되는 정전압 전원회로 기판.
  37. 제 22항 내지 제 24항, 제 28항 및 제 30항 중 어느 한 항에 있어서, 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 배선, 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 배선, 또는 상기 제 3 바이패스 캐패시터로부터 상기 부하까지의 배선 중 적어도 어느 하나의 배선의 적어도 일부분이, 상기 제 1 바이패스 캐패시터, 상기 제 2 바이패스 캐패시터, 또는 상기 제 3 바이패스 캐패시터 중 적어도 한 개의 바이패스 캐패시터와 중첩하도록 형성되는 정전압 전원회로 기판.
  38. 제 37항에 있어서, 상기 한 개의 배선은 상기 제 1 바이패스 캐패시터, 상기 제 2 바이패스 캐패시터, 또는 상기 제 3 바이패스 캐패시터 중 적어도 한 개의 바이패스 캐패시터의 전극과 전기적으로 접속하는 정전압 전원회로 기판.
  39. 제 22항 내지 제 24항, 제 28항 및 제 30항 중 어느 한 항에 있어서, 상기 제 1 바이패스 캐패시터로부터 상기 부하까지의 배선, 상기 제 2 바이패스 캐패시터로부터 상기 부하까지의 배선, 또는 상기 제 3 바이패스 캐패시터로부터 상기 부하까지의 배선 중 적어도 어느 하나의 배선의 적어도 일부분이 상기 부하와 중첩하도록 형성되는 정전압 전원회로 기판.
  40. 부하에 대해서 소정의 전압을 인가하는 정전압 인가방법에서,
    　상기 부하에 대해서 인가해야 할 전압을 생성하는 연산 증폭기, 및 상기 연산 증폭기가 출력하는 출력전압을 상기 연산 증폭기에 귀환시키는 귀환회로를 포함하는 정전압 인가회로를 이용하여 전압을 발생시키는 단계와,
    　상기 정전압 인가회로 및 상기 부하의 사이에 설치된 제1 인덕턴스 부재를 매개로 하여 상기 부하에 전압을 인가하는 단계와,
    　상기 제 1 인덕턴스 부재와 상기 부하 사이에 한쪽 끝이 접속되고, 정전위부에 다른쪽 끝이 접속되는 제1 바이패스 캐패시터를 이용하여 상기 부하에 전류를 공급하는 단계와,
    　상기 제 1 인덕턴스 부재를 매개로 하여 상기 제 1 바이패스 캐패시터를 충전하는 단계를 포함하는 정전압 인가방법.
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