TW201508761A - 半導體裝置 - Google Patents

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Abstract

本發明，係提供一種泛用性為高且構成為簡單之輸入電路。其係包含有：第1以及第2輸入端子；和使控制端子被與前述第1輸入端子作了連接的第1電晶體；和使控制端子被與前述第2輸入端子作了連接的第2電晶體；和分別被與前述第1以及第2電晶體作連接，並且使控制端子在第1節點處而相互被作了連接的第3以及第4電晶體；和使控制端子被與前述第1輸入端子作了連接的第5電晶體；和使控制端子被與前述第2輸入端子作了連接的第6電晶體；和分別被與前述第5以及第6電晶體作連接，並且使控制端子在第2節點處而相互被作了連接的第7以及第8電晶體；和被連接於前述第1節點和前述第2節點之間之開關。

Description

半導體裝置 (關於關連申請案之記載)
本發明，係為基於日本專利申請：特願2013-108581號(2013年5月23日申請)而主張優先權者，該申請案之全部記載內容係藉由引用而被導入並記載於本說明書中。
本發明，係有關於半導體裝置，特別是有關於在半導體裝置中之輸入電路的構成技術。
在半導體裝置之輸入電路中，係周知有各種形式者。
例如，在專利文獻1中，係揭示有一種在半導體記憶裝置等之中而用以將從外部所輸入之訊號傳輸至內部的輸入接收電路(參考圖7)。此輸入接收電路，係與N通道MOS電晶體113、114並聯地而設置N通道MOS電晶體117、118，並與P通道MOS電晶體115、116並聯地而設置P通道MOS電晶體119、120。藉由將 輸入訊號(VIN)並非僅在N通道MOS電晶體114而亦在P通道MOS電晶體120處而輔助性地放大，係能夠確保當基準電壓(VREF)為最小的情況時之增益，並且亦能夠對於基準電壓自身之放大效果作抑制。此種輸入接收電路，係作為QCR(Quad Couple Receiver)電路而為周知。另外，N通道MOS電晶體111、112，係當活性化訊號110為H準位的情況時，使QCR電路活性化。又，反相電路121，係輸出將N通道MOS電晶體114之汲極的訊號作了反轉之訊號輸出VOUT。
又，在專利文獻2中，係揭示有半導體記憶體裝置之互補型差動輸入緩衝器(參考圖8)。此輸入緩衝器，係具備有：第1差動放大部311，其係具有輸入第1外部訊號Vin1之第1MOS電晶體321以及輸入第2外部訊號Vin2之第2MOS電晶體322，並將前述第1以及第2外部訊號Vin1、Vin2之電壓差放大而作為第1中間輸出Vout1來輸出、和第2差動放大部312，其係具有輸入前述第1外部訊號Vin1之第3MOS電晶體331以及輸入前述第2外部訊號Vin2之第4MOS電晶體332，並將前述第1以及第2外部訊號Vin1、Vin2之電壓差放大而作為第2中間輸出Vout2來輸出，前述第1差動放大部311之第1中間輸出Vout1和前述第2差動放大部312之第2中間輸出Vout2，係被合成並作為1個輸出訊號來輸出。另外，MOS電晶體333、334，係構成成為第1MOS電晶體321以及第2MOS電晶體322之負載的電流鏡電 路。又，MOS電晶體323、324，係構成成為第3MOS電晶體331以及第4MOS電晶體332之負載的電流鏡電路。此種輸入緩衝，係作為CMA(Current Mirror Amplifier)電路而為周知。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開平11-266152號公報
[專利文獻2]日本特開2000-306385號公報
以下之分析，係為由本案發明所進行者。
於此，針對在專利文獻1中所揭示之QCR電路以及在專利文獻2中所揭示之CMA電路的特性作說明。圖5，係為對於在QCR電路以及CMA電路中之輸入訊號(圖7之VIN、圖8之Vin1)和基準電壓(圖7之VREF、圖8之Vin2)的追隨性作展示之圖。於圖5中，橫軸係代表基準電位Vref之變化量△Vref，縱軸係代表與將輸入訊號辨識為邏輯HIGH準位之臨限值(VIHL)間的變化量margin。
如圖5中所示一般，QCR電路，係具備有就算是被供給至其中一方之輸入端子處的基準電位有所變動，輸入電路之臨限值亦難以變動的特性。另一方面， CMA電路，相對於QCR電路，係具備有當被供給至其中一方之輸入端子處的基準電位有所變動的情況時，輸入電路之臨限值會追隨於基準電壓之變動而改變的特性。
圖6，係為將圖5之中心部處的追隨誤差以絕對值來作了表現之圖。如圖6中所示一般，若是從相對於基準電壓之追隨誤差的觀點來看，相較於CMA電路，QCR電路之追隨誤差係變大。
另外，具備有輸入電路之半導體裝置，係被使用在像是個人電腦、伺服器、行動電話等之各種裝置中，將此些之最終製品供給至市場上的多數之供給者，係作為半導體裝置之使用者而存在。某一使用者，會需要使用具備有相對於基準電位之變動而臨限值為難以變化的特性之輸入電路，又，其他之某一使用者，會需要使用具備有相對於基準電位之變動而臨限值會有所追隨的特性之輸入電路。如此這般，會有因應於使用者的不同而對於輸入電路所要求之特性有所相異的情況。
於此情況，若是對於各使用者之相異的要求，而分別設計並製造個別之晶片，則會導致半導體裝置之製造成本的大幅度增加。
本發明之其中一個觀點(側面)的半導體裝置，係包含有：第1以及第2輸入端子；和使控制端子被與前述第1輸入端子作了連接的第1電晶體；和使控制端 子被與前述第2輸入端子作了連接的第2電晶體；和分別被與前述第1以及第2電晶體作連接，並且使控制端子在第1節點處而相互被作了連接的第3以及第4電晶體；和使控制端子被與前述第1輸入端子作了連接的第5電晶體；和使控制端子被與前述第2輸入端子作了連接的第6電晶體；和分別被與前述第5以及第6電晶體作連接，並且使控制端子在第2節點處而相互被作了連接的第7以及第8電晶體；和被連接於前述第1節點和前述第2節點之間之開關。
若依據本發明，則係能夠實現一種泛用性為高且構成為簡單之輸入電路。
10、10a‧‧‧半導體裝置
11‧‧‧輸入輸出電路
11a‧‧‧輸入電路
12、12a‧‧‧模式暫存器
13‧‧‧讀取/寫入控制電路
14‧‧‧記憶體胞陣列
15‧‧‧基準電壓監測電路
INV1‧‧‧反相電路
MN1~MN5‧‧‧NMOS電晶體
MP1~MP5‧‧‧PMOS電晶體
[圖1]對於第1實施例之半導體裝置的構成作展示之區塊圖。
[圖2]係為第1實施例之輸入電路的電路圖。
[圖3]係為對於基準電壓監測電路之構成作展示的區塊圖。
[圖4]對於第2實施例之半導體裝置的構成作展示之區塊圖。
[圖5]係為對於在QCR電路以及CMA電路中之輸入 訊號和基準電壓的追隨性作展示之圖。
[圖6]係為將圖5之中心部處的追隨誤差以絕對值來作了表現之圖。
[圖7]係為專利文獻1中所記載之輸入接收電路的電路圖。
[圖8]係為專利文獻2中所記載之輸入緩衝器的電路圖。
以下，針對用以實施本發明之實施形態作概略說明。另外，在以下之概略說明中所附加的圖面元件符號，係僅為用以幫助理解之例示，而並不代表將本發明限定於圖示之態樣。
其中一種實施形態之半導體裝置，係包含有：第1以及第2輸入端子(圖2之IN以及Vref)；和使控制端子被與前述第1輸入端子作了連接的第1電晶體(圖2之MN1)；和使控制端子被與前述第2輸入端子作了連接的第2電晶體(圖2之MN2)；和分別被與前述第1以及第2電晶體作連接，並且使控制端子在第1節點(圖2之N1)處而相互被作了連接的第3以及第4電晶體(圖2之MP3、MP4)；和使控制端子被與前述第1輸入端子作了連接的第5電晶體(圖2之MP1)；和使控制端子被與前述第2輸入端子作了連接的第6電晶體(圖2之MP2)；和分別被與前述第5以及第6電晶體作連 接，並且使控制端子在第2節點(圖2之N2)處而相互被作了連接的第7以及第8電晶體(圖2之MN3、4)；和被連接於前述第1節點和前述第2節點之間之開關(圖2之MP5以及/或者是MN5)。
若依據此種半導體裝置，則係構成一種若是使開關短路則會成為QCR電路且若是將開關開放則會成為CMA電路之輸入電路。故而，係能夠實現一種泛用性為高且構成為簡單之輸入電路。
在半導體裝置中，係亦可更進而具備有：檢測電路(相當於圖1之15)，係檢測出第2輸出端子之電位，並當該電位為被包含於既定之範圍內的情況時，將開關設為OFF，而當該電位為落於既定之範圍外的情況時，將開關設為ON。
在半導體裝置中，係亦可構成為：既定之範圍，係包含第1以及第2電源之電壓的中間值。
在半導體裝置中，係亦可更進而具備有設定動作模式之暫存器(圖4之12a)，當暫存器被設定為特定之模式的情況時，係將開關設為ON。
以下，參考圖面，針對實施例詳細作說明。
〔實施例1〕
圖1，係為對於第1實施例之半導體裝置的構成作展示之區塊圖。在圖1中，半導體裝置10，係為具備有輸入輸出電路11和模式暫存器12和讀取/寫入控制 電路13和記憶體胞陣列14以及基準電壓監測電路15之記憶體，例如係身為DRAM(Dynamic Random Access Memory)。
輸入輸出電路11，係作為從外部而輸入控制訊號CTL、指令訊號CMD、位址訊號ADD、資訊訊號DQ並進行緩衝而進行2值化再輸出至模式暫存器12以及讀取/寫入控制電路13處之輸入電路而起作用。又，輸入輸出電路11，係從外部而輸入基準電壓Vref，並因應於輸入訊號之電壓準位為較基準電壓Vref更高或更低一事，而進行輸入訊號之2值化。進而，輸入輸出電路11，係從基準電壓監測電路15而輸入選擇訊號SWCTL，並因應於選擇訊號SWCTL而對於輸入電路之動作進行切換。
又，輸入輸出電路11，係亦作為將從讀取/寫入控制電路13所輸出之資料訊號作緩衝並作為資料訊號DQ而輸出至外部之輸出電路而起作用。
模式暫存器12，係為對於動作模式進行設定之暫存器，並將基於指令訊號CMD以及位址訊號ADD所產生的模式訊號MD對於讀取/寫入控制電路13作輸出。
讀取/寫入控制電路13，當模式訊號MD為代表寫入模式的情況時，係以對於藉由位址訊號ADD所指定的記憶體胞陣列14中之胞而將從外部所輸入了的資料訊號DQ作寫入的方式來作控制。又，當模式訊號MD為代表讀出模式的情況時，係以將從藉由位址訊號ADD所 指定的記憶體胞陣列14中之胞所讀出了的資料訊號作為資料訊號DQ而讀出至外部的方式來作控制。
基準電壓監測電路15，係作為從外部而輸入基準電壓Vref並將具有與基準電壓Vref是否落於既定之範圍內一事相對應的邏輯值之選擇訊號SWCTL作輸出的檢測電路而起作用。
圖2，係為第1實施例之輸入電路的電路圖。圖2中所示之輸入電路11a，係相當於圖1之輸入輸出電路11中之1個的輸入電路。圖2之輸入電路11a，係具備有NMOS電晶體MN1~MN5、和PMOS電晶體MP1~MP5、以及反相電路INV1。
NMOS電晶體MN1，係將汲極與PMOS電晶體MP1之汲極、NMOS電晶體MN3之汲極、PMOS電晶體MP3之汲極的各者作連接，並於閘極處接收輸入訊號IN，且將源極接地。
NMOS電晶體MN2，係將汲極與PMOS電晶體MP4之汲極以及閘極還有節點N1作連接，並於閘極處接收基準電壓Vref，且將源極接地。
PMOS電晶體MP1，係從汲極而將輸出訊號OUT輸出，並於閘極處接收輸入訊號IN，且將源極與電源VDD作連接。
PMOS電晶體MP2，係將汲極與NMOS電晶體MN4之汲極以及閘極還有節點N2作連接，並於閘極處接收基準電壓Vref，且將源極與電源VDD作連接。
NMOS電晶體MN3，係將閘極與節點N2作連接，並將源極接地。
NMOS電晶體MN4，係將源極接地。
PMOS電晶體MP3，係將閘極與節點N1作連接，並將源極與電源VDD作連接。
NMOS電晶體MN4，係將源極與電源VDD作連接。
NMOS電晶體MN5，係將汲極以及源極之其中一方與節點N1作連接，並將汲極以及源極之另外一方與節點N2作連接，且將閘極連接於將選擇訊號SWCTL作邏輯反轉之反相電路INV1的輸出處。
PMOS電晶體MP5，係將汲極以及源極之其中一方與節點N1作連接，並將汲極以及源極之另外一方與節點N2作連接，且於閘極處接收選擇訊號SWCTL。PMOS電晶體MP5，係與NMOS電晶體MN5一同構成作為開關而起作用之轉移閘極。
在上述一般之構成的輸入電路11a中，當選擇訊號SWCTL乃身為L準位的情況時，NMOS電晶體MN5、PMOS電晶體MP5係成為ON，節點N1、N2之間係成為短路狀態。故而，圖2之輸入電路11a，係成為QCR電路。亦即是，圖2中之電晶體MN1~MN4、MP1~MP4係分別對應於圖7中之電晶體114、113、118、117、120、119、116、115。
另一方面，當選擇訊號SWCTL乃身為H準 位的情況時，NMOS電晶體MN5、PMOS電晶體MP5係成為OFF，節點N1、N2之間係成為開放狀態。故而，圖2之輸入電路11a，係成為CMA電路。亦即是，圖2中之電晶體MN1~MN4、MP1~MP4係分別對應於圖8中之電晶體321~324、331~334。
如同上述一般，輸入電路11a，係僅需要將被追加於CMA電路中之開關設為ON，便會成為QCR電路。故而，係能夠實現構成為簡單之輸入電路。
接著，針對基準電壓監測電路15作說明。圖3，係為對於基準電壓監測電路15之構成作展示的區塊圖。在圖3中，基準電壓監測電路15，係輸入基準電壓Vref、身為電源VDD之電壓之0.51倍的0.51×VDD、身為電源VDD之電壓之0.49倍的0.49×VDD。
基準電壓監測電路15，當成為0.51×VDD>Vref>0.49×VDD的情況時，係作為選擇訊號SWCTL而輸出H準位。於此情況，圖2之輸入電路11a，係作為CMA電路而動作。
又，基準電壓監測電路15，當成為0.51×VDD<Vref或者是Vref<0.49×VDD的情況時，係作為選擇訊號SWCTL而輸出L準位。於此情況，圖2之輸入電路11a，係作為QCR電路而動作。
具體而言，圖6，係為設為Vref=0.75V(VDD=1.5V)，並將Vref為±10%之範圍、亦即是將△Vref為-75mV~+75mV之範圍抽出，且進而將圖5之△ Vref和QCR電路以及CMA電路之各別的理想值間的差作為絕對值，而作了描繪者。於此，可以得知，在圖6中，當使用者規定有以虛線SP所展示之「Vref為±10%、臨限值之Vref追隨誤差為10mV以內」之規格的情況時，在QCR電路的情況中，臨限值之Vref追隨誤差會超過10mV，而超出規格。另一方面，CMA電路之特性係會落於該規格中。
故而，為了滿足規格，係只要在Vref為±10%處而使輸入電路作為CMA電路來作動即可。又，在Vref±10%之外的範圍(並未由使用者而規定有規格之範圍)中，為了使半導體裝置更安定地動作，係只要使輸入電路作為QCR電路而動作即可。
若依據第1實施例之半導體裝置，則係能夠因應於基準電壓Vref是否被包含於既定之範圍中一事，來對於要將輸入電路11a設為CMA電路或者是設為QCR電路一事作設定。另外，較理想，在既定之範圍中，係包含有0.5×VDD。又，於上述記載中，雖係將既定之範圍設為0.51×VDD~0.49×VDD，但是，此些之數值係僅為其中一例，而並非為被限定於此。
〔實施例2〕
圖4，係為對於第2實施例之半導體裝置的構成作展示之區塊圖。在圖4中，與圖1相同之元件符號係代表同一物，而省略其說明。圖4之半導體裝置10a，係 廢除圖1中之基準電壓監測電路15，並代替圖1之模式暫存器12而具備有模式暫存器12a。
模式暫存器12a，係除了圖1之模式暫存器12的功能以外，亦具備有基於指令訊號CMD以及位址訊號ADD而將選擇訊號SWCTL設定為H或者是L準位之輸入電路選擇模式。
若依據第2實施例之半導體裝置，則係能夠藉由模式暫存器12a之輸入電路選擇模式的設定，來對於要將輸入電路11a設為QCR電路或者是設為CMA電路一事作選擇。
另外，上述之專利文獻等的各揭示內容，係藉由引用而被導入至本說明書中。係可在本發明之全部之揭示內容(亦包含申請專利範圍)的範圍內，進而基於本發明之基本性的技術思想，來進行實施形態乃至於實施例之變更、調整。又，在本發明之全部揭示內容的範圍內，係可進行對於各種之揭示要素(包含各請求項之各要素、各實施例之各要素、各圖面之各要素等)的多樣性之組合乃至於選擇。亦即是，當然的，本發明，係包含有當業者能夠依據在申請專利範圍中所包含之全部揭示內容以及技術性思想所進行的各種變形、修正。特別是，關於在本說明書中所記載之數值範圍，就算是並不另外作記載，亦應將被包含於該範圍內之任意的數值乃至於較小的範圍視為在本說明書中作了具體性記載者。
11a‧‧‧輸入電路
MN1~MN5‧‧‧NMOS電晶體
MP1~MP5‧‧‧PMOS電晶體
INV1‧‧‧反相電路
VDD‧‧‧電源
N1、N2‧‧‧節點

Claims (8)

  1. 一種半導體裝置，其特徵為，係包含有：第1以及第2輸入端子；和使控制端子被與前述第1輸入端子作了連接的第1電晶體；和使控制端子被與前述第2輸入端子作了連接的第2電晶體；和分別被與前述第1以及第2電晶體作連接，並且使控制端子在第1節點處而相互被作了連接的第3以及第4電晶體；和使控制端子被與前述第1輸入端子作了連接的第5電晶體；和使控制端子被與前述第2輸入端子作了連接的第6電晶體；和分別被與前述第5以及第6電晶體作連接，並且使控制端子在第2節點處而相互被作了連接的第7以及第8電晶體；和被連接於前述第1節點和前述第2節點之間之開關。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中，係更進而具備有第1以及第2電源，前述第1以及第3電晶體，係被串聯連接於前述第1以及第2電源之間，前述第2以及第4電晶體，係被串聯連接於前述第1 以及第2電源之間，前述第5以及第7電晶體，係被串聯連接於前述第1以及第2電源之間，前述第6以及第8電晶體，係被串聯連接於前述第1以及第2電源之間。
  3. 如申請專利範圍第2項所記載之半導體裝置，其中，前述第1以及第3電晶體係在第3節點處而相互被作連接，前述第5以及第7電晶體係在被與前述第3節點作了連接的第4節點處而相互被作連接。
  4. 如申請專利範圍第3項所記載之半導體裝置，其中，前述第2以及第3電晶體係在被與前述第1節點作了連接的第5節點處而相互被作連接，前述第6以及第8電晶體係在被與前述第2節點作了連接的第6節點處而相互被作連接。
  5. 如申請專利範圍第1~4項中之任一項所記載之半導體裝置，其中，前述第1、第2、第7以及第8電晶體，係為第1導電型，前述第3、第4、第5以及第6電晶體，係為與前述第1導電型相異之第2導電型。
  6. 如申請專利範圍第1~5項中之任一項所記載之半導體裝置，其中，係更進而具備有：檢測電路，係檢測出前述第2輸入端子之電位，並當該電位為被包含於既定之範圍內的情況時，將前述開關設為OFF，而當該電位為落於前述既定之範圍外的情況時，將前述開關設為ON。
  7. 如申請專利範圍第6項所記載之半導體裝置，其 中，前述既定之範圍，係包含前述第1以及第2電源之電壓的中間值。
  8. 如申請專利範圍第1~5項中之任一項所記載之半導體裝置，其中，係更進而具備有設定動作模式之暫存器，當前述暫存器被設定為特定之模式的情況時，係將前述開關設為ON。
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