CN1434385A - 从二次存储介质读出数据并写入一次存储介质的微机系统 - Google Patents

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Abstract

串行外部接口(10)在从主设备(2)接收到端口地址的时刻，CPU(21)从二次存储介质(22)读出对应于端口地址的所有设备地址的数据，并将该数据写入一次存储介质(14)。串行外部接口(10)在从主设备(2)接收到设备地址的时刻，将与一次存储介质(14)中储存的设备地址对应的数据发送给主设备(2)。因此在接收最下位地址后，能够在短暂的时间内向主设备(2)发送数据。

Description

从二次存储介质读出数据并写入一次存储介质的微机系统
技术领域
本发明涉及一种根据主设备的要求而从存储介质读出和输出数据的微机系统，特别涉及一种能向主设备高速输出数据的微机系统及其数据存取的方法。
背景技术
近几年来正在开发各种根据主设备的要求而从存储介质读出和输出数据的系统，作为一个例子可以举出采用在LAN(局域网)中所使用的MDIO(Medium Dependent Input/Output：介质相关的输入/输出)接口的系统。
图1是用以说明主设备和MDIO接口之间数据传送的图。主设备与带有MDIO接口的多个系统(下面简单称作系统)连接，对多个系统分别给予不同的端口地址。另外系统中所包含的存储介质被分为约数十个字的多个区域，对各区域分别给予不同的设备地址。通过端口地址和设备地址的发送，主设备能够选择系统和系统中所包含的存储介质的区域，并在所要的区域存取。
如主设备从系统读出数据，则主设备向系统发送表示数据读出的命令码101、端口地址102和设备地址103。各个系统参照端口地址102，判断是否是对本系统的存取。如果是对本系统的存取，则参照设备地址103，从对应于其设备地址103的存储介质的区域读出数据105，并向主设备发送。主设备发送设备地址103后，在经过周转时间104之前必须取得数据105。该周转时间104通常规定为两个周期。例如如果使用的是2MHz的时钟，则系统必须在1μs内将数据105返回到主设备。
另外，如主设备将数据写入系统内的存储介质，则主设备依次发送表示数据写入的命令码101、端口地址102、设备地址103和数据105，与端口地址102对应的系统将数据105写入存储介质的与设备地址103对应的区域。
如上所述，主设备发送设备地址103后，系统必须在周转时间104内将数据105返回到主设备。因此系统内的微机在接收设备地址103之后，由于来不及从存储介质读出数据并发送到主设备，因此存在必须采用特殊的硬件来完成这项工作的问题。
发明内容
本发明的目的是提供一种根据从主设备读出数据的要求能高速传送数据的微机系统及其数据存取的方法。
本发明的另一个目的是提供一种能提高系统通用性的微机系统。
依据本发明一个方面的微机系统包括：一次存储介质；容量大于一次存储介质的二次存储介质，与外部之间进行数据收发的接口，以及在接口从外部接收到上位地址的时刻从二次存储介质读出对应于上位地址的数据并写入一次存储介质的处理器；在接口从外部接收到下位地址的时刻，将一次存储介质中储存的对应于下位地址的数据向外部发送。
由于接口在从外部接收下位地址时刻将对应于一次存储介质中储存的下位地址的数据向外部发送，因此在接收最下位地址后，能够在短暂的时间内向外部发送数据。
依据本发明的另一方面的微机系统包括：一次存储介质，与外部之间进行数据收发的接口，以及处理器；接口在从外部接收到上位地址的时刻处理器从设置在微机系统外部的二次存储介质读出对应于上位地址的数据并写入一次存储介质，接口在从外部接收到下位地址的时刻将对应于一次存储介质中储存的下位地址的数据向外部发送。
由于接口在从外部接收到下位地址时刻将对应于一次存储介质中储存的下位地址的数据向外部发送，因此在接收到最下位地址后，可在短暂的时间内向外部发送数据。另外，因为二次存储介质设置在微机系统的外部，所以能够按照系统决定二次存储介质的容量和存取速度等，这使得提高微机系统的通用性成为可能。
附图说明
图1是用以说明主设备和MDIO接口之间数据传送的图。
图2是表示本发明的实施例1中微机系统的概略结构的框图。
图3是表示微机系统1内的串行外部接口10的概略结构的框图。
图4是用以说明本发明实施例1中微机系统处理程序的流程图。
图5是表示本发明的实施例2中微机系统的概略结构的框图。
图6是表示本发明的实施例3中微机系统的概略结构的框图。
图7是表示本发明的实施例4中微机系统的概略结构的框图。
具体实施方式
实施例1
图2是表示本发明的实施例1中微机系统的概略结构的框图。该微机系统1包括：与主设备2内的串行外部接口20之间进行串行收发数据的串行外部接口10，控制整个微机系统1的CPU(中央处理器)21，以及大容量的二次存储介质22。并且，串行外部接口10包含能暂时存储从二次存储介质22读出的数据的、高存取速度的一次存储介质14。另外图2中的虚线表示图1所示的各个信息流，将在以后详细叙述。
一次存储介质14由能高速存取的小容量寄存器、SRAM(StaticRandom Access Memory：静态随机存取存储器)等构成。
二次存储介质22由DRAM(Dynamic Random Access Memory：动态随机存取存储器)、SRAM等易失性存储器以及掩膜ROM(Read OnlyMemory：只读存储器)、闪速存储器等非易失性存储器构成。使用闪速存储器等可重写的非易失性存储器时，由于在发生瞬时停电等事故时也能保存数据，同时在电源断开时也能保存数据，因此可以重写适当的数据而更新为最新数据，从而在恢复时能够以最新的状态再启动。
而在使用DRAM、SRAM等易失性存储器的场合，与非易失性存储器相比，由于能高速存取，所以能高速进行从二次存储介质22到一次存储介质14的数据传送，这对于时钟频率高的接口是有效的。
图3是表示微机系统1内的串行外部接口10的概略结构的框图。串行外部接口10包括：将从主设备2内的串行外部接口20接收的串行数据变换为并行数据和将从一次存储介质14读出的数据变换为串行数据并发送到主设备2内的串行外部接口20的I/O(输入/输出)接口11，对从I/O接口11接收的端口地址进行解码的端口地址解码器12，对从I/O接口11接收的设备地址进行解码的设备地址解码器13，以及一次存储介质14。
I/O接口11一旦接收到来自主设备2的命令码101，就将命令码101解码，并将解码结果输出到CPU 21。另外I/O接口11一旦接收到来自主设备2的端口地址102，就通过内部总线16将端口地址102输出到端口地址解码器12。端口地址解码器12将端口地址102解码，解码结果通过内部总线17输出到CPU 21。另外，I/O接口11一旦接收到来自主设备2的设备地址103，就通过内部总线16将设备地址103输出到设备地址解码器13。设备地址解码器13将设备地址103解码，并将解码结果通过内部总线17输出到一次存储介质14。
图4是用以说明本发明实施例1中微机系统处理程序的流程图。此流程图表示主设备2从微机系统1内的端口地址解码器12读出数据时的处理程序。I/O接口11一旦接收到表示从主设备2读出数据的命令码101，就接收其后的端口地址102，并将它输出到端口地址解码器12(S1)。
如图2的①所示，端口地址解码器12将从I/O接口11接收的端口地址102解码，并将该解码结果输出到CPU 21。CPU 21对从端口地址解码器12接收的解码结果是否与二次存储介质22相符合进行判定(S2)。如果解码结果不与二次存储介质22(S2，No)相符合，则返回步骤S1，再次等待指定端口地址102。
如果解码结果与二次存储介质22相符合(S2，Yes)，则如图2的②所示，CPU 21从二次存储介质22读出对应于端口地址102的所有设备地址的数据，通过内部总线17写入一次存储介质14(S3)。如果I/O接口11接着接收到设备地址103，则将设备地址103输出到设备地址解码器13(S4)。设备地址解码器13将设备地址103解码，并将该解码结果输出到一次存储介质14，如图2的③所示，使对应于设备地址103的数据输出到一次存储介质14(S5)。I/O接口11将从一次存储介质14接收的数据变换为串行数据，通过串行总线15发送到主设备2。
另外，在以上的说明中，端口地址解码器12将端口地址102解码，CPU 21根据该解码结果从二次存储介质22读出对应于端口地址102的所有设备地址的数据，并将该数据写入一次存储介质14；但是也可以这样，在端口地址解码器12将端口地址102解码的同时，设备地址解码器13将设备地址103的上位地址解码，CPU 21根据端口地址102和设备地址103的上位地址的解码结果，从二次存储介质22读出与端口地址102和设备地址103的上位地址对应的所有数据，并将这些数据写入一次存储介质14。在这种场合，设备地址解码器13将设备地址103的下位地址的解码结果输出到一次存储介质14，并使一次存储介质14将与设备地址103的下位地址对应的数据输出。
另外，在本实施例中虽然对具有端口地址102和设备地址103的二级地址结构的情况进行了说明，但对于具有三级以上地址结构的情况也同样能实现微机系统。这样通过增加地址的分级结构，可以减少一次存储介质14的容量，从而可以减少功耗与电路规模。
如上所述，依据本实施例中的微机系统，由于在确定了二次存储介质22的上位地址(端口地址102)的时刻，从二次存储介质22读出与之对应的所有设备地址的数据并写入一次存储介质14，而在确定了二次存储介质22的下位地址(设备地址103)的时刻，从一次存储介质14读出与之对应的数据并发送到主设备，因此能在接收最下位地址后约一个周期内，将对应的数据发送到主设备2。所以即使采用CPU 21进行软件处理，也能在周转时间内将指定的数据返回到主设备2。
并且，由于包含CPU的微机系统可以由一片芯片构成，因此能够廉价地实现接口。另外由于微机系统内包含CPU，所以控制CPU的其它周边回路也可以内含在同一芯片中，从而可设计扩充性和柔软性优良的系统。另外通过改变CPU所执行的程序，就能实现适应各种规格的接口。
实施例2
图5是表示本发明的实施例2中微机系统的概略结构的框图。该微机系统30包括：与主设备40内并行外部接口41之间以并行方式进行数据收发的并行外部接口23，控制整个微机系统30的CPU 21，以及大容量的二次存储介质22。并且，并行外部接口23包含能暂时存储从二次存储介质22读出的数据，且具有高速存取速度的一次存储介质14。
本实施例中微机系统30与图2所示的实施例1中微机系统1相比，区别仅仅在于微机系统30和主设备40之间的数据是并行传送。所以不再就重复的结构和功能作详细说明。
并行外部接口23一旦接收到表示从主设备40读出数据的命令码101，就接收其后的端口地址102并进行解码。于是，如图5的①所示，该解码的结果被输出到CPU 21。如果从并行外部接口23接收的解码结果与二次存储介质22相符合，则如图5的②所示，CPU 21从二次存储介质22读出对应于端口地址102的所有设备地址的数据，并写入一次存储介质14。
如并行外部接口23继续接收设备地址103，则将设备地址103解码，并将该解码结果输出到一次存储介质14，如图5的③所示，让一次存储介质14将对应于设备地址103的数据输出。并行外部接口23将从一次存储介质14接收到的数据以并行数据的形式发送给主设备40。
如上所述，依据本实施例中微机系统，由于可以在微机系统30和主设备40之间并行地进行数据传送，因此除了实施例1中所说明的效果之外，还可以减少数据传送所需的时间。
实施例3
图6是表示本发明的实施例3中微机系统的概略结构的框图。该微机系统50包括：与主设备2内串行外部接口20之间进行串行收发数据的串行外部接口10，以及控制整个微机系统50的CPU 21。并且，串行外部接口10包含能暂时存储从设置在微机系统50外部的二次存储介质28读出的数据的、具有高速存取速度的一次存储介质14。
本实施例中微机系统50与图2所示的实施例1中微机系统相比，区别仅仅在于二次存储介质28设置在微机系统50的外部。所以不再就重复的结构和功能作详细说明。
设置在微机系统50外部的二次存储介质28可以采用DRAM、SRAM等易失性存储器，以及掩膜ROM、闪速存储器等非易失性存储器。在使用闪速存储器等可重写的非易失性存储器的场合，由于在发生瞬时停电等事故时也能保存数据，因此可通过重写适合的数据更新为最新的数据，在恢复时以最新的状态再启动。
而在使用DRAM、SRAM等易失性存储器的场合，与非易失性存储器相比，由于能高速存取，所以能高速进行从二次存储介质28到一次存储介质14的数据传送，对于时钟频率高的接口是有效的。
串行外部接口10一旦接收到表示从主设备2读出数据的命令码101，就接收其后的端口地址102，并进行解码。而如图6的①所示，该解码结果被输出给CPU 21。如果从串行外部接口10接收的解码结果与二次存储介质28相符合，则如图6的②所示，CPU 21从设置在外部的二次存储介质28读出对应于端口地址102的所有设备地址的数据，并写入一次存储介质14。
如串行外部接口10接着接收到设备地址103，则将设备地址103解码，该解码结果被输出到一次存储介质14，并且如图6的③所示，使一次存储介质14将对应于设备地址103的数据输出。串行外部接口10将从一次存储介质14接收到的数据变换为串行数据后发送给主设备2。
如上所述，依据本实施例中微机系统，由于二次存储介质28设置在微机系统50的外部，除了实施例1中所说明的效果以外，还具有这样的效果，即能够连接具有任何容量和存取速度的存储介质，从而能够提高微机系统的通用性。
图7是表示本发明的实施例4中微机系统的概略结构的框图。该微机系统60包括：与主设备40内的并行外部接口41之间并行地进行数据收发的并行外部接口23，以及控制整个微机系统60的CPU21。并且，并行外部接口23包含能暂时存储从设置在微机系统60外部的二次存储介质28读出的数据的、具有高存取速度的一次存储介质14。
本实施例中微机系统60与图6所示的实施例3中微机系统50相比，区别仅仅在于微机系统60和主设备40之间数据传送的并行进行。因此，不再就重复的结构和功能作详细说明。
并行外部接口23一旦接收到表示从主设备40读出数据的命令码101，就接收其后的端口地址102。如图7的①所示，该解码的结果被输出到CPU 21。如果从并行外部接口23接收的解码结果与二次存储介质28相符合，则如图7的②所示，CPU 21从设置在外部的二次存储介质28读出对应于端口地址102的所有设备地址的数据，并写入一次存储介质14。
如并行外部接口23接着接收到设备地址103，则将设备地址103解码，该解码结果输出给一次存储介质14，并如图7的③所示，让一次存储介质14将对应于设备地址103的数据输出。并行外部接口23将从一次存储介质14接收到的数据以并行数据的形式发送给主设备40。
如上所述，依据本实施例中微机系统，除了实施例3中所说明的效果以外，由于微机系统60和主设备40之间的数据传送可以并行进行，还可以减少数据传送所需的时间。

Claims (12)

1.一种微机系统，其中包括：
一次存储介质，
容量大于一次存储介质的二次存储介质，
与外部之间进行数据收发的接口，以及
在所述接口从外部接收到上位地址的时刻，从所述二次存储介质读出对应于所述上位地址的数据并将它写入所述一次存储介质的处理器；
所述接口在从外部接收到下位地址的时刻，将与所述一次存储介质中储存的所述下位地址对应的数据向外部发送。
2.如权利要求1所述的微机系统，其特征在于：所述接口与外部之间串行地进行数据收发。
3.如权利要求1所述的微机系统，其特征在于：所述接口与外部之间并行地进行数据收发。
4.如权利要求1所述的微机系统，其特征在于：所述接口包括对从外部接收的端口地址进行解码并将解码结果输出给所述处理器的端口地址解码器，以及
将从外部接收到的设备地址解码并将解码结果输出给所述一次存储介质的设备地址解码器。
5.如权利要求1所述的微机系统，其特征在于：所述一次存储介质由能高速存取的小容量寄存器构成，
所述二次存储介质由存取速度低于所述一次存储介质的大容量的非易失性存储器构成。
6.如权利要求1所述的微机系统，其特征在于：所述一次存储介质由能高速存取的小容量寄存器构成，
所述二次存储介质由存取速度低于所述一次存储介质的大容量的易失性存储器构成。
7.一种微机系统，其中包括：
一次存储介质，
与外部之间进行数据收发的接口，以及
处理器；
所述接口在从外部接收上位地址的时刻，所述处理器从设置在所述微机系统外部的二次存储介质读出对应于所述上位地址的数据并将它写入所述一次存储介质，
所述接口在从外部接收下位地址的时刻，将与所述一次存储介质中储存的所述下位地址对应的数据向外部发送。
8.如权利要求7所述的微机系统，其特征在于：所述接口与外部之间串行地进行数据收发。
9.如权利要求7所述的微机系统，其特征在于：所述接口与外部之间并行地进行数据收发。
10.如权利要求7所述的微机系统，其特征在于：所述接口包括将从外部接收到的端口地址解码并将解码结果输出给所述处理器的端口地址解码器，以及
将从外部接收到的设备地址解码并将解码结果输出给所述一次存储介质的设备地址解码器。
11.如权利要求7所述的微机系统，其特征在于：所述一次存储介质由能高速存取的小容量寄存器构成，
所述二次存储介质由存取速度低于所述一次存储介质的大容量的非易失性存储器构成。
12.如权利要求7所述的微机系统，其特征在于：所述一次存储介质由能高速存取的小容量寄存器构成，
所述二次存储介质由存取速度低于所述一次存储介质的大容量的易失性存储器构成。
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